JPH11176929A - 化学気相蒸着による第２パッド酸化膜を用いた半導体装置の素子分離方法 - Google Patents

化学気相蒸着による第２パッド酸化膜を用いた半導体装置の素子分離方法

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JPH11176929A
JPH11176929A JP10141689A JP14168998A JPH11176929A JP H11176929 A JPH11176929 A JP H11176929A JP 10141689 A JP10141689 A JP 10141689A JP 14168998 A JP14168998 A JP 14168998A JP H11176929 A JPH11176929 A JP H11176929A
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pad oxide
film
forming
semiconductor substrate
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Joi Kin
城 意 金
Dong Hul Ahn
東 浩 安
Yu-Gyun Shin
裕 均 申
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Abstract

(57)【要約】 （修正有） 【課題】 化学気相蒸着による酸化膜をストレス減少用
バッファ膜として使用した半導体装置の素子分離方法。 【解決手段】 半導体基板上に第１パッド酸化膜と酸化
防止膜を形成した後、パタニングによる酸化防止膜パタ
ーン１２０′を形成し、アンダーカットされた第１パッ
ド酸化膜パターン１１５ａを形成し、次いで半導体基板
１１０の全面に化学気相蒸着（ＣＶＤ）工程を利用して
第２パッド酸化膜１３０を形成した後、パタニングされ
た第１パッド酸化膜及び酸化防止膜両側壁にスペーサ１
３５を形成し、熱酸化によるフィールド酸化膜を形成す
る。ここで、スペーサ１３５を形成しなくシリコン膜を
積層し、フィールド酸化膜が形成できる。このとき、第
２パッド酸化膜１３０はフィールド酸化膜が形成する間
にストレスを緩衝させるバッファ膜の役割を遂行する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の製
造方法に係り、より詳細には、半導体基板にフィールド
酸化膜を形成する半導体装置の素子分離方法に関する。
【０００２】
【従来の技術】最近、半導体装置の高集積化の勢いが加
速化しているし、これに応じて半導体装置の素子分離技
術に関する研究が活発に行われている。半導体基板上に
半導体装置を形成するため、活性領域等の相互間を分離
させる方法として、活性領域間の非活性領域にトレンチ
を形成してここに絶縁物質を満たすトレンチ素子分離方
法と、非活性領域にフィールド酸化膜を形成する局部的
な酸化による素子分離（ＬＯＣＯＳ：LOCal Oxidation
of Silicon）方法が代表的であり、その中でＬＯＣＯＳ
原理を用いたＰＢＬ（Poly-Si Buffered LOCOS）方法が
最も一般的に利用されている。
【０００３】一方、局部的な酸化による素子分離方法が
０．３５μｍ以下のデザインルールを有する高集積半導
体装置製造に好適に改善されているし、代表的な方法と
してＰＥＬＯＸ方法［Poly Encapsulated Local OXidat
ion、参考文献；Scott S. Roth et al.、IEEE Trans.on
ED、Vol.39、No.5(1992)］とＰＳＬ方法［Poly-Si Spacer
LOCOS、参考文献；D.H.Ahn et al.、IEDM Tech Dig.、p6
79(1994)］が挙げられる。
【０００４】
【発明が解決しようとする課題】本発明が達成しようと
する技術的な課題は、熱酸化工程によりフィールド酸化
膜を形成するとき、活性領域と非活性領域の境界面から
発生するストレスを化学気相蒸着（ＣＶＤ）による酸化
膜をバッファ膜として利用して減少させることによっ
て、トランジスタの接合漏れ電流及びゲート酸化膜の絶
縁破壊の特性を向上させうる半導体装置の素子分離方法
を提供することにある。
【０００５】
【課題を解決するための手段】前記技術的な課題を達成
するために本発明の第１実施例による半導体装置の素子
分離方法は次の通りである。
【０００６】まず、半導体基板の全面に第１パッド酸化
膜と酸化防止膜を順に形成する。次いで、非活性領域の
半導体基板上の第１パッド酸化膜を露出させて酸化防止
膜パターンを形成する。続いて、露出した第１パッド酸
化膜を蝕刻して第１パッド酸化膜パターンを形成する。
前記第１パッド酸化膜パターン及び酸化防止膜パターン
を含む半導体基板の全面に化学気相蒸着によって第２パ
ッド酸化膜を形成する。このように形成された第２パッ
ド酸化膜と酸化防止膜パターンの側壁にスペーサを形成
し、前記スペーサが形成された半導体基板に酸化工程を
施して非活性領域にフィールド酸化膜を形成する。最後
に、フィールド酸化膜が形成された半導体基板から、フ
ィールド酸化膜を除外した全ての物質層を除去する任意
の後続工程を施す。
【０００７】一方、露出した第１パッド酸化膜を蝕刻す
る工程は、下部の半導体基板が露出する場合だけでなく
第１パッド酸化膜を半導体基板上に一部残した状態で後
続工程を施したり、前記第１パッド酸化膜を完全に除去
することはもちろん、その下部の半導体基板を所定厚さ
を蝕刻した後に第２パッド酸化膜が形成できる。また、
前記第２パッド酸化膜を形成する前に蝕刻された第１パ
ッド酸化膜及び半導体基板にアンダーカットを形成する
工程をさらに施す。このとき、第１パッド酸化膜を完全
に除去したり、続いて半導体基板の所定の深さまでリセ
スされた半導体基板を形成する場合には、第２パッド酸
化膜の厚さを３０乃至３００Åで形成することが望まし
い。一方、前記第１パッド酸化膜の一部を半導体基板上
に残した後第２パッド酸化膜を形成する場合には、残存
する第１パッド酸化膜と第２パッド酸化膜の厚さが３０
乃至３００Åになるように形成することが望ましい。
【０００８】また、本発明による半導体装置の素子分離
方法をより具体化する方法は次の通りである。前記酸化
防止膜はシリコン窒化物を利用して形成し、前記スペー
サは前記半導体基板の全面に熱酸化に対する耐性の強い
物質を蒸着した後、これをエッチバックして形成する。
このとき、スペーサはシリコンが含まれた物質で形成す
ることが望ましいし、より望ましくはシリコン窒化物ま
たはポリシリコン及び非晶質シリコンで形成する。一
方、フィールド酸化膜は熱酸化工程を施して形成でき
る。
【０００９】前記の技術的課題を達成するための本発明
の第２実施例による半導体装置の素子分離方法は次の通
りである。
【００１０】まず、半導体基板に第１パッド酸化膜と酸
化防止膜を順に形成する。次いで、前記酸化防止膜をパ
タニングして非活性領域の第１パッド酸化膜を露出させ
て酸化防止膜パターンを形成する。引続き、露出した第
１パッド酸化膜を蝕刻して第１パッド酸化膜パターンを
形成する。前記第１パッド酸化膜パターンが形成された
結果物に化学気相蒸着による第２パッド酸化膜を形成す
る。次いで、前記第２パッド酸化膜が形成された結果物
にシリコン膜を一定の厚さで積層し、酸化工程を施して
非活性領域にフィールド酸化膜を形成する。
【００１１】一方、露出した第１パッド酸化膜を蝕刻す
る工程は、下部の半導体基板が露出する場合だけでなく
第１パッド酸化膜を半導体基板上に一部残した状態で後
続工程を施したり、前記第１パッド酸化膜を完全に除去
することはもちろん、その下部の半導体基板を所定の厚
さで蝕刻した後に第２パッド酸化膜を形成できる。ま
た、第２酸化膜パターンを形成する前に蝕刻された第１
パッド酸化膜または半導体基板にアンダーカットを形成
する工程をさらに施すことができる。このとき、第１パ
ッド酸化膜を完全に除去したり、半導体基板の所定の深
さまでリセスされた半導体基板を形成する場合には、第
２パッド酸化膜の厚さが３０乃至３００Åで形成するこ
とが望ましい。一方、前記第１パッド酸化膜の一部を半
導体基板上に残した後、第２パッド酸化膜を形成する場
合には、残存する第１パッド酸化膜と第２パッド酸化膜
の厚さの合計が３０乃至３００Åになるように形成する
ことが望ましい。
【００１２】また、本発明による半導体装置の素子分離
方法をより具体化する方法は次の通りである。前記酸化
防止膜はシリコン窒化物を利用して形成し、前記第１パ
ッド酸化膜にアンダーカットを形成することは等方性蝕
刻を利用することが適している。前記シリコン膜はポリ
シリコンまたは非晶質シリコンを使用して形成した３０
０〜１５００Åの厚さであることが望ましいし、フィー
ルド酸化膜を形成するために施す酸化工程は熱酸化を利
用することが適している。
【００１３】
【発明の実施の形態】以下、本発明による半導体装置の
素子分離方法に関して添付図面を参照してより詳細に説
明する。
【００１４】本発明の望ましい実施例では、第２パッド
酸化膜を形成する前に半導体基板及び第１パッド酸化膜
にアンダーカットを形成する工程を施すことを基準とし
て説明する。しかし、これはアンダーカットを形成しな
くて第２パッド酸化膜を形成しても、本発明が追求する
目的が達成できる。従って、下記の望ましい実施例に記
載する内容は例示的なことであり、発明を限定する意味
ではない。
【００１５】＜実施例１＞図１乃至図７は本発明の実施
例による半導体装置の素子分離方法を説明するための断
面図である。
【００１６】図１Ａによると、半導体基板１１０上に第
１パッド酸化膜１１５と酸化防止膜１２０を順に形成す
る。このとき、前記酸化防止膜１２０は窒化膜ＳｉＮを
使用して形成する。
【００１７】図１Ｂによると、非活性領域が形成する半
導体基板１１０上の第１パッド酸化膜１１５を露出させ
て酸化防止膜パターン１２０’を形成する。酸化防止膜
パターン１２０’は、酸化防止膜を成す物質、例えば、
シリコン窒化物と下部の第１パッド酸化膜のシリコン酸
化物ＳｉＯ2 との蝕刻選択比の差を利用する蝕刻を施し
て形成する。
【００１８】図２Ａによると、前記酸化防止膜パターン
１２０’により現れた第１パッド酸化膜１１５を非活性
領域の半導体基板１１０が露出するように完全に蝕刻し
て第１パッド酸化膜パターン１１５ａを形成した後、続
いて等方性蝕刻工程を施して水平方向に所定量の第１パ
ッド酸化膜パターン１１５を蝕刻することによってアン
ダーカット１２５ａを形成する。
【００１９】図３によると、前記アンダーカットがある
第１パッド酸化膜パターン１１５ａが形成された結果物
の全面に、化学気相蒸着（ＣＶＤ）工程による第２パッ
ド酸化膜１３０を一定の厚さで形成する。このとき、第
２パッド酸化膜１３０の厚さは、３０Å乃至３００Åに
なるように形成することが望ましい。このような第２パ
ッド酸化膜１３０は、後続工程で熱酸化によるフィール
ド酸化膜が形成されるときに、半導体基板に伝えられる
ストレスを減少させる一種のバッファ膜であって、半導
体素子の電気的な特性を変化させる変数の役割をする。
従来の技術では前記バッファ膜を熱酸化による酸化膜で
形成したが、本発明では化学気相蒸着（ＣＶＤ）により
形成する。それはフィールド酸化膜が形成される過程で
発生するストレス緩和において、化学気相蒸着による酸
化膜が熱酸化による酸化膜よりさらに効果的な役割を担
うからである。これは、半導体素子を形成した後に測定
した電気的な特性評価で具体的に確認される。
【００２０】図４によると、前記第２パッド酸化膜１３
０上に熱酸化に対する耐性の強い物質を用いたスペーサ
形成層１３３を形成する。前記スペーサ形成層１３３は
シリコンを含む物質を利用して形成することが望ましい
し、その例としてシリコン窒化物またはポリシリコン及
び非晶質シリコンを使用して形成することが適当であ
る。
【００２１】図５によると、スペーサ形成層１３３に対
する異方性蝕刻を施して酸化防止膜パターン１２０’と
第１パッド酸化膜パターン１１５ａの両側壁にスペーサ
１３５を形成する。このようなスペーサ１３５は熱酸化
に対する耐性の強い物質を使用して形成されるので、後
続工程で熱酸化工程によりフィールド酸化膜を形成する
時にバーズビーク（bird's beak）現象を抑制する役割
を担う。
【００２２】図６によると、酸化防止膜パターン１２
０’とスペーサ１３５が形成された結果物に熱酸化（th
ermal oxidation）工程を施してフィールド酸化膜１４
０を形成する。このとき、酸化防止膜パターン１２０’
上にはフィールド酸化膜１４０が成長できなく、スペー
サ１３５はバーズビークを抑制する手段として作用す
る。
【００２３】図７によると、図６の結果物から酸化防止
膜パターン１２０’および第１パッド酸化膜パターン１
１５ａを除去して、半導体基板１１０の活性領域を露出
させる。このとき、フィールド酸化膜１４０の一部が一
緒に除去される。従って、フィールド酸化膜１４０が位
置する非活性領域と、フィールド酸化膜が存在しない活
性領域が限定されることによって、本発明による半導体
装置の素子分離工程を完了する。
【００２４】＜実施例１の変形例１＞図２Ｂは本発明の
実施例１の変形例１を説明するための断面図である。
【００２５】図２Ａ工程では、半導体基板１１０の非活
性領域が現れるまで第１パッド酸化膜を全部蝕刻して第
１パッド酸化膜パターン１１５ａを形成した。しかし、
図２Ｂによると、これを変形して第１パッド酸化膜１１
５を一部分だけ蝕刻し、等方性蝕刻を施してアンダーカ
ット１２５ｂが形成できる。従って、第１パッド酸化膜
パターン１１５ｂにより半導体基板１１０の非活性領域
は露出しない。次いで、前記図３工程の第２パッド酸化
膜１３０を形成するが、このとき、非活性領域の半導体
基板１１０上に残存する第１パッド酸化膜パターン１１
５ｂと第２パッド酸化膜１３０との厚さの合計が３０Å
から３００Åの範囲になるように工程を施すことが適し
ている。残りの工程は第１実施例と同一であるため、説
明を省略する。
【００２６】＜実施例１の変形例２＞図２Ｃは本発明の
実施例１の変形例２を説明するために示す断面図であ
る。
【００２７】図２Ｃを参照すると、実施例１の図２Ａ工
程の代りに第１パッド酸化膜（図１Ｂの１１５）を半導
体基板１１０が露出されるように完全に蝕刻した後、続
けて露出した半導体基板を所定の深さまで蝕刻してリセ
スされた半導体基板１１０を形成し、次いで等方性蝕刻
工程を施してリセスされた半導体基板１１０にアンダー
カット１２５ｃが生じた第１パッド酸化膜パターン１１
５ｃを形成する。
【００２８】一方、前記アンダーカット１２５ｃは、第
１パッド酸化膜１１５を蝕刻して半導体基板１１０が露
出した時点から、まず等方性蝕刻を施してアンダーカッ
トを形成し、次いで半導体基板１１０を所定の深さまで
蝕刻して形成する場合もある。次いで、図１０の工程の
第２パッド酸化膜を形成する工程を施す。残りの工程は
実施例１と同一であるため、説明を省略する。
【００２９】＜実施例２＞図８乃至図１３は本発明の第
２実施例による半導体装置の素子分離方法を説明するた
めの断面図である。
【００３０】ここで、図９の工程は図９Ａを基準として
進行する。残りの図８乃至図１０の工程は本発明の実施
例１と同じ内容であるため、重複を避けて説明を省略す
る。ここで、図面の各参照符号は、前述した実施例１の
参照符号と対称するように構成することによって理解を
明確にした。
【００３１】図１１を参照すると、前記図１０の第２パ
ッド酸化膜２３０が形成された半導体基板の全面に、シ
リコン膜２３５を３００〜１５００Åの厚さの範囲でポ
リシリコンまたは非晶質シリコンを使用して積層する。
ここで、実施例１ではアンダーカットがある第１パッド
酸化膜パターンと酸化防止膜パターンの両側壁にスペー
サを形成してバーズビークを抑制したが、本実施例２で
は第２パッド酸化膜２３０上にシリコン膜２３５を全面
に形成してバーズビークを防止することが実施例１との
差異点である。
【００３２】図１２を参照すると、前記シリコン膜２３
５が半導体基板の全面に形成された結果物に熱酸化によ
るフィールド酸化膜２４０を形成する。このとき、半導
体基板の全面に形成しているシリコン膜２３５、例えば
ポリシリコン及び非晶質シリコンは熱酸化に対して耐性
の強い物質であるため、フィールド酸化膜２４０が形成
される間にバーズビークを抑制することが可能である。
また、酸化防止膜パターン２２０’上にでもシリコン膜
２４０が熱酸化によってフィールド酸化膜２４０と共に
酸化膜ＳｉＯ２に変化する。
【００３３】図１３を参照すると、前記フィールド酸化
膜２４０が形成された結果物から酸化防止膜パターン２
２０’上で成長した酸化膜をエッチバックして除去す
る。このとき、酸化防止膜パターン２２０’が化学機械
的な研磨（ＣＭＰ）時には研磨阻止層になり、乾式や湿
式蝕刻を通じて除去する場合には蝕刻阻止層になる。こ
のとき、フィールド酸化膜２４０の厚さは一般的に酸化
防止膜パターン２２０’上にある酸化膜より３倍以上厚
いので、等方性蝕刻でフィールド酸化膜２４０の厚さが
減少してもフィールド酸化膜の厚さには大きな損傷を与
えない。次いで、前記酸化防止膜パターン２２０’と第
１パッド酸化膜１１５ａを順次除去して、フィールド酸
化膜２４０’がある非活性領域と酸化防止膜パターン２
２０’があった活性領域を限定することによって、本発
明による半導体装置の素子分離工程を完了する。
【００３４】＜実施例２の変形例１＞図９Ｂは本発明の
実施例２の変形例１を説明するための断面図である。
【００３５】図９Ｂを参照すると、実施例２の図９Ａ工
程では半導体基板２１０の非活性領域が現れるまで、酸
化防止膜パターン２２０’により露出された第１パッド
酸化膜２１５を全部蝕刻して第１パッド酸化膜パターン
２１５ａを形成した。しかし、これを変形して第１パッ
ド酸化膜２１５を垂直方向に一部分だけ蝕刻し、等方性
蝕刻を施してアンダーカット２２５ｂを形成した後、第
２パッド酸化膜を図１０のように形成できる。このと
き、非活性領域のために残存する第１パッド酸化膜パタ
ーン２１５ｂと第２パッド酸化膜２３０膜との厚さの合
計が３０Åから３００Åまでの範囲になるように工程を
施すことが適している。残りの工程は実施例２と同一で
あるため、重複を避けて説明を省略する。
【００３６】＜実施例２の変形例２＞図９Ｃは本発明の
実施例２の変形例２を説明するために示す断面図であ
る。
【００３７】図９Ｃを参照すると、実施例２の図９Ａ工
程の代りに第１パッド酸化膜（図８Ｂの２１５）を半導
体基板２１０が露出するよう完全に蝕刻した後、続いて
露出した半導体基板を所定の深さまで蝕刻してリセスさ
れた半導体基板２１０を形成する。次いで、等方性蝕刻
工程を施してリセスされた半導体基板２１０にアンダー
カット２２５ｃが発生した第１パッド酸化膜パターン２
１５ｃを形成する。
【００３８】一方、前記とは相違し、アンダーカット２
２５ｃは第１パッド酸化膜２１５を蝕刻して半導体基板
２１０が露出した時点から、まず等方性蝕刻を施してア
ンダーカットを形成し、次いで半導体基板２１０を所定
の深さまで蝕刻して形成することが可能である。次い
で、図１０の工程の第２パッド酸化膜を形成する工程を
施す。残りの工程は実施例１と同一であるため、重複を
避けて説明を省略する。
【００３９】前述した本発明による半導体装置の素子分
離方法によると、化学気相蒸着による第２パッド酸化膜
を半導体基板の全面に熱酸化膜の代りに形成して、フィ
ールド酸化膜を形成する熱酸化工程で半導体基板に及ぶ
ストレスを効果的に減少させ、これによる接合漏洩電流
を減少させうるので、半導体装置の電気的な特性を向上
させうる。
【００４０】以下、本発明による半導体装置の素子分離
方法によって製造された半導体装置の電気的な特性が改
善された効果を、添付図面を参照して具体的に説明す
る。
【００４１】図１４Ａ及び図１４Ｂは本発明によって製
造された半導体装置の電気的な特性を説明するためのグ
ラフである。
【００４２】図１４Ａは第２パッド酸化膜の厚さが５０
Åの３２ＫＢ ＤＲＡＭセルに対して実験温度８３℃、
バイアス電圧が−４Ｖの場合の接合漏洩電流を測定した
結果を示す。従来の方法のように第２パッド酸化膜を熱
酸化工程で形成した場合（参照符号ａ１）より、本発明
による化学気相蒸着（ＣＶＤ）工程によって第２パッド
酸化膜を形成する場合（参照符号ａ２）にその接合漏洩
電流が小さいことが分かる。
【００４３】一方、図１４Ｂは第２パッド酸化膜の厚さ
は前記図１４Ａと同じように５０Åの場合であって、１
２８ＫＢ ＤＲＡＭセルでゲート酸化膜がブレークダウ
ンする時間を測定した結果を示す。従来の方法と同じよ
うに第２パッド酸化膜を熱酸化工程で形成した場合（参
照符号ｂ１）より、発明による化学気相蒸着（ＣＶＤ）
工程によって第２パッド酸化膜を形成する場合（参照符
号ｂ２）にゲート酸化膜がブレークダウンする時間がさ
らに長くなって、電気的な特性が改善されることがわか
る。
【００４４】
【発明の効果】このように、本発明による半導体装置の
素子分離を行うと、半導体装置の電気的な特性が向上す
ることが明確にわかる。また、第２パッド酸化膜を化学
気相蒸着（ＣＶＤ）工程によって形成する場合に第１パ
ッド酸化膜との段差がなくなり、ゲート酸化膜の信頼性
を向上させうるため、半導体装置の電気的な特性が向上
することがわかる。
【００４５】前述したように、本発明による実施例を添
付図面を参照して説明したが、これは本発明の思想を限
定することを目的とするものではない。一方、本発明と
同じ範囲に属する発明に対して、本発明が属する産業技
術分野で平均的な知識を有する者によって種々の変形が
可能である。
【図面の簡単な説明】
【図１】図１Ａおよび図１Ｂは本発明の実施例による半
導体装置の素子分離方法の一例を説明するために示す断
面図である。
【図２】図２Ａ、図２Ｂおよび図２Ｃは本発明の実施例
による半導体装置の素子分離方法の一例を説明するため
に示す断面図である。
【図３】本発明の実施例による半導体装置の素子分離方
法の一例を説明するために示す断面図である。
【図４】本発明の実施例による半導体装置の素子分離方
法の一例を説明するために示す断面図である。
【図５】本発明の実施例による半導体装置の素子分離方
法の一例を説明するために示す断面図である。
【図６】本発明の実施例による半導体装置の素子分離方
法の一例を説明するために示す断面図である。
【図７】本発明の実施例による半導体装置の素子分離方
法の一例を説明するために示す断面図である。
【図８】図８Ａおよび図８Ｂは本発明の第２実施例によ
る半導体装置の素子分離方法を説明するための断面図で
ある。
【図９】図９Ａ、図９Ｂおよび図９Ｃは本発明の第２実
施例による半導体装置の素子分離方法を説明するための
断面図である。
【図１０】本発明の第２実施例による半導体装置の素子
分離方法を説明するための断面図である。
【図１１】本発明の第２実施例による半導体装置の素子
分離方法を説明するための断面図である。
【図１２】本発明の第２実施例による半導体装置の素子
分離方法を説明するための断面図である。
【図１３】本発明の第２実施例による半導体装置の素子
分離方法を説明するための断面図である。
【図１４】図１４Ａおよび図１４Ｂは本発明による素子
分離方法で製造された半導体装置の電気的な特性を説明
するためのグラフである。
【符号の説明】
１１０…半導体基板 １１５ａ…第１パッド酸化膜パターン １２０’…酸化防止膜パターン １３０…第２パッド酸化膜 １３５…スペーサ １４０…フィールド酸化膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年８月１９日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図３】
【図４】
【図５】
【図６】
【図１】
【図２】
【図７】
【図８】
【図１０】
【図１１】
【図１３】
【図９】
【図１２】
【図１４】

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板に第１パッド酸化膜と
    酸化防止膜を順に形成する段階と、 （ｂ）前記酸化防止膜をパタニングして非活性領域の第
    １パッド酸化膜を露出させて酸化防止膜パターンを形成
    する段階と、 （ｃ）前記露出した第１パッド酸化膜を蝕刻して第１パ
    ッド酸化膜パターンを形成する段階と、 （ｄ）前記第１パッド酸化膜パターンが形成された結果
    物の全面に化学気相蒸着による第２パッド酸化膜を形成
    する段階と、 （ｅ）前記酸化防止膜パターン及び第１パッド酸化膜パ
    ターンの両側壁にスペーサを形成する段階と、 （ｆ）前記スペーサが形成された結果物に酸化工程を施
    して非活性領域にフィールド酸化膜を形成する段階を含
    むことを特徴とする半導体装置の素子分離方法。
  2. 【請求項２】 前記（ａ）段階の酸化防止膜はシリコン
    窒化物で形成することを特徴とする請求項１に記載の半
    導体装置の素子分離方法。
  3. 【請求項３】 前記（ｃ）段階の第１パッド酸化膜を蝕
    刻する方法は垂直方向に一定の厚さに蝕刻したり、非活
    性領域の半導体基板が露出するように蝕刻することを特
    徴とする請求項１に記載の半導体装置の素子分離方法。
  4. 【請求項４】 前記（ｃ）段階の第１パッド酸化膜パタ
    ーンを形成する段階後、第１パッド酸化膜パターンにア
    ンダーカットを形成する段階をさらに施すことを特徴と
    する請求項１に記載の半導体装置の素子分離方法。
  5. 【請求項５】 前記（ｄ）段階の第２パッド酸化膜は３
    ０Å乃至３００Åの厚さで形成することを特徴とする請
    求項１に記載の半導体装置の素子分離方法。
  6. 【請求項６】 前記第１パッド酸化膜を垂直方向に一定
    の厚さで蝕刻する場合に第１パッド酸化膜と第２パッド
    酸化膜の厚さが３０Å乃至３００Åの範囲で形成するこ
    とを特徴とする請求項３に記載の半導体装置の素子分離
    方法。
  7. 【請求項７】 前記（ｅ）段階のスペーサは前記半導体
    基板の全面に熱酸化に対する耐性の強い物質を蒸着した
    後、これをエッチバックして形成することを特徴とする
    請求項１に記載の半導体装置の素子分離方法。
  8. 【請求項８】 前記熱酸化に対する耐性の強い物質とし
    てシリコンが含まれた物質を使用することを特徴とする
    請求項７に記載の半導体装置の素子分離方法。
  9. 【請求項９】 前記シリコンが含まれた物質としてシリ
    コン窒化物を使用することを特徴とする請求項８に記載
    の半導体装置の素子分離方法。
  10. 【請求項１０】 前記シリコンが含まれた物質としてポ
    リシリコンや非晶質シリコンを使用することを特徴とす
    る請求項８に記載の半導体装置の素子分離方法。
  11. 【請求項１１】 前記（ｆ）段階のフィールド酸化膜を
    形成するための酸化工程は熱酸化を利用することを特徴
    とする請求項１に記載の半導体装置の素子分離方法。
  12. 【請求項１２】 （ａ）半導体基板に第１パッド酸化膜
    と酸化防止膜を順に形成する段階と、 （ｂ）前記酸化防止膜をパタニングして非活性領域の第
    １パッド酸化膜を露出させて酸化防止膜パターンを形成
    する段階と、 （ｃ）前記露出した第１パッド酸化膜を前記非活性領域
    の半導体基板が露出するまで蝕刻して第１パッド酸化膜
    パターンを形成する段階と、 （ｄ）前記露出した半導体基板の一部を蝕刻する段階
    と、 （ｅ）前記半導体基板の一部が蝕刻された結果物上に化
    学気相蒸着による第２パッド酸化膜を形成する段階と、 （ｆ）前記酸化防止膜パターン及び第１パッド酸化膜パ
    ターンの両側壁にスペーサを形成する段階と、 （ｇ）前記スペーサが形成された結果物に酸化工程を施
    して非活性領域にフィールド酸化膜を形成する段階を含
    むことを特徴とする半導体装置の素子分離方法。
  13. 【請求項１３】 前記（ａ）段階の酸化防止膜はシリコ
    ン窒化物で形成することを特徴とする請求項１２に記載
    の半導体装置の素子分離方法。
  14. 【請求項１４】 前記（ｃ）段階の第１パッド酸化膜パ
    ターンを形成する段階後、第１パッド酸化膜パターンに
    アンダーカットを形成する段階をさらに施すことを特徴
    とする請求項１２に記載の半導体装置の素子分離方法。
  15. 【請求項１５】 前記（ｄ）段階の露出した半導体基板
    の一部を蝕刻する段階後に第１パッド酸化膜と蝕刻され
    た半導体基板の一部にアンダーカットを形成する段階を
    さらに施すことを特徴とする請求項１２に記載の半導体
    装置の素子分離方法。
  16. 【請求項１６】 前記（ｅ）段階の第２パッド酸化膜は
    ３０Å乃至３００Åの厚さで形成することを特徴とする
    請求項１２に記載の半導体装置の素子分離方法。
  17. 【請求項１７】 前記（ｆ）段階のスペーサは前記半導
    体基板の全面に熱酸化に対する耐性の強い物質を蒸着し
    た後、これをエッチバックして形成することを特徴とす
    る請求項１２に記載の半導体装置の素子分離方法。
  18. 【請求項１８】 前記熱酸化に対する耐性の強い物質と
    してシリコンが含まれた物質を使用することを特徴とす
    る請求項１７に記載の半導体装置の素子分離方法。
  19. 【請求項１９】 前記シリコンが含まれた物質としてシ
    リコン窒化物を使用することを特徴とする請求項１８に
    記載の半導体装置の素子分離方法。
  20. 【請求項２０】 前記シリコンが含まれた物質としてポ
    リシリコンや非晶質シリコンを使用することを特徴とす
    る請求項１８に記載の半導体装置の素子分離方法。
  21. 【請求項２１】 前記（ｇ）段階のフィールド酸化膜を
    形成するための酸化工程は熱酸化を利用することを特徴
    とする請求項１２に記載の半導体装置の素子分離方法。
  22. 【請求項２２】 （ａ）半導体基板に第１パッド酸化膜
    と酸化防止膜を順に形成する段階と、 （ｂ）前記酸化防止膜をパタニングして非活性領域の第
    １パッド酸化膜を露出させて酸化防止膜パターンを形成
    する段階と、 （ｃ）前記露出された第１パッド酸化膜を蝕刻して第１
    パッド酸化膜パターンを形成する段階と、 （ｄ）前記第１パッド酸化膜パターンが形成された結果
    物上に化学気相蒸着による第２パッド酸化膜を形成する
    段階と、 （ｅ）前記第２パッド酸化膜が形成された結果物にシリ
    コン膜を一定の厚さで積層する段階と、 （ｆ）前記シリコン膜が形成された半導体基板に酸化工
    程を施して非活性領域にフィールド酸化膜を形成する段
    階とを含むことを特徴とする半導体装置の素子分離方
    法。
  23. 【請求項２３】 前記（ａ）段階の酸化防止膜はシリコ
    ン窒化物で形成することを特徴とする請求項２２に記載
    の半導体装置の素子分離方法。
  24. 【請求項２４】 前記（ｃ）段階の第１パッド酸化膜を
    蝕刻する方法は垂直方向に一定の厚さで蝕刻したり、非
    活性領域の半導体基板が露出するように蝕刻することを
    特徴とする請求項２２に記載の半導体装置の素子分離方
    法。
  25. 【請求項２５】 前記（ｃ）段階の第１パッド酸化膜パ
    ターンを形成する段階後、第１パッド酸化膜パターンに
    アンダーカットを形成する段階をさらに施すことを特徴
    とする請求項２２に記載の半導体装置の素子分離方法。
  26. 【請求項２６】 前記（ｄ）段階の第２パッド酸化膜は
    ３０Å乃至３００Åの厚さで形成することを特徴とする
    請求項２２に記載の半導体装置の素子分離方法。
  27. 【請求項２７】 前記第１パッド酸化膜を垂直方向に一
    定の厚さで蝕刻する場合に、第１パッド酸化膜と第２パ
    ッド酸化膜の厚さとの合計が３０Å乃至３００Åの範囲
    になるように形成することを特徴とする請求項２２に記
    載の半導体装置の素子分離方法。
  28. 【請求項２８】 前記（ｅ）段階の一定の厚さのシリコ
    ン膜は３００Å乃至１５００Åの厚さで形成することを
    特徴とする請求項２２に記載の半導体装置の素子分離方
    法。
  29. 【請求項２９】 前記（ｅ）段階のシリコン膜はポリシ
    リコンまたは非晶質シリコンを利用して形成することを
    特徴とする請求項２２に記載の半導体装置の素子分離方
    法。
  30. 【請求項３０】 前記（ｆ）段階のフィールド酸化膜は
    熱酸化を利用することを特徴とする請求項２２に記載の
    半導体装置の素子分離方法。
  31. 【請求項３１】 （ａ）半導体基板に第１パッド酸化膜
    と酸化防止膜を順に形成する段階と、 （ｂ）前記酸化防止膜をパタニングして非活性領域の第
    １パッド酸化膜を露出させて酸化防止膜パターンを形成
    する段階と、 （ｃ）前記露出した第１パッド酸化膜を蝕刻して前記非
    活性領域の半導体基板が露出させる第１パッド酸化膜パ
    ターンを形成する段階と、 （ｄ）前記露出した半導体基板の一部を蝕刻する段階
    と、 （ｅ）前記半導体基板の一部が蝕刻された結果物上に化
    学気相蒸着による第２パッド酸化膜を形成する段階と、 （ｆ）前記第２パッド酸化膜が形成された結果物にシリ
    コン膜を一定の厚さで積層する段階と、 （ｇ）前記シリコン膜が形成された半導体基板に酸化工
    程を施して非活性領域にフィールド酸化膜を形成する段
    階とを含むことを特徴とする半導体装置の素子分離方
    法。
  32. 【請求項３２】 前記（ａ）段階の酸化防止膜はシリコ
    ン窒化物で形成することを特徴とする請求項３１に記載
    の半導体装置の素子分離方法。
  33. 【請求項３３】 前記（ｃ）段階の第１パッド酸化膜パ
    ターンを形成する段階後、第１パッド酸化膜パターンに
    アンダーカットを形成する段階をさらに施すことを特徴
    とする請求項３１に記載の半導体装置の素子分離方法。
  34. 【請求項３４】 前記（ｄ）段階の露出した半導体基板
    の一部を蝕刻する段階後に、蝕刻された半導体基板と第
    １パッド酸化膜にアンダーカットを形成する段階をさら
    に施すことを特徴とする請求項３１に記載の半導体装置
    の素子分離方法。
  35. 【請求項３５】 前記（ｅ）段階の第２パッド酸化膜は
    ３０Å乃至３００Åの厚さで形成することを特徴とする
    請求項３１に記載の半導体装置の素子分離方法。
  36. 【請求項３６】 前記（ｆ）段階の一定の厚さのシリコ
    ン膜は３００Å乃至１５００Åの厚さで形成することを
    特徴とする請求項３１に記載の半導体装置の素子分離方
    法。
  37. 【請求項３７】 前記（ｆ）段階のシリコン膜はポリシ
    リコンまたは非晶質シリコンを利用して形成することを
    特徴とする請求項３１に記載の半導体装置の素子分離方
    法。
  38. 【請求項３８】 前記（ｇ）段階のフィールド酸化膜は
    熱酸化を利用することを特徴とする請求項３１に記載の
    半導体装置の素子分離方法。
JP10141689A 1997-09-08 1998-05-22 化学気相蒸着による第２パッド酸化膜を用いた半導体装置の素子分離方法 Pending JPH11176929A (ja)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261926B1 (en) * 2000-05-11 2001-07-17 Mosel Vitelic, Inc. Method for fabricating field oxide
US6528390B2 (en) * 2001-03-02 2003-03-04 Advanced Micro Devices, Inc. Process for fabricating a non-volatile memory device
FR2879020B1 (fr) * 2004-12-08 2007-05-04 Commissariat Energie Atomique Procede d'isolation de motifs formes dans un film mince en materiau semi-conducteur oxydable
US8440539B2 (en) * 2007-07-31 2013-05-14 Freescale Semiconductor, Inc. Isolation trench processing for strain control
US8263502B2 (en) * 2008-08-13 2012-09-11 Synos Technology, Inc. Forming substrate structure by filling recesses with deposition material

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US35294A (en) * 1862-05-20 Improvement in heaters
DE69228117T2 (de) * 1992-09-23 1999-05-20 Cons Ric Microelettronica Verfahren zum Verhindern des "Bird's beak" während der selektiven Oxidation von elektronischen Halbleiteranordnungen
KR950004972B1 (ko) * 1992-10-13 1995-05-16 현대전자산업주식회사 반도체 장치의 필드산화막 형성 방법
US5393692A (en) * 1993-07-28 1995-02-28 Taiwan Semiconductor Manufacturing Company Recessed side-wall poly plugged local oxidation
KR970003731B1 (ko) * 1993-10-14 1997-03-21 엘지반도체 주식회사 반도체 장치의 소자 격리막 제조방법
US5395790A (en) * 1994-05-11 1995-03-07 United Microelectronics Corp. Stress-free isolation layer
US5658822A (en) * 1996-03-29 1997-08-19 Vanguard International Semiconductor Corporation Locos method with double polysilicon/silicon nitride spacer
US5824594A (en) * 1996-04-29 1998-10-20 Samsung Electronics Co., Ltd. Integrated circuit device isolating methods including silicon spacers and oxidation barrier films
KR100186514B1 (ko) * 1996-06-10 1999-04-15 문정환 반도체 소자의 격리영역 형성방법
US5834360A (en) * 1996-07-31 1998-11-10 Stmicroelectronics, Inc. Method of forming an improved planar isolation structure in an integrated circuit
KR100219043B1 (ko) * 1996-12-20 1999-09-01 김영환 반도체 장치의 소자분리막 형성 방법
US5910018A (en) * 1997-02-24 1999-06-08 Winbond Electronics Corporation Trench edge rounding method and structure for trench isolation
US5863827A (en) * 1997-06-03 1999-01-26 Texas Instruments Incorporated Oxide deglaze before sidewall oxidation of mesa or trench
US5895253A (en) * 1997-08-22 1999-04-20 Micron Technology, Inc. Trench isolation for CMOS devices

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