KR19990028191A

KR19990028191A - 화학기상증착에 의한 제2 패드산화막을 이용한 반도체장치의 소자분리방법

Info

Publication number: KR19990028191A
Application number: KR1019970077778A
Authority: KR
Inventors: 김성의; 안동호; 신유균
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-09-08
Filing date: 1997-12-30
Publication date: 1999-04-15
Also published as: US6093622A; TW371365B; JPH11176929A; KR100247939B1

Abstract

화학기상증착에 의한 산화막을 스트레스 감소용 버퍼막(buffer layer)으로 사용한 반도체장치의 소자분리 방법에 관하여 개시한다. 이를 위하여 본 발명은 반도체 기판 위에 제1 패드산화막과 산화방지막을 형성한 후, 패터닝에 의한 산화방지막 패턴을 형성하고, 언더컷(undercut)된 제1 패드산화막 패턴을 형성하고 이어서 반도체기판 전면에 화학기상증착(CVD)공정을 이용하여 제2 패드산화막을 형성한 후 패터닝된 제1 패드산화막 및 산화방지막 양측벽에 스페이서를 형성하고 열산화에 의한 필드산화막을 형성한다. 여기서, 스페이서를 형성하지 않고 실리콘막을 적층하고 필드산화막을 형성할 수 있다. 이때, 제2 패드산화막은 필드산화막이 형성될 동안 스트레스를 완충시켜 주는 버퍼막의 역할을 수행한다.

Description

화학기상증착에 의한 제2 패드산화막을 이용한 반도체장치의 소자분리방법

본 발명은 반도체 집적회로(semiconductor integrated circuit)의 제조방법에 관한 것으로, 더욱 상세하게는 반도체기판에 필드산화막(field oxide layer)을 형성하는 반도체장치의 소자분리 방법에 관한 것이다.

최근 반도체장치의 고집적화 추세가 가속화되고 있으며, 이에 부응할 수 있는 반도체장치의 소자분리 기술에 대한 연구가 활발히 진행되고 있다. 반도체기판 상에 반도체장치를 형성하기 위한 활성영역들의 상호간을 분리시키기 위한 방법으로, 활성영역 사이의 비활성영역에 트랜치를 형성하여 여기에 절연물질을 채우는 트랜치 소자분리(trench isolation) 방법과, 비활성영역에 필드산화막(field oxide layer)을 형성하는 국부적 산화에 의한 소자분리(LOCOS: LOCal Oxidation of Silicon) 방법이 대표적이며, 그 중 로코스(LOCOS, LOCal Oxidation of Silicon) 원리를 이용한 피. 비. 엘(PBL, Poly-Si Buffered LOCOS) 방법이 가장 일반적으로 이용되고 있다.

한편, 국부적 산화에 의한 소자분리(LOCOS) 방법을 0.35㎛ 이하의 디자인 룰을 갖는 고집적 반도체장치 제조에 적합하도록 개선되고 있으며, 대표적인 방법으로 피. 이. 엘. 오. 엑스방법[PELOX, Poly Encapsulated Local OXidation, 참고문헌; Scott S. Roth et al., IEEE Trans.on ED, Vol.39, No.5(1992)]와 피. 에스. 엘방법[PSL, Poly-Si Spacer LOCOS, 참고문헌; D. H. Ahn et al., IEDM Tech Dig., p679(1994)]를 들 수 있다.

도 1a 내지 도 1g는 종래의 반도체장치의 소자분리 방법을 설명하기 위한 단면도들이다.

도 1a에 따르면, 반도체기판(10) 상에 제1 패드산화막(1'st pad oxide layer, 15)과 산화방지막(anti oxidation layer, 20)을 순차로 형성한다. 이때 상기 산화방지막(anti oxidation layer, 20)은 실리콘질화물을 이용하여 형성한다.

도 1b에 따르면, 반도체기판(10)에서 비활성영역이 형성될 영역의 제1 패드산화막(1'st pad oxide layer, 15)을 노출하는 산화방지막(anti oxidation layer) 패턴(20')을 형성한다. 여기서, 상기 산화방지막 패턴(20')에 의하여 덮여진 반도체기판(10)은 반도체장치가 형성되는 활성영역이며, 산화방지막 패턴(20')에 의하여 노출된 제1 패드산화막(15) 하부의 반도체기판(10)은 필드산화막(field oxide layer)이 형성되는 비활성영역이다. 상기 산화방지막 패턴(20')은 건식식각에 의하여 형성하며, 이때 산화방지막(20)을 이루는 물질, 예컨대 실리콘질화물과 하부의 제1 패드산화막(1'st pad oxide layer, 15)인 실리콘산화물과의 식각선택비의 차이를 이용하여 건식식각을 진행한다.

도 1c에 따르면, 산화방지막 패턴(20')에 의하여 노출된 제1 패드산화막을 식각하여 반도체기판(10)의 비활성영역을 노출한다. 이때, 진행되는 식각공정은 반도체기판(10) 상에서 제1 패드산화막을 완전히 제거함과 아울러 반도체기판(10)의 소정 두께까지 리세스(recess)하는 것이 일반적이다. 그 결과로써 상기 산화방지막(anti oxidation layer) 패턴(20') 하부에 언더컷(undercut)이 형성된 제1 패드산화막 패턴(15')과 리세스(recess)된 반도체기판(10)이 형성된다.

도 1d에 따르면, 산화방지막 패턴(20')과 제1 패드산화막 패턴(15')에 의하여 노출된 반도체기판(10) 상에 버즈빅(bird's beak) 현상을 적절히 제어하기 위하여 열산화(thermal oxidation)에 의한 제2 패드산화막(2'nd pad oxide layer, 30)을 형성한다.

도 1e에 따르면, 상기 산화방지막 패턴(20')과 제1 패드산화막 패턴(15')의 양측벽에 스페이서(spacer, 35)를 형성한다. 상세히 설명하면, 먼저 제2 패드산화막(30)이 형성된 반도체 기판의 전면에 열산화(thermal oxidation)에 대한 내성이 강한 물질인 폴리실리콘(poly silicon)막을 증착하고, 이어서 증착된 폴리실리콘막을 이방성으로 식각하여 후속되는 필드산화막 형성공정에서 반도체기판이 수평 산화(lateral oxidation)되는 것을 방지하기 위한 스페이서(35)를 형성한다.

도 1f에 따르면, 스페이서(spacer)가 형성된 반도체기판(10)에 대한 열산화 공정을 진행하여 비활성영역의 반도체기판(10)에 필드산화막(40)을 형성한다. 이때, 제2 패드산화막과 스페이서(spacer)는 열산화공정(thermal oxidation)이 진행되는 동안 필드산화막(40)으로 변형된다. 그리고, 산화방지막 패턴(20')이 있는 활성영역에는 열산화에 의한 필드산화막(40)이 형성되지 못한다.

도 1g에 따르면, 필드산화막(40)이 형성된 반도체기판(10)에서 활성영역이 있는 반도체기판(10)이 노출되도록 산화방지막 패턴과 제1 패드산화막 패턴을 제거한다. 한편, 활성영역의 반도체기판(10)을 노출시키는 과정에서 필드산화막(field oxide layer, 40)은 그 두께가 일부 감소된다.

상술한 종래기술의 문제점은 산화방지막 패턴을 형성하기 위한 식각공정에서 식각선택비 크게 하기 위하여, 탄소가 함유된 폴리머(polymer)가 많이 발생하는 식각방법을 사용하고 있다. 그런데, 이 경우 실리콘과 탄소간의 결합(Si-C bond)이 형성되며, 이는 후속되는 제2 패드산화막을 형성하기 위한 열산화(thermal oxidation)공정을 저해하는 요인이 된다. 따라서, 제2 패드산화막이 정상적으로 형성되지 못하고, 후속공정으로 진행되는 스페이서(spacer) 형성을 위한 식각공정 시에 반도체기판이 침식되어 그 표면이 패이는 피팅과 같은 결함(pitting defect)이 발생되고 있다.

한편, 이러한 문제점을 개선하기 위하여 폴리머가 적게 형성되는 식각방법을 사용할 수 있으나, 이 경우에는 산화방지막(anti oxidation layer)과 제1 패드산화막(1'st pad oxide layer)간의 선택비가 충분하게 확보되지 못하는 이유로, 스페이서(spacer) 형성 공정에 선행되는 산화방지막 패턴 형성 공정에서 반도체기판이 침식될 수 있다. 이는 반도체장치의 접합누설전류 발생의 한 원인이 되는 것은 물론, 오. 아이. 에스. 에프(OISF, Oxidation Induced Stacking Fault)의 문제(참고문헌, S. Wolf, Silicon Processing for VLSI era, Vol.2)를 유발시켜 소자의 특성을 저해하는 문제가 있다.

본 발명이 이루고자 하는 기술적 과제는 열산화공정(thermal oxidation)에 의해 필드산화막을 형성시, 활성영역과 비활성영역의 경계면에서 발생하는 스트레스(stress)를 화학기상증착(CVD)에 의한 산화막을 버퍼막(buffer layer)으로 이용하여 감소시킴으로써, 트랜지스터의 접합 누설 전류(junction leakage current) 및 게이트 산화막의 절연파괴 특성을 향상시킬 수 있는 반도체장치의 소자분리 방법을 제공하는데 있다.

도 1a 내지 도 1g는 종래의 반도체장치의 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.

도 2a 내지 도 2h는 본 발명의 제1 실시예에 의한 반도체장치의 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.

도 3a 내지 도 3g는 본 발명의 제2 실시예에 의한 반도체장치의 소자분리 방법을 설명하기 위하여 도시한한 단면도들이다.

도 4a 및 도 4b는 본 발명에 의한 소자분리 방법으로 제조된 반도체장치의 전기적 특성을 설명하기 위한 그래프들이다.

상기 기술적 과제를 달성하기 위하여 본 발명의 제1 실시예에 따른 반도체장치의 소자분리 방법은 다음과 같다.

먼저, 반도체기판 전면에 제1 패드산화막(1'st pad oxide layer)과 산화방지막(anti oxidation layer)을 순차로 형성한다. 이어서 비활성영역의 반도체기판 상의 제1 패드산화막을 노출시키는 산화방지막 패턴을 형성한다. 계속하여 노출된 제1 패드산화막을 식각하여 제1 패드산화막 패턴을 형성한다. 상기 제1 패드산화막 패턴 및 산화방지막 패턴을 포함한 반도체기판 전면에 화학기상증착(CVD: Chemical Vapor Deposition)에 의하여 제2 패드산화막을 형성한다. 이렇게 형성된 제2 패드산화막과 산화방지막 패턴 측벽에 스페이서(spacer)를 형성하고, 상기 스페이서(spacer)가 형성된 반도체기판에 산화공정을 진행하여 비활성영역에 필드산화막을 형성한다. 마지막으로 필드산화막이 형성된 반도체기판에서 필드산화막을 제외한 모든 물질층을 제거하는 임의의 후속공정을 진행한다.

한편, 산화방지막 패턴을 형성한 후, 노출된 제1 패드산화막을 식각하는 공정은, 하부의 반도체기판이 노출되는 경우뿐만 아니라 제1 패드산화막을 반도체기판 상에 일부 남겨놓은 상태로 후속공정을 진행하거나, 상기 제1 패드산화막을 완전히 제거하는 것은 물론 그 하부 반도체기판을 소정두께를 식각한 후에 제2 패드산화막(2'nd pad oxide layer)을 형성할 수 있다. 또한, 상기 제2 패드산화막을 형성하기 전에 식각된 제1 패드산화막 및 반도체 기판에 언더컷(undercut)을 형성하는 공정을 더 진행할 수 있다. 이때, 제1 패드산화막 완전히 제거하거나, 계속해서 반도체 기판의 소정 깊이까지 리세스(recess)된 반도체기판을 형성할 경우에는, 제2 패드산화막의 두께가 30 내지 300Å으로 형성하는 것이 바람직하다. 한편, 상기 제1 패드산화막의 일부가 반도체기판 상에 남도록 한 후 제2 패드산화막을 형성하는 경우에는, 잔존하는 제1 패드산화막과 제2 패드산화막의 두께가 30 내지 300Å이 되도록 형성하는 것이 바람직하다.

또한, 본 발명에 의한 반도체장치의 소자분리 방법을 보다 구체화하는 방법은 다음과 같다. 상기 산화방지막은 실리콘질화물을 이용하여 형성하고, 상기 제1 패드산화막에 언더컷을 형성하는 것은 등방성식각을 이용하는 것이 적합하다. 그리고, 상기 스페이서를 형성하는 방법은 상기 반도체기판 전면에 열산화(thermal oxidation)에 대한 내성이 강한 물질을 증착한 후, 이를 에치백(etchback)하여 상기 스페이서(spacer)를 형성한다. 이때, 스페이서(spacer)는 실리콘이 포함된 물질로 형성하는 것이 바람직하며, 보다 바람직하게는 실리콘질화물 또는 폴리실리콘(poly silicon) 및 비정질실리콘(amorphous silicon)으로 형성한다. 한편, 필드산화막은 열산화(thermal oxidation)공정을 진행하여 형성할 수 있다.

상기 기술적 과제를 달성하기 위하여 본 발명의 제2 실시예에 따른 반도체장치의 소자분리 방법은 다음과 같다.

먼저, 반도체 기판에 제1 패드산화막(1'st pad oxide layer)과 산화방지막(anti oxidation layer)을 순차로 형성한다. 이어서, 상기 산화방지막을 패터닝하여 비활성영역의 제1 패드산화막을 노출하는 산화방지막 패턴을 형성한다. 계속해서, 노출된 제1 패드산화막을 식각하여 제1 패드산화막 패턴을 형성한다. 상기 제1 패드산화막 패턴이 형성된 결과물에 화학기상증착(CVD)에 의한 제2 패드산화막(2'nd pad oxide layer)을 형성한다. 이어서, 상기 제2 패드산화막이 형성된 결과물에 실리콘막을 일정두께로 적층하고, 산화공정을 진행하여 비활성영역에 필드산화막을 형성한다.

한편, 산화방지막 패턴을 형성한 후, 노출된 제1 패드산화막을 식각하는 공정은, 하부의 반도체기판이 노출되는 경우뿐만 아니라 제1 패드산화막을 반도체기판 상에 일부 남겨놓은 상태로 후속공정을 진행하거나, 상기 제1 패드산화막을 완전히 제거하는 것은 물론 그 하부 반도체기판을 소정두께를 식각한 후에 제2 패드산화막을 형성할 수 있다. 또한 제2 산화막 패턴을 형성하기 전에 식각된 제1 패드산화막 또는 반도체 기판에 언더컷을 형성하는 공정을 더 진행할 수 있다. 이때, 제1 패드산화막을 완전히 제거하거나, 반도체 기판의 소정 깊이까지 리세스(recess)된 반도체기판을 형성할 경우에는, 제2 패드산화막의 두께가 30 내지 300Å으로 형성하는 것이 바람직하다. 한편, 상기 제1 패드산화막의 일부가 반도체기판 상에 남도록 한 후 제2 패드산화막을 형성하는 경우에는, 잔존하는 제1 패드산화막과 제2 패드산화막의 두께의 합이 30 내지 300Å이 되도록 형성하는 것이 바람직하다.

또한, 본 발명에 의한 반도체장치의 소자분리 방법을 보다 구체화하는 방법은 다음과 같다. 상기 산화방지막은 실리콘질화물을 이용하여 형성하고, 상기 제1 패드산화막에 언더컷을 형성하는 것은 등방성식각을 이용하는 것이 적합하다. 상기 실리콘막은 폴리실리콘 또는 비정질실리콘을 사용하여 형성한 300∼1500Å의 두께인 것이 바람직하고, 필드산화막을 형성하기 위해 진행하는 산화공정은 열산화를 이용하는 것이 적합하다.

이하에서 본 발명에 의한 반도체장치의 소자분리 방법에 대하여 첨부도면을 참조하여 보다 상세하게 설명하기로 한다.

본 발명의 바람직한 실시예들에서는 제2 패드산화막을 형성하기 전에 반도체 기판 및 제1 패드산화막에 언더컷을 형성하는 공정을 진행하는 것을 기준으로 설명한다. 그러나, 이것은 언더컷(undercut)을 형성하지 않고 제2 패드산화막을 형성해도 본 발명이 추구하는 목적을 달성할 수 있다. 따라서, 아래의 바람직한 실시예에서 기재하는 내용은 예시적인 것이며 발명을 한정하는 의미가 아니다.

제1 실시예

도 2a 내지 도 2h는 본 발명의 실시예에 의한 반도체장치의 소자분리 방법을 설명하기 위한 단면도들이다.

도 2a에 따르면, 반도체기판(110) 상에 제1 패드산화막(1'st pad oxide layer, 115)과 산화방지막(anti oxidation layer, 120)을 순차로 형성한다. 이때 상기 산화방지막(120)은 실리콘질화물(silicon nitride)인 질화막(SiN)을 사용하여 형성한다.

도 2b에 따르면, 비활성영역이 형성되는 반도체기판(110) 상의 제1 패드산화막(1'st pad oxide layer, 115)을 노출하는 산화방지막 패턴(120')을 형성한다. 산화방지막 패턴(120')은 산화방지막을 이루는 물질, 예컨대, 실리콘질화물(silicon nitride)과 하부의 제1 패드산화막인 실리콘산화물(SiO₂)과의 식각선택비의 차이를 이용하는 식각을 진행하여 형성한다.

도 2ca에 따르면, 상기 산화방지막 패턴(120')에 의해 드러난 제1 패드산화막(1'st pad oxide layer, 115)을 비활성영역의 반도체기판(110)이 노출되도록 완전히 식각하여 제1 패드산화막 패턴(115a)을 형성한 후, 계속하여 등방성 식각공정을 진행하여 수평방향으로 소정량의 제1 패드산화막 패턴(115')을 더 식각함으로써 언더컷(undercut, 125a)을 형성한다.

도 2d에 따르면, 상기 언더컷이 있는 제1 패드산화막 패턴(115a)이 형성된 결과물의 전면에 화학기상증착(CVD)공정에 의한 제2 패드산화막(130)을 일정 두께로 형성한다. 이때 제2 패드산화막(130)의 일정 두께는 30Å 내지 300Å이 되도록 형성하는 것이 바람직하다. 이러한 제2 패드산화막(130)은 후속공정에서 열산화에 의한 필드산화막이 형성될 때, 반도체 기판에 전해지는 스트레스(stress)를 감소시키는 일종의 버퍼막(buffer layer)으로써, 반도체 소자의 전기적인 특성을 변화시키는 변수(variation) 역할을 한다. 종래기술에서는 상기 버퍼막(buffer layer)을 열산화에 의한 산화막으로 형성되었지만, 본 발명에서는 화학기상증착(CVD)에 의한 산화막으로 형성된다. 그것은 필드산화막이 형성되는 과정에서 발생하는 스트레스 완화에 화학기상증착에 의한 산화막이 열산화에 의한 산화막과 비교하여 더욱 효과적인 역할을 하기 때문이다. 이는 반도체 소자를 형성한 후에 측정한 전기적인 특성 평가에서 구체적으로 확인된다.

도 2e에 따르면, 상기 제2 패드산화막(130) 상에 열산화(thermal oxidation)에 대한 내성이 강한 물질을 이용한 스페이서 형성층(133)을 형성한다. 상기 스페이서 형성층(133)은 실리콘을 포함하는 물질을 이용하여 형성함이 바람직하며, 그 예로서 실리콘질화물(silicon nitride) 또는 폴리실리콘(poly silicon) 및 비정질실리콘(amorphous silicon)을 사용하여 형성하는 것이 적당하다.

도 2f에 따르면, 스페이서 형성층(133)에 대한 이방성 식각을 진행하여 산화방지막 패턴(120') 제1 패드산화막 패턴(115a)의 양측벽에 스페이서(spacer, 135)를 형성한다. 이러한 스페이서(135)는 열산화에 대한 내성이 강한 물질을 사용하여 형성하였기 때문에, 후속공정에서 열산화 공정에 의해 필드산화막 형성할 때에 버즈빅(bird's beak) 현상을 억제하는 역할을 수행한다.

도 2g에 따르면, 산화방지막 패턴(120')과 스페이서(spacer, 135)가 형성된 결과물에 열산화(thermal oxidation)공정을 진행하여 필드산화막(140)을 형성한다. 이때, 산화방지막 패턴(120') 위에는 필드산화막(140)이 자라나지 못하며, 스페이서(135)는 버즈빅(bird's beak)을 억제하는 수단으로 작용한다.

도 2h에 따르면, 도 2g의 결과물에 산화방지막 패턴(120')과 제1 패드산화막 패턴(115a)을 제거하여 반도체기판(110)의 활성영역을 노출한다. 이때, 필드산화막(140)의 일부가 함께 제거된다. 따라서, 필드산화막(140)이 위치하는 비활성영역과, 필드산화막이 존재하지 않는 활성영역이 정의됨으로써, 본 발명에 의한 반도체장치의 소자분리 공정을 완료한다.

제1 실시예의 제1 변형예

도 2cb는 본 발명의 제1 실시예의 제1 변형예를 설명하기 위해 도시한 단면도이다.

도 2cb를 참조하면, 제1 실시예의 도 2ca공정에서는 반도체 기판(110)의 비활성영역이 드러날 때까지 제1 패드산화막을 전부 식각하여 제1 패드산화막 패턴(115a)을 형성하였다. 하지만, 이를 변형하여 제1 패드산화막(115)을 수직방향으로 일부분만 식각하고 등방성식각을 진행하여 언더컷(undercut, 125b)을 형성할 수 있다. 따라서 제1 패드산화막 패턴(115b)에 의해 반도체 기판(110)의 비활성영역은 노출되지 않는다. 이어서, 상기 제1 실시예의 도 2d 공정인 제2 패드산화막(130)을 형성하는데, 이때 비활성영역의 반도체 기판(110) 위에 잔존하는 제1 패드산화막 패턴(115b)과 제2 패드산화막(130)막과의 두께의 합이 30Å에서 300Å의 범위가 되도록 공정을 진행하는 것이 적합하다. 나머지 공정은 제1 실시예와 동일하기 때문에 중복을 피하여 설명을 생략한다.

제1 실시예의 제2 변형예

도 2cc는 본 발명의 제1 실시예의 제2 변형예를 설명하기 위해 도시한 단면도이다.

도 2cc를 참조하면, 제1 실시예의 도 2ca공정 대신에 제1 패드산화막(도 2b의 115)을 반도체 기판(110)이 노출되도록 완전히 식각한 후, 계속하여 노출된 반도체기판을 소정 깊이까지 식각하여 리세스(recess)된 반도체기판(110)을 형성하고, 이어서 등방성 식각공정을 진행하여 리세스(recess)된 반도체 기판(110)에 언더컷(undercut, 125c)이 발생된 제1 패드산화막 패턴(115c)을 형성한다.

한편, 상기 언더컷(undercut, 125c)은, 제1 패드산화막(115)을 식각하여 반도체 기판(110)이 노출된 시점에서 먼저 등방성식각을 먼저 진행하여 언더컷(undercut)을 형성하고, 이어서 반도체 기판(110)을 소정 깊이까지 식각하여 형성할 수도 있다. 이어서, 도 2d의 공정인 제2 패드산화막을 형성하는 공정을 진행한다. 나머지 공정은 제1 실시예와 동일하기 때문에 중복을 피하여 설명을 생략한다.

제2 실시예

도 3a 내지 도 3g는 본 발명의 제2 실시예에 의한 반도체장치의 소자분리 방법을 설명하기 위한 단면도들이다.

여기서, 도 3c의 공정은 도 3ca를 기준으로 진행한다. 나머지 도3a 내지 도 3d의 공정은 본 발명의 제1 실시예와 동일한 내용이기 때문에 중복을 피하여 설명을 생략한다. 여기서, 도면의 각 참조부호는 전술한 제1 실시예의 참조부호와 대칭이 되도록 구성함으로써 이해를 명확하게 하였다.

도 3e를 참조하면, 상기 도 3d의 제2 패드산화막(2'nd pad oxide layer, 230)이 형성된 반도체 기판 전면에 실리콘막(235)을 300∼1500Å의 두께 범위로 폴리실리콘(poly silicon) 또는 비정질실리콘(amorphous silicon)을 사용하여 적층한다. 여기서 제1 실시예에서는 언더컷이 있는 제1 패드산화막 패턴과 산화방지막 패턴의 양측벽에 스페이서(spacer)를 형성하여 버즈빅(bird's beak)을 억제하였으나, 본 제2 실시예에서는 제2 패드산화막(230)에 위에 실리콘막(235)을 전면에 형성하여 버즈빅을 방지하는 것이 제1 실시예와의 차이점이다.

도 3f를 참조하면, 상기 실리콘막(235)이 반도체 기판 전면에 형성된 결과물에 열산화에 의한 필드산화막(240)을 형성한다. 이때, 반도체 기판 전면에 형성되어 있는 실리콘막(235), 예컨대 폴리실리콘 및 비정질실리콘은 열산화에 대해 내성이 강한 물질이기 때문에 필드산화막(240)이 형성되는 동안에 버즈빅(bird's beak)을 억제하는 것이 가능하다. 또한, 산화방지막 패턴(220') 위에서도 실리콘막(240)이 열산화(thermal oxidation)에 의하여 필드산화막(240)과 같이 산화막(SiO₂)으로 변화된다.

도 3g를 참조하면, 상기 필드산화막(240)이 형성된 결과물에서 산화방지막 패턴(220') 위에서 성장된 산화막을 에치백(etchback)하여 제거한다. 이때, 산화방지막 패턴(220')이 화학기계적 연마(CMP)시에는 연마저지층이 되고, 건식이나 습식식각을 통하여 제거할 경우에는 식각저지층(etching stopper)이 된다. 이때, 필드산화막(240)의 두께는 일반적으로 산화방지막 패턴(220') 위에 있는 산화막보다 3배 이상 더 두껍기 때문에 등방성 식각으로 필드산화막(240)의 두께가 감소하더라도 필드산화막의 두께에는 커다란 손상을 주기 않는다. 이어서, 상기 산화방지막 패턴(220')과 제1 패드산화막(115a)을 순차적으로 제거하여 필드산화막(240')이 있는 비활성영역과 산화방지막 패턴(220')이 있었던 활성영역을 정의함으로써 본 발명에 따른 반도체장치의 소자분리공정을 완료한다.

제2 실시예의 제1 변형예

도 3cb는 본 발명의 제2 실시예의 제1 변형예를 설명하기 위해 도시한 단면도이다

도 3cb를 참조하면, 제2 실시예의 도 3ca공정에서는 반도체 기판(210)의 비활성영역이 드러날 때까지 산화방지막 패턴(220')에 의해 노출된 제1 패드산화막(215)을 전부 식각하여 제1 패드산화막 패턴(215a)을 형성하였다. 하지만, 이를 변형하여 제1 패드산화막(215)을 수직방향으로 일부분만 식각하고 등방성식각을 진행하여 언더컷(undercut, 225b)을 형성한 후, 제2 패드산화막을 3d와 같이 형성할 수 있다. 이때 비활성영역 위해 잔존하는 제1 패드산화막 패턴(215b)과 제2 패드산화막(230)막과의 두께의 합이 30Å에서 300Å의 범위가 되도록 공정을 진행하는 것이 적합하다. 나머지 공정은 제2 실시예와 동일하기 때문에 중복을 피하여 설명을 생략한다.

제2 실시예의 제2 변형예

도 3cc는 본 발명의 제2 실시예의 제2 변형예를 설명하기 위해 도시한 단면도이다

도 3cc를 참조하면, 제2 실시예의 도 3ca공정 대신에 제1 패드산화막(도 3b의 215)을 반도체 기판(210)이 노출되도록 완전히 식각한 후, 계속하여 노출된 반도체기판을 소정 깊이까지 식각하여 리세스(recess)된 반도체기판(210)을 형성한다. 이어서 등방성 식각공정을 진행하여 리세스(recess)된 반도체 기판(210)에 언더컷(undercut, 225c)이 발생된 제1 패드산화막(1'st pad oxide layer) 패턴(215c)을 형성한다.

한편, 상기와 달리 언더컷(undercut, 225c)은 제1 패드산화막(215)을 식각하여 반도체 기판(210)이 노출된 시점에서 먼저 등방성식각을 먼저 진행하여 언더컷(undercut)을 형성하고, 이어서 반도체 기판(210)을 소정 깊이까지 식각하여 형성하는 것이 가능하다. 이어서, 도 3d의 공정인 제2 패드산화막을 형성하는 공정을 진행한다. 나머지 공정은 제1 실시예와 동일하기 때문에 중복을 피하여 설명을 생략한다.

전술한 바와 같이 본 발명에 따른 실시예를 첨부도면을 참조하여 설명하였지만 이는 본 발명의 사상을 한정하기 위한 목적에 의한 것은 아니다. 한편, 본 발명과 동일한 범주에 속하는 발명에 대하여 본 발명이 속하는 산업기술분야에서 평균적 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 자명하다.

상술한 본 발명에 의한 반도체장치의 소자분리 방법에 따르면, 화학기상증착에 의한 제2 패드산화막(2'nd pad oxide layer)을 반도체 기판의 전면에 열산화막 대신에 형성하여 필드산화막을 형성하는 열산화공정에서 반도체기판에 미치는 스트레스를 효과적으로 감소시키고, 이로 인한 접합누설전류를 감소시킬 수 있어 반도체장치의 전기적 특성을 향상시킬 수 있다.

이하에서 본 발명에 의한 반도체장치의 소자분리 방법에 의하여 제조된 반도체장치의 전기적 특성이 개선된 효과를 첨부도면을 참조하여 구체적으로 설명하기로 한다.

도 4a 및 도 4b는 본 발명에 의하여 제조된 반도체장치의 전기적 특성을 설명하기 위한 그래프들이다.

도 4a는 제2 패드산화막의 두께가 50Å인 32K 디램 셀(KDAM cell)에 대하여 실험온도 83℃, 바이어스 전압(bias voltage)이 -4Ｖ인 경우의 접합누설전류(junction leakage current)를 측정한 것이다, 종래의 방법과 같이 제2 패드산화막을 열산화(thermal oxidation)공정으로 형성한 경우(참조부호 a1)보다 본 발명에 의한 화학기상증착(CVD)공정에 의하여 제2 패드산화막을 형성하는 경우(참조부호 a2)에 그 접합누설전류가 작음을 알 수 있다.

한편, 도 4b는 제2 패드산화막의 두께는 상기 도 3a와 마찬가지로 50Å인 경우로서 128K 디램 셀(DRAM cell)에서 게이트 산화막(gate oxide)이 브레이크다운(breakdown)되는 시간을 측정한 것이다. 종래의 방법과 같이 제2 패드산화막을 열산화(thermal oxidation)공정으로 형성한 경우(참조부호 b1)보다 본 발명에 의한 화학기상증착(CVD)공정에 의하여 제2 패드산화막을 형성하는 경우(참조부호 b2)에 게이트 산화막(gate oxide)이 브레이크다운(breakdown)되는 시간이 더 길어져 전기적 특성이 개선됨을 알 수 있다.

이와 같이 본 발명에 의한 반도체장치의 소자분리를 실현하면 반도체장치의 전기적 특성이 향상됨을 명백히 알 수 있다. 또한 제2 패드산화막을 화학기상증착(CVD) 공정에 의하여 형성하는 경우에 제1 패드산화막과의 단차가 없어지므로 게이트 산화막의 신뢰성을 향상시킬 수 있어서 반도체장치의 전기적 특성이 향상됨을 알 수 있다.

Claims

(a)반도체기판에 제1 패드산화막(1'st pad oxide layer)과 산화방지막(anti oxidation layer)을 순차로 형성하는 단계;

(b)상기 산화방지막(anti oxidation layer)을 패터닝하여 비활성영역의 제1 패드산화막(1'st pad oxide layer)을 노출하는 산화방지막(anti oxidation layer) 패턴을 형성하는 단계;

(c)상기 노출된 제1 패드산화막(1'st pad oxide layer)을 식각하여 제1 패드산화막(1'st pad oxide layer) 패턴을 형성하는 단계;

(d)상기 결과물의 전면에 화학기상증착(CVD, Chemical Vapor Deposition)에 의한 제2 패드산화막(2'nd pad oxide layer)을 형성하는 단계;

(e)상기 산화방지막 패턴 및 제1 패드산화막 패턴의 양측벽에 스페이서(spacer)를 형성하는 단계; 및

(f)상기 스페이서가 형성된 반도체 기판에 산화공정을 진행하여 비활성영역에 필드산화막(field oxide layer)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제1항에 있어서, 상기 (a)단계의 산화방지막(anti oxidation layer)은 실리콘질화물(silicon nitride)로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제1항에 있어서, 상기 (c)단계의 제1 패드산화막을 식각하는 방법은 수직방향으로 일정두께 식각하거나, 비활성영역의 반도체 기판이 노출되도록 식각하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제1항에 있어서, 상기 (c)단계의 제1 패드산화막(1'st pad oxide layer) 패턴을 형성하는 단계 후, 제1 패드산화막 패턴에 언더컷(undercut)을 형성하는 단계를 더 진행하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제4항에 있어서, 상기 언더컷(undercut)을 형성하는 방법은 등방성식각을 이용하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제1항에 있어서, 상기 (d)단계의 제2 패드산화막(2'nd pad oxide layer)은 30Å 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제1항 또는 제3항에 있어서, 상기 제1 패드산화막을 수직방향으로 일정두께 식각할 경우에 제1 패드산화막과 제2 패드산화막의 두께가 30Å 내지 300Å의 범위로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제1항에 있어서, 상기 (e)단계의 스페이서는 상기 반도체기판 전면에 열산화(thermal oxidation)에 대한 내성이 강한 물질을 증착한 후, 이를 에치백하여 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제8항에 있어서, 상기 열산화(thermal oxidation)에 대한 내성이 강한 물질로 실리콘이 포함된 물질을 사용하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제9항에 있어서, 상기 실리콘이 포함된 물질로 실리콘질화물을 사용하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제9항에 있어서, 상기 실리콘이 포함된 물질로 폴리실리콘(polysilicon)이나 비정질실리콘(Amorphous silicon)을 사용하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제1항에 있어서, 상기 (f)단계의 필드산화막(field oxide layer)을 형성하기 위한 산화공정은 열산화(thermal oxidation)를 이용하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
(a)반도체기판에 제1 패드산화막(1'st pad oxide layer)과 산화방지막(anti oxidation layer)을 순차로 형성하는 단계;

(b)상기 산화방지막(anti oxidation layer)을 패터닝하여 상기 비활성영역의 제1 패드산화막(1'st pad oxide layer)을 노출하는 산화방지막(anti oxidation layer) 패턴을 형성하는 단계;

(c)상기 노출된 제1 패드산화막(1'st pad oxide layer)을 상기 비활성영역의 반도체기판이 노출될 때까지 식각하여 제1 패드산화막 패턴을 형성하는 단계;

(d)상기 노출된 반도체 기판의 일부를 식각하는 단계;

(e)상기 결과물 상에 화학기상증착(CVD, Chemical Vapor Deposition)에 의한 제2 패드산화막(2'nd pad oxide layer)을 형성하는 단계;

(f)상기 산화방지막(anti oxidation layer) 패턴 및 상기 제1 패드산화막(1'st pad oxide layer) 패턴의 양측벽에 스페이서(spacer)를 형성하는 단계; 및

(g)상기 스페이서가 형성된 반도체 기판에 산화공정을 진행하여 비활성영역에 필드산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제13항에 있어서, 상기 (a)단계의 산화방지막(anti oxidation layer)은 실리콘질화물(silicon nitride)로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제13항에 있어서, 상기 (c)단계의 제1 패드산화막 패턴을 형성하는 단계 후에 제1 패드산화막 패턴에 언더컷을 형성하는 단계를 더 진행하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제13항에 있어서, 상기 (d)단계의 노출된 반도체 기판의 일부를 식각하는 단계 후에 제1 패드산화막과 식각된 반도체 기판 일부에 언더컷을 형성하는 단계를 더 진행하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제15항 또는 제16항에 있어서, 상기 언더컷(undercut)은 등방성식각 공정을 이용하여 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제13항에 있어서, 상기 (e)단계의 제2 패드산화막(2'nd pad oxide layer)은 30Å 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제13항에 있어서, 상기 (f)단계의 스페이서는 상기 반도체기판 전면에 열산화(thermal oxidation)에 대한 내성이 강한 물질을 증착한 후, 이를 에치백하여 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제19항에 있어서, 상기 열산화(thermal oxidation)에 대한 내성이 강한 물질로 실리콘이 포함된 물질을 사용하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제20항에 있어서, 상기 실리콘이 포함된 물질로 실리콘질화물을 사용하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제20항에 있어서, 상기 실리콘이 포함된 물질로 폴리실리콘(polysilicon) 또는 비정질실리콘을 사용하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제1항에 있어서, 상기 (g)단계의 필드산화막(field oxide layer)을 형성하기 위한 산화공정은 열산화(thermal oxidation)를 이용하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
(a)반도체 기판에 제1 패드산화막(1'st pad oxide layer)과 산화방지막(anti oxidation layer)을 순차로 형성하는 단계;

(b)상기 산화방지막(anti oxidation layer)을 패터닝하여 상기 비활성영역의 제1 패드산화막(1'st pad oxide layer)을 노출하는 산화방지막(anti oxidation layer) 패턴을 형성하는 단계;

(c)상기 노출된 제1 패드산화막(1'st pad oxide layer)을 식각하여 제1 패드산화막 패턴을 형성하는 단계;

(d)상기 결과물 상에 화학기상증착(CVD, Chemical Vapor Deposition)에 의한 제2 패드산화막(2'nd pad oxide layer)을 형성하는 단계;

(e)상기 제2 패드산화막(2'nd oxide layer)가 형성된 결과물에 실리콘막(silicon layer)을 일정두께로 적층하는 단계;

(f)상기 실리콘막이 형성된 반도체 기판에 산화공정을 진행하여 비활성영역에 필드산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제24항에 있어서, 상기 (a)단계의 산화방지막(anti oxidation layer)은 실리콘질화물(silicon nitride)로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제24항에 있어서, 상기 (c)단계의 제1 패드산화막을 식각하는 방법은 수직방향으로 일정두께 식각하거나, 비활성영역의 반도체 기판이 노출되도록 식각하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제24항에 있어서, 상기 (c)단계의 제1 패드산화막 패턴을 형성하는 단계 후에 제1 패드산화막에 언더컷(undercut)을 형성하는 단계를 더 진행하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제27항에 있어서, 상기 언더컷(undercut)을 형성하는 방법은 등방성식각을 이용하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제24항에 있어서, 상기 (d)단계의 제2 패드산화막(2'nd pad oxide layer)은 30Å 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제24항 또는 제26항에 있어서, 상기 제1 패드산화막을 수직방향으로 일정두께 식각할 경우에 제1 패드산화막과 제2 패드산화막의 두께의 합이 30Å 내지 300Å의 범위가 되도록 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제24항에 있어서, 상기 (e)단계의 일정두께의 실리콘막은 300Å 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제24항에 있어서, 상기 (e)단계의 실리콘막은 폴리실리콘 또는 비정질실리콘을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
제24항에 있어서, 상기 (f)단계의 산화공정은 열산화(thermal oxidation)를 이용하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
(a)반도체 기판에 제1 패드산화막(1'st pad oxide layer)과 산화방지막(anti oxidation layer)을 순차로 형성하는 단계;

(b)상기 산화방지막(anti oxidation layer)을 패터닝하여 상기 비활성영역의 제1 패드산화막(1'st pad oxide layer)을 노출하는 산화방지막(anti oxidation layer) 패턴을 형성하는 단계;

(c)상기 노출된 제1 패드산화막(1'st pad oxide layer)을 식각하여 상기 비활성영역의 반도체기판이 노출시키는 제1 패드산화막 패턴을 형성하는 단계;

(d)상기 노출된 반도체 기판의 일부를 식각하는 단계;

(e)상기 결과물 상에 화학기상증착(CVD, Chemical Vapor Deposition)에 의한 제2 패드산화막(2'nd pad oxide layer)을 형성하는 단계;

(f)상기 제2 패드산화막(2'nd oxide layer)가 형성된 결과물에 실리콘막을 일정두께로 적층하는 단계;

(g)상기 실리콘막이 형성된 반도체 기판에 산화공정을 진행하여 비활성영역에 필드산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제34항에 있어서, 상기 (a)단계의 산화방지막(anti oxidation layer)은 실리콘질화물(silicon nitride)로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제34항에 있어서, 상기 (c)단계의 제1 패드산화막 패턴을 형성하는 단계 후에 제1 패드산화막 패턴에 언더컷을 형성하는 단계를 더 진행하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제34항에 있어서, 상기 (d)단계의 노출된 반도체 기판의 일부를 식각하는 단계 후에 식각된 반도체 기판과 제1 패드산화막에 언더컷을 형성하는 단계를 더 진행하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제36항 또는 제37항에 있어서, 상기 언더컷(undercut)을 형성하는 방법은 등방성식각을 이용하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제34항에 있어서, 상기 (e)단계의 제2 패드산화막(2'nd pad oxide layer)은 30Å 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제34항에 있어서, 상기 (f)단계의 일정두께의 실리콘막은 300Å 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제34항에 있어서, 상기 (f)단계의 실리콘막은 폴리실리콘 또는 비정질실리콘을 이용하여 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
제34항에 있어서, 상기 (g)단계의 산화공정은 열산화(thermal oxidation)를 이용하는 것을 특징으로 하는 반도체장치의 소자분리 방법.