JP4740590B2 - 層転写方法 - Google Patents

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Description

本発明は、特に、オプティクス、オプトエレクトロニクスまたはエレクトロニクスのための複合基板の製造中に、ソース基板からサポート基板へ材料の層を転写する改良された方法に関する。
材料、特に、オプション処理済みの半導体材料の層を第1の層、すなわち、ソース層から第2の層、すなわち、サポート層へ転写するための新しい技術が開発されている。
用語「処理済みの層」は、電子部品を形成する技術的な方法の一部または全部のステップが行われた材料の層を示す。
上記の転写技術は、ソース基板として、核種を注入することにより弱められた基板、埋められた多孔性ゾーンを有する基板、または、結合エネルギーが制御された結合界面によって互いに結合された二つの層を備えた基板を使用する。
次に、添付図面1〜3を参照して上記の技術を簡単に説明する。
上記の技術のうちの一つによって弱められたソース基板1は、スタックを形成するようにサポート基板2と接触させられ、次に、転写対象の層11が、たとえば、機械的に発生する応力によって、上記基板の弱いゾーン13に沿ってソース基板の残りの部分12から取り外される。
上記機械的に発生する応力は、一般に引張、曲げ、および剪断応力またはこれらの応力の組み合わせである。
これらの応力は、弱いゾーン13で、たとえば、プリング・リグ(pulling rig)、すなわち、上記スタックの側面に導入された裁断機のような刃によって、または、上記弱いゾーンで側面に沿って当てられた流体(液体または気体)の噴射によって印加される。
上記の機械的応力の印加は、弱いゾーン13における亀裂の伝播を促進する。
二つの基板が、分子結合によって、すなわち、接着剤または接着フィルムを用いないで互いに接触させられるとき、上記層11のソース基板1上の機械的保持力が、上記層11のサポート基板2上の機械的保持力をかなり下回るならば、転写対象の層11の転写が可能である。
しかし、この条件は、接着剤が使用されると、堆積される接着剤の正確な体積を制御することが困難であるため、満たされなくなる。図2に示されるように、接着剤3は、基板1および2のそれぞれの側面10,20(または両側)から場所30で突出するので、ソース基板1の側面10へ通じている弱いゾーン13の周囲が覆われる。
したがって、機械的応力を印加することにより転写対象の層11を適切に取り外すことは困難である。
加えられるべき機械力は非常に大きくなり、その結果として、基板に、特に、弱いゾーン13の面内には延びないが、上記基板2の厚さ方向にランダムな予測できない形で延びる破損線21に沿って、サポート基板2に裂け目が生じる(図3を参照)。
本発明の目的は、上記の欠点を解決し、特に、機械的層転写方法を改良し、ソース基板とサポート基板との間で結合界面に堆積した余分な材料が弱いゾーンのアタックエッジを覆うことを防止することである。
上記目的は、エレクトロニクス、オプティクス、または、オプトエレクトロニクスの分野におけるアプリケーション用の複合基板を製造するためソース基板からサポート基板へ材料の層を転写する方法であって、上記ソース基板が転写対象の材料の層と上記ソース基板の残りの部分との間に挿入された弱いゾーンを有し、
ソース基板の「前面」と呼ばれる面の一つ、もしくは、サポート基板の前面、または、上記面の両方に補助的な材料を堆積するステップと、
それぞれの前面が互いに対向する上記ソース基板と上記サポート基板を互いに接触させるステップと、
機械的に発生する応力を加えることにより、転写対象の上記層を弱いゾーンに沿ってソース基板の残りの部分から取り外すステップと、
を少なくとも含む方法によって達成される。
本発明によれば、材料を堆積するステップの前に、余分な補助的な材料を収容する少なくとも一つの凹部が、二つの基板のうちの少なくとも一方に形成され、上記凹部は当該凹部が形成された基板の前面に通じる。
以下の本発明の非限定的である有利な特徴が単独で、または、組み合わせて利用される。
・上記凹部は、当該凹部が形成された基板の後面と連通する。
・凹部は、当該凹部が形成された基板の前面へ通じる環状溝の形をなす。
・凹部は、ウェットエッチング、ドライエッチング、または、ソー(saw)もしくはレーザービームを使用する機械加工によって生成可能である。
・弱いゾーンは、核種注入によって形成され、または、多孔性層もしくは剥離可能な結合界面によって形成される。
・ソース基板に設けられた凹部は、核種を注入するステップの前に生成される。
・転写対象の層は、半導体材料により構成される。
・補助的な材料は、接着剤または接着材料である。
本発明のその他の特徴および効果は、以下の本発明の好ましい実施の記述から明白になる。この記述は、添付図面を参照してなされる。
これらの図は、より詳細に記載されるべき特色が明確化のため意図的に拡大されているので、その中に形成された様々な層、層の厚さ、または、凹部が正しい縮尺で表されていない点で概略図である。
以下の記述において、記載される様々な基板は円板または円筒の形であると考えられるが、その理由は円板または円筒が最も頻繁に現れる形状であるためである。しかし、形体はこの形状に限定されるものではなく、上記基板はその他の形状でも構わない。
本発明は、エレクトロニクス、オプティクス、および、オプトエレクトロニクスの分野における用途の複合基板の製造中に、ソース基板4に由来する材料の層41をサポート基板5に転写する方法のカテゴリーに含まれる(図4を参照)。用語「複合」は上記基板が複数の層を有することを意味する。
残りの記述および特許請求の範囲において、用語「ソース基板」および「サポート基板」は、所与の材料からなる単一の基板、および、種類が異なる材料の層のスタックの両方を包含するように解釈されるべきである。
ソース基板4は、円筒側面40、「前面」と呼ばれる面44、および、「後面」と呼ばれる反対側の面45を有する。
さらに、上記ソース基板4は、「弱い層」と呼ばれる内部ゾーン43を有する。
用語「弱いゾーン」は、一般にソース基板4の弱いゾーンであって、それに沿って両側に位置する二つの層が、後で互いにより簡単に分離するゾーンを示す。
弱いゾーン43は、たとえば、ソース基板4に核種を注入することにより得られるゾーンでもよい。この場合に、上記ゾーン43は、次に転写される材料の層41と、上記ソース基板の残りの部分42との間に挿入され、上記層41および残りの部分42が同じ材料で形成される。転写対象の層41は、上記前面44と弱いゾーン43との間に広がる。
弱いゾーン43が核種を注入することにより得られるとき、注入はソース基板4の前面44から行われる。
用語「核種注入」は、原子種、分子種、またはイオン種の照射を意味し、照射された表面44に対してある程度の深さでこれらの種を材料に導入することができ、上記種は上記深さで最大濃度であり、その深さは上記種の注入エネルギーによって決まる。
核種は、たとえば、イオンビーム注入装置またはプラズマ注入装置を使用して上記ソース基板4に注入される。
好ましくは、上記注入はイオン照射によって実現される。好ましくは、注入されたイオン種は水素である。その他のイオン種、たとえば、希ガス(たとえば、ヘリウム)が単独で、または、水素と組み合わせて利用することは有利である。
一例として、商標名「Smart Cut」という名称で知られた方法に関する文献を参照することができる。
弱いゾーン43は、たとえば、Canonによって出願され、欧州特許第0849788号に記載された商標名「ELTRAN」という名称で知られた方法を使用して得られる多孔性層によって構成してもよい。
この場合に、ソース基板4は、多孔性層43上のエピタキシャル成長によって得られた少なくとも1層の材料層41のスタックによって構成され、この層がソース基板の残りの部分42にかかり、ここで、用語「残りの部分」は単一の材料の層を示す。
弱い層43は、また、転写対象の層41と1層以上の層により構成された残りの部分42との間に挿入された「剥離可能」な結合界面によっても構成される。用語「剥離可能」は、結合が完全ではないため、層41が後で残りの部分42から取り外し可能であることを意味する。
ソース基板4に関する上記の説明と同様に、サポート基板5は、円筒側面50、前面54、および、後面55を有する。
上記サポート基板5は、組立体を機械的に一つに保持するため作用する。
ソース基板4およびサポート基板5は、この方法の後続のステップにおいて、それぞれの前面44および54によって互いに接触させることが予定されている。
本発明によれば、後述するように、参照番号6が付された材料を堆積する前に、二つの基板4および5の少なくとも一方(または両方)の前面に通じている少なくとも一つの凹部が上記面(または両方の面)に形成される。
図示されるように、この凹部は、二つの基板4および5のそれぞれの前面44および54の間に堆積した余分な材料6を収集するためのものである。
図4〜7に示された本発明の第1の実施形態において、この凹部はサポート基板5に形成され、前面54の中へ広がる。この場合に、その凹部は参照番号56が付される。
上記凹部56はどのような形状でもよい。好ましくは、凹部は、基板5の周囲の近くに設けられた環状溝の形状である。
上記凹部56の寸法、すなわち、幅、長さおよび深さは、当業者によって、その凹部が収容できることが望ましい材料6の余分な体積に応じて適当に選択される。
上記凹部56は、たとえば、その体積の補助的な材料6が一方の基板から他方の基板へ移されないために生ずる余分な材料6を収集し得るバッファスペースを作成する。凹部56の容積は、したがって、補助的な材料6の総体積の約10%〜20%にほぼ一致する。
さらに、一定体積の材料6が(たとえば、注射器を使用して)堆積される方法において、本発明は、堆積される材料6の堆積を修正することを要することなく、僅かに変化する直径を備えた連続する基板を製造設備に導入することが可能である。
上記凹部56は様々な方法で形成可能であり、特に、「低温法」として知られている方法、すなわち、約400℃未満の温度で実行される方法によって、または、「高温法」として知られている方法、すなわち、基板を400℃よりも高い温度まで加熱し、この加熱がエッチングの行われる領域だけに集中する方法によって形成可能である。
低温法は、ウェットエッチングおよびドライエッチングを含む。
ウェットエッチングは、サポート基板5の前面54にマスクを塗布する。フォトリソグラフィによって得られたマスクは、生成されるべき凹部56のパターンを再生する。一例として、マスクは、感光性樹脂、二酸化ケイ素(SiO)の層、または、窒化ケイ素(Si)の層を使用して生成される。
調製された基板は、次に、70℃付近の温度で保たれた適当な化学溶液によって構成されたエッチング液に浸され、その間に上記支持基板5の後面55を保護する。
このエッチング液は、前面54の保護されていない部分を選択的に攻撃し、凹部56を食刻する。基板5の上記エッチング液と接触したままにされる時間が、エッチング深さを決める。
一例として、シリコンをエッチングするとき、マスクがSiOまたはSiから形成され、水酸化カリウム(KOH)またはテトラメチルヒドロキシルアミン(TMAH)のいずれかがエッチング液として使用される。上記の二つの化学溶液は、シリコンと、SiOまたはSiとの間で非常に高い選択性を示す。
エッチングの後に、このマスクが取り除かれる。一例として、マスクが樹脂に基づいているときに溶媒を使用することが可能であり、または、SiOマスクに対しフッ化水素酸(HF)の溶液を使用することが可能であり、または、Siマスクに対し180℃でリン酸(HPO)を使用することが可能である。
ドライエッチングは、また基板5の前面54に塗布されたマスクを通して行われる。上記マスクは、ウェットエッチングに関して説明したように生成可能である。
ドライエッチングは次にイオン照射によって実行され、このイオン照射はイオンの衝撃作用をその化学作用と組み合わせる。
ドライエッチングのため使用される方法の一実施例は、「反応イオンエッチング」(reactive ion etching)を表すRIEという略語によって知られている方法である。上記照射のため使用される化合物は、エッチングされる層の化学的性質に強く依存する。一例として、シリコンは六フッ化硫黄SFでエッチングされ、炭化ケイ素は六フッ化硫黄と酸素の混合物(SF/O)でエッチングされ、酸化ケイ素は六フッ化と酸素の混合物(SF/O)またはトリフルオロメタンと六フッ化硫黄との混合物(CHF/SF)でエッチングされ、窒化ケイ素は、チリフルオロメタン/酸素/六フッ化硫黄の混合物(CHF/O/SF)でエッチングされる。
実現されるエッチングは、印加電圧または上記方法が実行される管内の圧力のような利用される様々なパラメータに応じて変化し得る。
ウェットエッチングと比べると、エッチング前に基板の後面を保護する必要がない。これはモノフェース(monoface)エッチングと関係がある。
使用されたマスクは、次にウェットエッチングに関して説明したように、取り除かれる。
高温法は、たとえば、ソーまたはレーザーを使用して実行される機械加工によって構成される。このタイプの技術の利点は、基板の前面と後面のどちらも保護する必要がないことである。
機械加工は、たとえば、炭化ケイ素製であり、約100マイクロメートル(μm)の溝を生成するソーを使用して実行される。
加工はレーザービームを使用して実行してもよく、レーザービームは材料を溶けるまで加熱する。この技術は、加工を自動化することを可能にさせ、一連の切断セグメントが形成されることを可能にさせる。しかし、溶解した材料は、多くの場合に側面に再堆積する傾向があり、次に化学攻撃によって取り除かれるべきビードを形成する。このように、アクティブゾーンは保護されるべきである。
凹部56が形成された後、材料6が(図5に示されるように)ソース基板4の前面44に、もしくは、サポート基板5の前面54に、または、両方の前面に堆積される。明らかに、第2の場合および第3の場合では、前面54上の堆積は凹部56が形成された後に実行される。
この材料6は、接着剤(たとえば、エポキシ接着剤もしくはシアノアクリレート接着剤)でもよく、または、接着性化合物、すなわち、基板4および基板5を互いに接着させるため、基板4もしくは5に塗布或いは堆積される液体もしくは固体化合物でもよい。このような接着性化合物の実施例として、ポリイミド、ワックス、または、SOG(スピンオングラス)として知られている製品、すなわち、遠心分離によって堆積される液体酸化物を列挙することができる。
二つの基板は、次に、互いに接触させられ、上記材料の層6がそれぞれの前面44と前面54との間に挿入され、二つの基板4および5が互いに押圧される(図6を参照)。これにより、余分な材料6は凹部56に侵入させられ、材料6が側面40および50の方向に突出することを防止する。
最後に、転写対象の層41は、機械的に発生する応力を加えることにより、弱いゾーン43に沿ってソース基板4の残りの部分42から取り外される(図7を参照)。
上記応力は、たとえば、引張、曲げ、および剪断応力またはこれらの応力の組み合わせである。
この応力は、たとえば、プリング・リグ、すなわち、弱いゾーン43でソース基板4の側面40に導入された裁断機のような刃によって加えられ、または、同じ界面に横方向に当てられる流体(液体または気体)の噴射によって加えられる。
一例として、気体(空気)の噴射および液体(水)の噴射を使用して2層を取り外す方法をそれぞれに開示するフランス国特許第2796491号および欧州特許第0849788号が参照される。
取り外しは、弱いゾーン43に沿って水平方向に行われ、垂直方向に、すなわち、材料の層6の外側限界と直角に、または、実質的に直角に行われる。
本発明の方法の第2の変形型でも同様に、ソース基板4の前面44上で余分な材料6を収容する凹部を形成することが可能である。
この凹部はこの場合には参照番号46が付され、対応する方法が図8〜11に示されている。凹部の位置を除くと、上記の図に表された方法の連続的なステップは図4〜7の連続的なステップと類似し、それらの説明はここでは詳細には繰り返さない。
しかし、この特殊なケースにおいて、凹部46を形成するためにレーザーは使用されないが、その理由は、たとえば、金属層、または、核種を注入する方法によって得られる弱い層は、レーザーによって生じる局部集中的な加熱を許容する能力がない危険性があるからである。
さらに、加工が高温法(機械加工)によって実行され、弱いゾーン43が核種を注入することにより得られるならば、上記凹部46は、局部集中的な温度上昇によって層41が基板4の残りの部分42から離れることを防止するため、核種注入ステップの前に形成されるであろう。
さらに、前面44が「処理済み」の表面であるとき、エッチングは、表面積の損失を制限するため、切断経路(前面44上の不活性ゾーン)内で実行される。
さらに、凹部46の深さは、弱いゾーン43が位置する深さに少なくとも一致する(転写対象の層41の厚さに対応する)ことに注意すべきである。
最後に、凹部46および56をそれぞれ基板4の前面および基板5の前面に同時に設けることが可能である。これは、余分な材料6を収集するため利用できる容積をさらに増加させる。
図12は、余分な材料6を収容する凹部の第2の実施形態形態を表す。同図において、ソース基板4およびサポート基板5は、互いに接触させられた状態で示されている。
本実施形態において、一方の基板に形成された凹部は、通路を介してその基板の後面に通じる。
図を簡略化するため、上記通路の第1の変形型はサポート基板5上に表されるように、第2の変形型はソース基板4上に表されるように自由に選択されているが、逆もまた可能である。
第1の変形型において、前面54へ通じる任意の形状を有する凹部56は、基板5の底面の任意の点を上記後面に接続する通路57を介して基板5の後面55と連通する。
第2の変形型において、凹部は、ソース基板4の中を一方側からもう一方側へ通り抜ける通路47だけによって構成される。
上記のように、互いに接触させられたソース基板4ならびにサポート基板5内で凹部および通路を同時に製作することも可能である。
上記通路47,57は、凹部46,56を形成するため使用された技術と同じ技術を使用して形成され、好ましくは、より深いエッチングを生じるウェットエッチングまたはドライエッチング技術を使用して形成される。
このような通路47または57は、余分な材料6が基板の後面45,55から排出されることを可能にさせる。通路は外側に通じているので、加えられた材料6の体積をより大きく変化させることを可能にする。
この方法は、オプティクス、エレクトロニクス、および、オプトエレクトロニクスの分野で使用される様々な材料で作られた基板4,5に適用可能である。
列挙可能な例は、シリコン、ゲルマニウム、炭化ケイ素(SiC)、または、III−V族の材料、すなわち、周期律表のIIIa列に見られる元素の一つと、列Vaに見られるその他の元素の化合物、たとえば、ガリウムヒ素(GaAs)もしくはインジウムリン(InP)である。
従来技術による層転写方法の種々のステップを説明する概略図である。 従来技術による層転写方法の種々のステップを説明する概略図である。 従来技術による層転写方法の種々のステップを説明する概略図である。 本発明の層転写方法の第1の実施形態の種々のステップを説明する概略図である。 本発明の層転写方法の第1の実施形態の種々のステップを説明する概略図である。 本発明の層転写方法の第1の実施形態の種々のステップを説明する概略図である。 本発明の層転写方法の第1の実施形態の種々のステップを説明する概略図である。 図4〜7に示された方法の第1の実施形態の変形型の種々のステップを説明する概略図である。 図4〜7に示された方法の第1の実施形態の変形型の種々のステップを説明する概略図である。 図4〜7に示された方法の第1の実施形態の変形型の種々のステップを説明する概略図である。 図4〜7に示された方法の第1の実施形態の変形型の種々のステップを説明する概略図である。 本発明の層転写方法の第2の実施形態のステップを説明する概略図である。

Claims (10)

  1. エレクトロニクス、オプティクス、または、オプトエレクトロニクスの分野におけるアプリケーション用の複合基板を製造するためソース基板(4)からサポート基板(5)へ材料の層(41)を転写する方法であって、
    前記ソース基板(4)が、転写対象の前記材料の層(41)と前記ソース基板の残りの部分(42)との間に挿入された弱いゾーン(43)を有し、
    前記ソース基板(4)の「前面」と呼ばれる面(44)の一つ、もしくは、前記サポート基板(5)の前面(56)、または、前記面の両方に補助的な材料(6)を堆積するステップと、
    それぞれの前面(44,54)が、互いに対向する前記ソース基板(4)と前記サポート基板(5)を互いに接触させるステップと、
    機械的に発生する応力を加えることにより、前記弱いゾーンに沿って、転写対象の前記層(41)を前記ソース基板(4)の前記残りの部分(42)から取り外すステップと、を少なくとも含み、
    前記材料(6)を堆積するステップの前に、余分な補助的な材料(6)を収容する少なくとも一つの凹部(46,47)が前記ソース基板(4)に形成され、前記凹部は前記ソース基板(4)の前記前面(44)に通じ、
    前記層(41)を取り外すステップにおいて、前記弱いゾーン(43)および前記凹部(46)に沿って前記層(41)を取り外す、方法。
  2. 前記凹部(46)の深さは、前記弱いゾーン(43)の位置する前記ソース基板(4)の深さに少なくとも等しい、請求項1に記載の方法。
  3. 前記凹部(46,47;56,57)が、ウェットエッチングまたはドライエッチングによって生成される、請求項1または請求項2のいずれかに記載の方法。
  4. 前記凹部(46,47;56,57)が、ソーもしくはレーザービームを使用する機械加工によって生成される、請求項1または請求項2のいずれかに記載の方法。
  5. 前記弱いゾーン(43)が、核種注入によって形成される、請求項1から4のいずれかに記載の方法。
  6. 前記弱いゾーン(43)が、多孔性層によって形成される、請求項1から4のいずれかに記載の方法。
  7. 前記弱いゾーン(43)が、剥離可能な結合界面によって形成される、請求項1から4のいずれかに記載の方法。
  8. 前記ソース基板(4)に設けられた凹部(46)が、前記核種を注入するステップの前に生成される、請求項4および請求項5に記載の方法。
  9. 前記転写対象の層(41)が、半導体材料により構成される、請求項1から8のいずれかに記載の方法。
  10. 前記補助的な材料(6)が、接着剤または接着材料である、請求項1から9のいずれかに記載の方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1571705A3 (fr) * 2004-03-01 2006-01-04 S.O.I.Tec Silicon on Insulator Technologies Réalisation d'une entité en matériau semiconducteur sur substrat
EP1978554A3 (en) * 2007-04-06 2011-10-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate comprising implantation and separation steps
FR2939962B1 (fr) * 2008-12-15 2011-03-18 Soitec Silicon On Insulator Procede d'amincissement d'une structure.
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
US9847243B2 (en) 2009-08-27 2017-12-19 Corning Incorporated Debonding a glass substrate from carrier using ultrasonic wave
US8932910B2 (en) * 2010-05-20 2015-01-13 Ev Group E. Thallner Gmbh Method for producing chip stacks, and a carrier for carrying out the method
FR2961948B1 (fr) * 2010-06-23 2012-08-03 Soitec Silicon On Insulator Procede de traitement d'une piece en materiau compose
JP5939881B2 (ja) * 2012-05-02 2016-06-22 株式会社ディスコ 研削方法
US9481566B2 (en) 2012-07-31 2016-11-01 Soitec Methods of forming semiconductor structures including MEMS devices and integrated circuits on opposing sides of substrates, and related structures and devices
US9171809B2 (en) * 2013-03-05 2015-10-27 Flextronics Ap, Llc Escape routes

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61208842A (ja) * 1985-03-14 1986-09-17 Nippon Telegr & Teleph Corp <Ntt> 半導体ウエハ支持基板
JPH0521480A (ja) * 1991-07-12 1993-01-29 Dainippon Printing Co Ltd リードフレーム
JPH0737768A (ja) * 1992-11-26 1995-02-07 Sumitomo Electric Ind Ltd 半導体ウェハの補強方法及び補強された半導体ウェハ
JPH07335817A (ja) * 1994-06-10 1995-12-22 Dainippon Printing Co Ltd リードフレーム部材
JPH0963912A (ja) * 1995-08-18 1997-03-07 Hoya Corp 貼り合わせ基板製造方法
JPH09232199A (ja) * 1996-02-27 1997-09-05 Victor Co Of Japan Ltd 薄膜プロセス用複合ウェハ基板
JP2001196566A (ja) * 2000-01-07 2001-07-19 Sony Corp 半導体基板およびその製造方法
JP2001230274A (ja) * 2000-02-14 2001-08-24 Fujitsu Ltd 実装基板及び実装方法
JP2001296650A (ja) * 2000-04-17 2001-10-26 Nec Corp レチクル

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
SG67458A1 (en) * 1996-12-18 1999-09-21 Canon Kk Process for producing semiconductor article
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6406336B1 (en) * 1998-01-20 2002-06-18 Fci Americas Technology, Inc. Contact with anti-skiving feature
US6054370A (en) * 1998-06-30 2000-04-25 Intel Corporation Method of delaminating a pre-fabricated transistor layer from a substrate for placement on another wafer
FR2781925B1 (fr) * 1998-07-30 2001-11-23 Commissariat Energie Atomique Transfert selectif d'elements d'un support vers un autre support
JP2000223683A (ja) * 1999-02-02 2000-08-11 Canon Inc 複合部材及びその分離方法、貼り合わせ基板及びその分離方法、移設層の移設方法、並びにsoi基板の製造方法
US6236103B1 (en) * 1999-03-31 2001-05-22 International Business Machines Corp. Integrated high-performance decoupling capacitor and heat sink
US6406636B1 (en) * 1999-06-02 2002-06-18 Megasense, Inc. Methods for wafer to wafer bonding using microstructures
JP2001007362A (ja) * 1999-06-17 2001-01-12 Canon Inc 半導体基材および太陽電池の製造方法
FR2811807B1 (fr) * 2000-07-12 2003-07-04 Commissariat Energie Atomique Procede de decoupage d'un bloc de materiau et de formation d'un film mince
EP1364398A4 (en) * 2001-01-02 2011-11-30 Draper Lab Charles S METHOD FOR MICROUSING STRUCTURES USING SILICON MATERIAL ON INSULATION
FR2837620B1 (fr) * 2002-03-25 2005-04-29 Commissariat Energie Atomique Procede de transfert d'elements de substrat a substrat

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61208842A (ja) * 1985-03-14 1986-09-17 Nippon Telegr & Teleph Corp <Ntt> 半導体ウエハ支持基板
JPH0521480A (ja) * 1991-07-12 1993-01-29 Dainippon Printing Co Ltd リードフレーム
JPH0737768A (ja) * 1992-11-26 1995-02-07 Sumitomo Electric Ind Ltd 半導体ウェハの補強方法及び補強された半導体ウェハ
JPH07335817A (ja) * 1994-06-10 1995-12-22 Dainippon Printing Co Ltd リードフレーム部材
JPH0963912A (ja) * 1995-08-18 1997-03-07 Hoya Corp 貼り合わせ基板製造方法
JPH09232199A (ja) * 1996-02-27 1997-09-05 Victor Co Of Japan Ltd 薄膜プロセス用複合ウェハ基板
JP2001196566A (ja) * 2000-01-07 2001-07-19 Sony Corp 半導体基板およびその製造方法
JP2001230274A (ja) * 2000-02-14 2001-08-24 Fujitsu Ltd 実装基板及び実装方法
JP2001296650A (ja) * 2000-04-17 2001-10-26 Nec Corp レチクル

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