JPS58138033A - 半導体基板及び半導体装置の製造方法 - Google Patents
半導体基板及び半導体装置の製造方法Info
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- JPS58138033A JPS58138033A JP57020117A JP2011782A JPS58138033A JP S58138033 A JPS58138033 A JP S58138033A JP 57020117 A JP57020117 A JP 57020117A JP 2011782 A JP2011782 A JP 2011782A JP S58138033 A JPS58138033 A JP S58138033A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S438/928—Front and rear surface processing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体基板及び半導体装置Ｏ製造方法に関する
。
。
Ｌｔｌｌ、ｑｌＫ臓）ＩＬＩＩＩの製造においては、コ
ストの低減化が重ｗｅ課題になっている。近都、かかる
コスト低減化Ｏ＊ＷＩからＬ８Ｉ製造用牟導体基板（ウ
ェハ）の大口径化が進みつつある。つ菰ハの大口径化は
１枚のウェハに多数のＬＩＩチ、ｆを設けることができ
るため、大量生産、ひいてはコストの低減化を達成でき
る。
ストの低減化が重ｗｅ課題になっている。近都、かかる
コスト低減化Ｏ＊ＷＩからＬ８Ｉ製造用牟導体基板（ウ
ェハ）の大口径化が進みつつある。つ菰ハの大口径化は
１枚のウェハに多数のＬＩＩチ、ｆを設けることができ
るため、大量生産、ひいてはコストの低減化を達成でき
る。
ところで、つ、ハが大口径化すると、それに伴なりてウ
ェハの強度及び熱工程時Ｋかけるつ翼ハの反転、ゆがみ
が発生する。この九め、つ翼ハの膜厚を厚くする傾向に
ある０例えば、直径２インチのつ、ハでは、膜厚を２０
０〜３００胸、直径３インチのウェハでは、膜厚を３５
０〜４５０＃１１％直１１４インチのつ、ハでは、膜厚
を５００〜６００μＷ＆程度と次第に厚く′＆りていく
・ 〔背景技術の問題点〕 しかしながら、つ、ハＯ膜厚を厚くしていくと、以下に
示すような欠点が顕在化する。
ェハの強度及び熱工程時Ｋかけるつ翼ハの反転、ゆがみ
が発生する。この九め、つ翼ハの膜厚を厚くする傾向に
ある０例えば、直径２インチのつ、ハでは、膜厚を２０
０〜３００胸、直径３インチのウェハでは、膜厚を３５
０〜４５０＃１１％直１１４インチのつ、ハでは、膜厚
を５００〜６００μＷ＆程度と次第に厚く′＆りていく
・ 〔背景技術の問題点〕 しかしながら、つ、ハＯ膜厚を厚くしていくと、以下に
示すような欠点が顕在化する。
（１） ウェハの膜厚を厚くすることにより熱処理工
程での反ｐ発生に対旭できるが、大ｔｋ１に歪力が加わ
シ、つ、八に欠陥が生じ易ｉ。
程での反ｐ発生に対旭できるが、大ｔｋ１に歪力が加わ
シ、つ、八に欠陥が生じ易ｉ。
（２） ウェハＯ膜厚が厚いために裏面からのｒ。
タリンダ効率が低い、特に、ｒψタリンダエ薯が低温化
するに従うてｌ’ｖタリンダ効率の低下が著しい。
するに従うてｌ’ｖタリンダ効率の低下が著しい。
（３） クエハに検数のＬ８Ｉチッゾを製造後、り。
ハを２ツビンダなどＫようて薄＜シ、裏面にム１ｍ１に
どの金属を蒸着し、基板Ｏ抵抗を下げる仁とがよく行な
われている。このような時、うｔピンダ後の膜厚が厚い
と、抵抗を充分下げられない、しかし、大口径の厚いウ
ェハを充分薄くなるまでう、ピングすると、ラッビンダ
中にウェハが割れ易くなる。
どの金属を蒸着し、基板Ｏ抵抗を下げる仁とがよく行な
われている。このような時、うｔピンダ後の膜厚が厚い
と、抵抗を充分下げられない、しかし、大口径の厚いウ
ェハを充分薄くなるまでう、ピングすると、ラッビンダ
中にウェハが割れ易くなる。
（４） ウェハの膜厚が厚いと、ウェハが重くなる。
このようＫ）、ハが重くなると、例えば乾燥させる九め
にウェハを回転器に入れ、遠心力で水分を切る場合、ク
エハの遠心力が大きくなｐ。
にウェハを回転器に入れ、遠心力で水分を切る場合、ク
エハの遠心力が大きくなｐ。
つ、ハを支えることが次第に困−となる。。
鵞九、ウニへＯＩＩ厚を厚くすること蝶、つ、へ段階だ
けの間＊に’ｔｌｉらず、以下に示す如（臓■トランジ
スタの製造工＠においても問題を生じる・第１因はＭＯ
Ｉ ）ランジスタの製造工程通中（コンタクトホール開
孔後、燐ｒツタ処理前）の断面図を示す０図中１は例え
ばｐＩｌのシリコン半導体基板（つ、ハ）である、この
ウニへＩＫ設けられ九フィールド酸化膜２で分離された
島状領域には互に電気的に分離され九ｍ”ｌｌＯソース
、ドレイン領域１ａ４が形成されている。また、ソース
、ドレイン領域３，４間Ｏつ、へ１上にはｒ−）酸化Ｉ
Ｉｊを介して多結晶シリコン・からなるｒ−）電極Ｃが
設けられている。更に、グー）ｔｉｋ−等を含む基板１
の全面ＫＦｉＣＶＤ−１１０ｍなどの層間絶縁Ｗ４ｒが
被後されておシ、かつ前記ソース、ドレイン領域１，４
に対応する層−絶縁ａｔ部分にはコンタクトホールａ、
ａｙ一孔されている。ζうし九構造ｏ４ｏｖｔ影威し先
後、つ、ハＪｏａ＠から鱗ｒνりを行な−、Ｕ結線を形
成してＭＯＩＬＩＩの主豐工程を員える。この工程での
鯛ｒ、夕はＭｏｌ ）ランジスタ領域に存在する重金属
などをｒｆりすＪｌことに傘為。
けの間＊に’ｔｌｉらず、以下に示す如（臓■トランジ
スタの製造工＠においても問題を生じる・第１因はＭＯ
Ｉ ）ランジスタの製造工程通中（コンタクトホール開
孔後、燐ｒツタ処理前）の断面図を示す０図中１は例え
ばｐＩｌのシリコン半導体基板（つ、ハ）である、この
ウニへＩＫ設けられ九フィールド酸化膜２で分離された
島状領域には互に電気的に分離され九ｍ”ｌｌＯソース
、ドレイン領域１ａ４が形成されている。また、ソース
、ドレイン領域３，４間Ｏつ、へ１上にはｒ−）酸化Ｉ
Ｉｊを介して多結晶シリコン・からなるｒ−）電極Ｃが
設けられている。更に、グー）ｔｉｋ−等を含む基板１
の全面ＫＦｉＣＶＤ−１１０ｍなどの層間絶縁Ｗ４ｒが
被後されておシ、かつ前記ソース、ドレイン領域１，４
に対応する層−絶縁ａｔ部分にはコンタクトホールａ、
ａｙ一孔されている。ζうし九構造ｏ４ｏｖｔ影威し先
後、つ、ハＪｏａ＠から鱗ｒνりを行な−、Ｕ結線を形
成してＭＯＩＬＩＩの主豐工程を員える。この工程での
鯛ｒ、夕はＭｏｌ ）ランジスタ領域に存在する重金属
などをｒｆりすＪｌことに傘為。
重金属が素子領域に存在すると、−−Ｉｌｙヤンクシ、
ンリータ電流が増え九如、マイノリテ（−キャリアのラ
イフタイムが煙くな） Ｍｏａ命ヤ・譬シタＥｌええ電
荷が短時間のうちに消失してしまう等の大１！な問題が
生じる。一般に、燐ｒ、りは酸素を含む高温雰囲気中で
つ、ハの裏面から鱗を獣欲することによ〕つ、ハ裏面Ｋ
Ｉ’ＩＱ展を形成し、燐拡散Ｏ熱鵡理工程で裏１ｆＫ拡
散して１１九重金属などをＦｉｌｅ ＩＩ Ｋ ａｉｌ
定し、重金属などを素子領域から除去するものである。
ンリータ電流が増え九如、マイノリテ（−キャリアのラ
イフタイムが煙くな） Ｍｏａ命ヤ・譬シタＥｌええ電
荷が短時間のうちに消失してしまう等の大１！な問題が
生じる。一般に、燐ｒ、りは酸素を含む高温雰囲気中で
つ、ハの裏面から鱗を獣欲することによ〕つ、ハ裏面Ｋ
Ｉ’ＩＱ展を形成し、燐拡散Ｏ熱鵡理工程で裏１ｆＫ拡
散して１１九重金属などをＦｉｌｅ ＩＩ Ｋ ａｉｌ
定し、重金属などを素子領域から除去するものである。
しかしながら、ウェハの膜厚、つまｊ） ＩｔｘＪｋｔ
Ｊ論厚が厚くなるに従りて素子領域から重金属が＆肉に
到達するＯに時間を資するようＫなｐ％餉ｒ、夕の効率
が低下する。ｔた、燐ｒ、夕のみでなく、つ、への裏面
に欠陥を発生させ、何んらかＯ熱処理工程を経て、この
欠陥に拡散してき九不純物をとらえるというｒ！タリン
ダ方法の場合１、全く同様な間組が生じる。
Ｊ論厚が厚くなるに従りて素子領域から重金属が＆肉に
到達するＯに時間を資するようＫなｐ％餉ｒ、夕の効率
が低下する。ｔた、燐ｒ、夕のみでなく、つ、への裏面
に欠陥を発生させ、何んらかＯ熱処理工程を経て、この
欠陥に拡散してき九不純物をとらえるというｒ！タリン
ダ方法の場合１、全く同様な間組が生じる。
本発明は反多発生防止や低抵抗化勢を達成し得る半導体
基板、並びにゲッタリンダ効率の向上化勢を達成し九半
導体装置の製造方法を提供しようとするものである。
基板、並びにゲッタリンダ効率の向上化勢を達成し九半
導体装置の製造方法を提供しようとするものである。
本発明の半導体基板は裏面の少なく七も一部を除去する
ことによシ、反シ発生や低紙抗勢を達成し丸亀のである
。
ことによシ、反シ発生や低紙抗勢を達成し丸亀のである
。
まえ、本発明の半導体装置の製造方法は半導体基板の裏
面の少なくとも一部を除去し先後、ｒ、タリングを行な
うむとによって、除去ｌＩにおいて基板表向の素子領域
等と裏面とが実効的に近くなる丸め、ｒツタ効果を向上
１せるものである。
面の少なくとも一部を除去し先後、ｒ、タリングを行な
うむとによって、除去ｌＩにおいて基板表向の素子領域
等と裏面とが実効的に近くなる丸め、ｒツタ効果を向上
１せるものである。
上記半導体基板と紘つ、ハ或いはつ、ハを分離後の各チ
、ｆの基板を意味する。
、ｆの基板を意味する。
上記ゲッタリング方法としては、鱗ｒツタ法戚い鉱牛導
体基板の裏面に欠陥を設けることによりてゲッタする方
法勢を採用し得る。
体基板の裏面に欠陥を設けることによりてゲッタする方
法勢を採用し得る。
以下、本発明の半導体基板〇一実施例を第２図を参照し
て説明する。
て説明する。
図中１１は例えば膜厚２００ＪＩＩＩＩＩのシリコンウ
ェハであ〉、このつ、ハフ１０裏面には８名１５０４ｍ
（）溝部Ｊ ｊ−・・がストライブ状に設けられている
。仁れら溝部１１−・は隣夛合う溝部１１゜１１間の長
さくＬ）が溝部Ｊ２の底と表面との距離（１）の２倍と
なるように設定畜れている。
ェハであ〉、このつ、ハフ１０裏面には８名１５０４ｍ
（）溝部Ｊ ｊ−・・がストライブ状に設けられている
。仁れら溝部１１−・は隣夛合う溝部１１゜１１間の長
さくＬ）が溝部Ｊ２の底と表面との距離（１）の２倍と
なるように設定畜れている。
しかして、本発明のつ、ハには検数の溝部１２・・・が
設けられている良め、熱工程時の歪力を該溝部１２・・
・によシ緩和でき、その結果つ。
設けられている良め、熱工程時の歪力を該溝部１２・・
・によシ緩和でき、その結果つ。
八Ｊ１への欠陥発生を抑制できる。しかも、ウェハ１１
に溝部Ｊ １−・・を設けることによりて、その溝部１
２・−の分だけり８ハ重量を軽くで自る。その結果、ウ
ェハ１１を乾燥させる丸めにａ繰機の１転！に入れ、遠
心力で水分を切る場合の操作を容易にできる。
に溝部Ｊ １−・・を設けることによりて、その溝部１
２・−の分だけり８ハ重量を軽くで自る。その結果、ウ
ェハ１１を乾燥させる丸めにａ繰機の１転！に入れ、遠
心力で水分を切る場合の操作を容易にできる。
壕九、第３図に示す如くウェハ１１裏向にム＊ ＪＩＳ
Ｊ Ｊを蒸着してウニへ１１１！面の低抵抗化を図ゐ
場合、つ、へｌ１表面とム１層ＩＪ閤０抵抗Ｆｉ同図の
如く溝部１２の底と表面の間の抵抗翼４．Ｒ３となる。
Ｊ Ｊを蒸着してウニへ１１１！面の低抵抗化を図ゐ
場合、つ、へｌ１表面とム１層ＩＪ閤０抵抗Ｆｉ同図の
如く溝部１２の底と表面の間の抵抗翼４．Ｒ３となる。
これに対し、第４図に示す如く置部を設けてい蝙檜ｍハ
ｌの裏面にム・層ＩＪを１着しえ場合、り、へ１１！面
とム１層ＩＪ間の抵抗は同図の如＜＊聞と裏面との間ｏ
ｌｌさによる抵抗１．、Ｉｍ、となる、したがって、第
３図及び嬉４１１から明らかな如く、裏面に溝部１２・
・・を設けた本発明のつ、八１１の方がその表面の低抵
抗化を実現できる。
ｌの裏面にム・層ＩＪを１着しえ場合、り、へ１１！面
とム１層ＩＪ間の抵抗は同図の如＜＊聞と裏面との間ｏ
ｌｌさによる抵抗１．、Ｉｍ、となる、したがって、第
３図及び嬉４１１から明らかな如く、裏面に溝部１２・
・・を設けた本発明のつ、八１１の方がその表面の低抵
抗化を実現できる。
艷に１前述し九第２図図示の如く、表面と溝部１２・・
・との距離をどの領域で１近くなるように＃１部１２・
・・の形成箇所を選定すればり、へ１１表面の低抵抗化
を効果的に実現で自る。
・との距離をどの領域で１近くなるように＃１部１２・
・・の形成箇所を選定すればり、へ１１表面の低抵抗化
を効果的に実現で自る。
なお、上記実施例で鉱裏由にストライプ状の溝部を般社
たが、これに＠定されなｉ、儒えば第５図（ａ）、伽）
に示す如く裏向に広い面積０壽部ＪＪ’＊ａｅを二次元
的に設けてもよい、まえ、＃Ｉ＠図中館７図に示す如く
裏面に扇状の＃１１１ＪＪ“・−や円形の溝部１２″−
を般社てつ、ハ１１を構成してもよ−、更に、第８１１
に示す如く、裏面ＫＪ！なる形状Ｏ溝部１ ：Ｉｔｌ
ｅ Ｊ Ｉｄ ｅ Ｊ ＪａＪ ｍを設けてウェハ１１
を構成してもよい。この場合、隣〕合う溝部（例えば１
ｘｔｚ ＃ Ｊ ＪＪ’ ）間の長さくＬ）は蒙さが最
大となる溝部（例えばＪ ｘｌｈ ）の鷹と表面＆Ｏｊ
［離（〕）０２倍以上になるように設定することが、前
述したウェハ１１表面の低抵抗化の点から好ましい。
たが、これに＠定されなｉ、儒えば第５図（ａ）、伽）
に示す如く裏向に広い面積０壽部ＪＪ’＊ａｅを二次元
的に設けてもよい、まえ、＃Ｉ＠図中館７図に示す如く
裏面に扇状の＃１１１ＪＪ“・−や円形の溝部１２″−
を般社てつ、ハ１１を構成してもよ−、更に、第８１１
に示す如く、裏面ＫＪ！なる形状Ｏ溝部１ ：Ｉｔｌ
ｅ Ｊ Ｉｄ ｅ Ｊ ＪａＪ ｍを設けてウェハ１１
を構成してもよい。この場合、隣〕合う溝部（例えば１
ｘｔｚ ＃ Ｊ ＪＪ’ ）間の長さくＬ）は蒙さが最
大となる溝部（例えばＪ ｘｌｈ ）の鷹と表面＆Ｏｊ
［離（〕）０２倍以上になるように設定することが、前
述したウェハ１１表面の低抵抗化の点から好ましい。
次に本発明方法を説明する。
実施例１
前述し九第２図図示の如くウェハＩＩＫ溝部１２・・・
を形成し、この表面に素子（図示せず）を形成し先後、
叔りエへ１ノの裏面側からｓｒゲッタ行なっ九。
を形成し、この表面に素子（図示せず）を形成し先後、
叔りエへ１ノの裏面側からｓｒゲッタ行なっ九。
しかして、鱗ｒ、タ時、溝部Ｓ Ｘ −・・においてウ
ェハ１１表ｉ１ｉの素子（−示せず）と裏面とが実効的
に近くなるため、ｒツタ効果を着しく向上できる。した
がりて、こうし九ウェハＩＪから切〉出され先生導体装
置は欠陥の少ない為性能のものとなる。この場合、ウェ
ハ１１裏面に欠陥を設け、これによりてｒツタする方法
でも全く同様な効果を発揮できる。
ェハ１１表ｉ１ｉの素子（−示せず）と裏面とが実効的
に近くなるため、ｒツタ効果を着しく向上できる。した
がりて、こうし九ウェハＩＪから切〉出され先生導体装
置は欠陥の少ない為性能のものとなる。この場合、ウェ
ハ１１裏面に欠陥を設け、これによりてｒツタする方法
でも全く同様な効果を発揮できる。
実施例２
例えばｐ！Ｍ！シリコンウェハ１１’に素子分離のため
のフィールド酸化＄１４を選択的に形成した螢、熱酸化
処理を施してつ、へ１１′Ｏ素子形成領域上に酸化膜を
成長させ、更に不純物、例えば燐をドーピングした多結
晶シリーン膜を堆積した。つづいて、多結晶シリコン膜
を／臂タ一二ンダしてゲート電＠２５１形成し、このダ
ート電極１５をマスタとして熱酸化膜を選択エツチング
してｒ−）酸化膜１４＃管形成した後、骸ｒ−）電極Ｉ
Ｉ及びｙ４−に＃ｐ＠化＠１４を−ｖスクにして４箪不
純物、例えば燐をイオン注入し、活性化してｐ臘シリコ
ンウ、八１１にｌ朧のソース、ドレイン領域ＪＰ、ｌ＃
を形成した。ひきつづき、全ｆｆｉ Ｋ ＣＶＤ ＃＆
によ６ ｇｉｏｌ農１９を堆積し＊＊、フォトエ、チン
ダ技術によルソース、ドレイン領域１ｒ６１８に対応す
るＢｉａｓ ＊ Ｊ ＃にコンタクトホーｈｘｏ、ｉｏ
を開孔した０次いで、つ、ハＩ Ｊ’の裏面に溝部１１
−を骸つェＡｌｌ’に形成され九ＭＯ１１）ランジスタ
のチャンネル長方向に形成した後、皺り、八１１′の裏
面側から燐ｒ、夕を行なりた（第９図図示）。
のフィールド酸化＄１４を選択的に形成した螢、熱酸化
処理を施してつ、へ１１′Ｏ素子形成領域上に酸化膜を
成長させ、更に不純物、例えば燐をドーピングした多結
晶シリーン膜を堆積した。つづいて、多結晶シリコン膜
を／臂タ一二ンダしてゲート電＠２５１形成し、このダ
ート電極１５をマスタとして熱酸化膜を選択エツチング
してｒ−）酸化膜１４＃管形成した後、骸ｒ−）電極Ｉ
Ｉ及びｙ４−に＃ｐ＠化＠１４を−ｖスクにして４箪不
純物、例えば燐をイオン注入し、活性化してｐ臘シリコ
ンウ、八１１にｌ朧のソース、ドレイン領域ＪＰ、ｌ＃
を形成した。ひきつづき、全ｆｆｉ Ｋ ＣＶＤ ＃＆
によ６ ｇｉｏｌ農１９を堆積し＊＊、フォトエ、チン
ダ技術によルソース、ドレイン領域１ｒ６１８に対応す
るＢｉａｓ ＊ Ｊ ＃にコンタクトホーｈｘｏ、ｉｏ
を開孔した０次いで、つ、ハＩ Ｊ’の裏面に溝部１１
−を骸つェＡｌｌ’に形成され九ＭＯ１１）ランジスタ
のチャンネル長方向に形成した後、皺り、八１１′の裏
面側から燐ｒ、夕を行なりた（第９図図示）。
得られたＭＯ８ＬＳＩはソーＱス、ドレイン領域゛１１
゜ＩＪ等の素子領域での燐ゲッタが効果的になされ、欠
陥の少ない良好な電気特性を有１ていえ。
゜ＩＪ等の素子領域での燐ゲッタが効果的になされ、欠
陥の少ない良好な電気特性を有１ていえ。
なお、本発明方法はＭＯ！ＩＬＩＩＩの製造のみに＠ら
ず、パイー−？Ｌ８１勢にも同様に適用できる・〔発明
の効果〕 以上詳述しえ如く、本発明によれば反シ発生の防止、軽
量化及び表面の低抵抗化尋を達成した半導体基板、並び
ＩＩｃｒｖタリンダ効高の向上化等によシ優れ九木子特
性を有する半導体装置を製造し得る方法を提供できるも
のである。
ず、パイー−？Ｌ８１勢にも同様に適用できる・〔発明
の効果〕 以上詳述しえ如く、本発明によれば反シ発生の防止、軽
量化及び表面の低抵抗化尋を達成した半導体基板、並び
ＩＩｃｒｖタリンダ効高の向上化等によシ優れ九木子特
性を有する半導体装置を製造し得る方法を提供できるも
のである。
第１図は従来法におけるＭＯ８ＬＢＩ Ｃ）製造ニー途
中を示す断面図、第２図は本発明の一実施町を示す半導
体基板（ウェハ）の断面図、第３凶は第２図のつ、ハ裏
面にムＵ層を蒸着し九゛状態を示す断面図、第４図は従
来０壽部彫成０ないクエハａ面ＫＡｍ層を蒸着し九状勤
を示す断面図、第Ｓ ＩＱ（ａ） −（ｂ）Ｆｉ本発明
の他の実施例を示すウェハであり、同図（ａ）Ｆｉ平面
図、同図伽）は同図（、）ＯＢ−Ｂ−に沿う断面図、第
６図〜第８図は夫々本発明のＷ、に他の実施例°のつ、
八を示すもので、第６図、第７図は平面図、第８図は断
面図である。＃Ｉ９図は本発明方法にお妙るＭＯ８ＬＩ
ｉＩ Ｏ＃！造工１途中を示す断面図である。
′Ｊ Ｊ ＃ Ｊ １’−・・り、ハ、−ＪＪ、ＪＪ
’、ＪＪ“。 １２″、１１““ｅ Ｊ Ｌ ｊ 〜Ｊ Ｊｌ ””構
部、ＪＪ−・・ム１層％ １５・・・ｒ−）電極、１１
・・・ｍ＋蓋ソース領域、１ ｇ−・・ｍ” ｌｉｔ
Ｉ’ Ｌ／ イン領域、Ｊ ＃ ＝ １１１０ｍ展、２
０・・・コンタクトホール。 第１１ＩＪ 第２図 １ ｓ３図 ｓ４ 図 第７ｊｉｉＱ １８図 １
中を示す断面図、第２図は本発明の一実施町を示す半導
体基板（ウェハ）の断面図、第３凶は第２図のつ、ハ裏
面にムＵ層を蒸着し九゛状態を示す断面図、第４図は従
来０壽部彫成０ないクエハａ面ＫＡｍ層を蒸着し九状勤
を示す断面図、第Ｓ ＩＱ（ａ） −（ｂ）Ｆｉ本発明
の他の実施例を示すウェハであり、同図（ａ）Ｆｉ平面
図、同図伽）は同図（、）ＯＢ−Ｂ−に沿う断面図、第
６図〜第８図は夫々本発明のＷ、に他の実施例°のつ、
八を示すもので、第６図、第７図は平面図、第８図は断
面図である。＃Ｉ９図は本発明方法にお妙るＭＯ８ＬＩ
ｉＩ Ｏ＃！造工１途中を示す断面図である。
′Ｊ Ｊ ＃ Ｊ １’−・・り、ハ、−ＪＪ、ＪＪ
’、ＪＪ“。 １２″、１１““ｅ Ｊ Ｌ ｊ 〜Ｊ Ｊｌ ””構
部、ＪＪ−・・ム１層％ １５・・・ｒ−）電極、１１
・・・ｍ＋蓋ソース領域、１ ｇ−・・ｍ” ｌｉｔ
Ｉ’ Ｌ／ イン領域、Ｊ ＃ ＝ １１１０ｍ展、２
０・・・コンタクトホール。 第１１ＩＪ 第２図 １ ｓ３図 ｓ４ 図 第７ｊｉｉＱ １８図 １
Claims (1)
- 【特許請求の範囲】 （１） 裏面の一部が除去されてなる半導体基板。 （２）裏面を除去することによル形成された少の半導体
基板。 （３） 裏面の一部を除去することにより形成されえ
少なくとも１つ以上の一部の深さを１５０−以上にした
ことを特徴とする特許請求の範囲第１項記載の半導体基
板。 （４）裏面の一部を除去することによ如形成された溝部
の開口部の端と、これＫ１１ｉＪ）合う溝部の開口部の
端との距離を、溝部の一番深い箇所と表面との間の厚さ
の２倍以上にし九ことを特徴とする特許請求の範囲集１
項記載の半導体基板。 （６）半導体基１ＩＬＯ１ｋ向の一部を除去した後、ｒ
ツタリングを行なうことを特徴とする半導体装置の製造
方法。 （６） 半導体基板の裏面の一部を除去することによ
シ形成され九少なくとも１つ以上０＠＠０深名を、腋基
板の厚さ０１０チ以上にすることを４１）黴とする特許
請求ＯＳＳ第Ｓ項記載の半導体装置の製造方法。 （７）半導体基板の裏面の一部を除去するヒとによシ形
成された少なくと％１つ以上の溝部の櫟さを１５０ＪＩ
ｓ以上にする仁とを特徴とする特許請求の範囲第５項記
載の半導体装置の製造方法・ （８） 半導体基板の裏面の一部を除去することによ
り形成され丸溝部の開口部の端と、これに隣ｐ合う溝部
の開口部の端との距離を、一部の一番深い箇所と半導体
基板の表向との間の厚さの２倍以上にすることを特徴と
する特許諸求Ｏ範囲第！Ｓ項記載の半導体装置の製造方
法。 （９） ？’フッタングとして燐ｒｖりを用いること
を特徴とする特許−求の範囲籐５項記載Ｏ亭導体装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020117A JPS58138033A (ja) | 1982-02-10 | 1982-02-10 | 半導体基板及び半導体装置の製造方法 |
| DE3304255A DE3304255C2 (de) | 1982-02-10 | 1983-02-08 | Verfahren zur Herstellung einer Halbleiteranordnung, bei dem eine Getterbehandlung erfolgt |
| US06/464,922 US4597166A (en) | 1982-02-10 | 1983-02-08 | Semiconductor substrate and method for manufacturing semiconductor device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020117A JPS58138033A (ja) | 1982-02-10 | 1982-02-10 | 半導体基板及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58138033A true JPS58138033A (ja) | 1983-08-16 |
Family
ID=12018174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57020117A Pending JPS58138033A (ja) | 1982-02-10 | 1982-02-10 | 半導体基板及び半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4597166A (ja) |
| JP (1) | JPS58138033A (ja) |
| DE (1) | DE3304255C2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963500A (en) * | 1988-02-02 | 1990-10-16 | Sera Solar Corporation | Method of monitoring semiconductor manufacturing processes and test sample therefor |
| JPH077007A (ja) * | 1993-06-18 | 1995-01-10 | Rohm Co Ltd | 半導体装置用基板製造方法 |
| DE19733410A1 (de) * | 1997-08-01 | 1999-02-18 | Siemens Ag | Wafermarkierung |
| US6033489A (en) * | 1998-05-29 | 2000-03-07 | Fairchild Semiconductor Corp. | Semiconductor substrate and method of making same |
| US6104062A (en) * | 1998-06-30 | 2000-08-15 | Intersil Corporation | Semiconductor device having reduced effective substrate resistivity and associated methods |
| US20070042549A1 (en) * | 2000-04-17 | 2007-02-22 | Fairchild Semiconductor Corporation | Semiconductor device having reduced effective substrate resistivity and associated methods |
| DE10131666A1 (de) * | 2001-06-29 | 2003-01-16 | Infineon Technologies Ag | Verfahren zur Einstellung der Funktionalität und zum Abgleich integrierter Halbleiterschaltungen |
| US7144818B2 (en) * | 2003-12-05 | 2006-12-05 | Advanced Micro Devices, Inc. | Semiconductor substrate and processes therefor |
| US7147908B2 (en) * | 2004-10-13 | 2006-12-12 | Hewlett-Packard Development Company, L.P. | Semiconductor package with getter formed over an irregular structure |
| KR100941305B1 (ko) * | 2006-12-18 | 2010-02-11 | 주식회사 실트론 | 질화물 반도체 기판 및 그 제조 방법 |
| US9099481B2 (en) | 2013-03-15 | 2015-08-04 | Semiconductor Components Industries, Llc | Methods of laser marking semiconductor substrates |
| CN106252288A (zh) * | 2016-06-20 | 2016-12-21 | 苏州能讯高能半导体有限公司 | 半导体芯片、半导体晶圆及制造方法 |
| FR3071099A1 (fr) * | 2017-09-12 | 2019-03-15 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Substrat structure pour la fabrication de composants de puissance |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4936792B1 (ja) * | 1970-10-15 | 1974-10-03 | ||
| US3757414A (en) * | 1971-03-26 | 1973-09-11 | Honeywell Inc | Method for batch fabricating semiconductor devices |
| US4144099A (en) * | 1977-10-31 | 1979-03-13 | International Business Machines Corporation | High performance silicon wafer and fabrication process |
| US4191788A (en) * | 1978-11-13 | 1980-03-04 | Trw Inc. | Method to reduce breakage of V-grooved <100> silicon substrate |
| US4372803A (en) * | 1980-09-26 | 1983-02-08 | The United States Of America As Represented By The Secretary Of The Navy | Method for etch thinning silicon devices |
| US4400869A (en) * | 1981-02-12 | 1983-08-30 | Becton Dickinson And Company | Process for producing high temperature pressure transducers and semiconductors |
-
1982
- 1982-02-10 JP JP57020117A patent/JPS58138033A/ja active Pending
-
1983
- 1983-02-08 US US06/464,922 patent/US4597166A/en not_active Expired - Lifetime
- 1983-02-08 DE DE3304255A patent/DE3304255C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4597166A (en) | 1986-07-01 |
| DE3304255A1 (de) | 1983-08-18 |
| DE3304255C2 (de) | 1985-11-07 |
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