JPH08316340A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08316340A JPH08316340A JP7114322A JP11432295A JPH08316340A JP H08316340 A JPH08316340 A JP H08316340A JP 7114322 A JP7114322 A JP 7114322A JP 11432295 A JP11432295 A JP 11432295A JP H08316340 A JPH08316340 A JP H08316340A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
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Abstract
(57)【要約】
【目的】 ハーフミクロン以下のゲート長を有するＮＡ
ＮＤ型マスクＲＯＭに関し、何ら工程数及びマスクを増
やすことなく、メモリセルトランジスタのオン電流を増
加させる。 【構成】 フィールド酸化膜２によってメモリセル領域
３及び周辺トランジスタ領域４とに区画されたＰ型シリ
コン基板１上にゲート酸化膜５を介してゲート電極６ａ
〜６ｅを形成する。次にＮ-型拡散層７ａ〜７ｇを形成
した後、バイアスＥＣＲＣＶＤ法により絶縁膜８を堆積
する。メモリセルゲート電極のエッジ１２ａ〜１２ｈに
絶縁膜８が成膜されないため、全面エッチバックを施す
と、周辺トランジスタ領域４のみ側壁９ａ，９ｂが形成
され、その後Ｎ+型拡散層１０ａ〜１０ｇを形成する
と、Ｎｃｈシングルセルトランジスタ１３ａ〜１３ｄ，
ＮｃｈＬＤＤトランジスタ１１が形成される。
ＮＤ型マスクＲＯＭに関し、何ら工程数及びマスクを増
やすことなく、メモリセルトランジスタのオン電流を増
加させる。 【構成】 フィールド酸化膜２によってメモリセル領域
３及び周辺トランジスタ領域４とに区画されたＰ型シリ
コン基板１上にゲート酸化膜５を介してゲート電極６ａ
〜６ｅを形成する。次にＮ-型拡散層７ａ〜７ｇを形成
した後、バイアスＥＣＲＣＶＤ法により絶縁膜８を堆積
する。メモリセルゲート電極のエッジ１２ａ〜１２ｈに
絶縁膜８が成膜されないため、全面エッチバックを施す
と、周辺トランジスタ領域４のみ側壁９ａ，９ｂが形成
され、その後Ｎ+型拡散層１０ａ〜１０ｇを形成する
と、Ｎｃｈシングルセルトランジスタ１３ａ〜１３ｄ，
ＮｃｈＬＤＤトランジスタ１１が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にハーフミクロン以下のメモリセルゲート長
を有する大容量ＮＡＮＤ型マスクＲＯＭの製造方法に関
するものである。
に関し、特にハーフミクロン以下のメモリセルゲート長
を有する大容量ＮＡＮＤ型マスクＲＯＭの製造方法に関
するものである。
【０００２】
【従来の技術】従来技術によるＮＡＮＤ型マスクＲＯＭ
の製造方法を図３を用いて説明する。まず図３（ａ）に
示すように、Ｐ型シリコン基板１上に選択酸化法を用い
てフィールド酸化膜２が形成され、フィールド酸化膜２
によりメモリセル領域３と周辺トランジスタ領域４とに
分離される。次にゲート酸化膜５を形成した後、ポリシ
リコンあるいはポリサイド構造からなるゲート電極６ａ
〜６ｅを形成する。さらにゲート電極６ａ〜６ｅをマス
クとしてイオン注入してＮ-型拡散層７ａ〜７ｇを形成
する。
の製造方法を図３を用いて説明する。まず図３（ａ）に
示すように、Ｐ型シリコン基板１上に選択酸化法を用い
てフィールド酸化膜２が形成され、フィールド酸化膜２
によりメモリセル領域３と周辺トランジスタ領域４とに
分離される。次にゲート酸化膜５を形成した後、ポリシ
リコンあるいはポリサイド構造からなるゲート電極６ａ
〜６ｅを形成する。さらにゲート電極６ａ〜６ｅをマス
クとしてイオン注入してＮ-型拡散層７ａ〜７ｇを形成
する。
【０００３】次に図３（ｂ）に示すように、Ｐ型シリコ
ン基板１の全面に絶縁膜８を堆積する。その際、絶縁膜
８はゲート電極６ａ〜６ｅの表面全体にほぼ均一の膜厚
で堆積させる。
ン基板１の全面に絶縁膜８を堆積する。その際、絶縁膜
８はゲート電極６ａ〜６ｅの表面全体にほぼ均一の膜厚
で堆積させる。
【０００４】次に図３（ｃ）に示すように絶縁膜８の全
面に異方性ドライエッチバックを施し、絶縁膜８からな
る側壁９ａ〜９ｊを形成する。その後、ゲート電極６ａ
〜６ｅ及び側壁９ａ〜９ｊをマスクにイオンを注入して
Ｎ+型拡散層１０ａ〜１０ｇを形成する。これにより、
メモリセル領域３及び周辺トランジスタ領域４にＮｃｈ
ＬＤＤトランジスタ１１ａ〜１１ｅが形成され、ＮＡＮ
Ｄ型マスクＲＯＭの母体が完成する。図示してはいない
が、ＣＭＯＳ回路を採用している場合は周辺トランジス
タ領域４にＰｃｈトランジスタが形成される。その後、
メモリセル領域３の所望のトランジスタをイオン注入に
てエンハンスメントタイプからディプリーションタイプ
に変えることによりデータ書き込みを行い、配線工程を
経てＮＡＮＤ型マスクＲＯＭが完成される。
面に異方性ドライエッチバックを施し、絶縁膜８からな
る側壁９ａ〜９ｊを形成する。その後、ゲート電極６ａ
〜６ｅ及び側壁９ａ〜９ｊをマスクにイオンを注入して
Ｎ+型拡散層１０ａ〜１０ｇを形成する。これにより、
メモリセル領域３及び周辺トランジスタ領域４にＮｃｈ
ＬＤＤトランジスタ１１ａ〜１１ｅが形成され、ＮＡＮ
Ｄ型マスクＲＯＭの母体が完成する。図示してはいない
が、ＣＭＯＳ回路を採用している場合は周辺トランジス
タ領域４にＰｃｈトランジスタが形成される。その後、
メモリセル領域３の所望のトランジスタをイオン注入に
てエンハンスメントタイプからディプリーションタイプ
に変えることによりデータ書き込みを行い、配線工程を
経てＮＡＮＤ型マスクＲＯＭが完成される。
【０００５】
【発明が解決しようとする課題】ＮＡＮＤ型マスクＲＯ
Ｍの高集積化に伴い、図３（ｃ）に示すようにメモリセ
ル領域３におけるゲート電極６ａ〜６ｄの間隔がハーフ
ミクロン以下となり、その狭い所に側壁９ａ〜９ｈが形
成されるため、イオン注入が不完全となり、Ｎ+型拡散
層１０ａ，１０ｅ〜１０ｇに比べてＮ+型拡散層１０ｂ
〜１０ｄの接合の深さが浅くなり、極端な場合には、Ｎ
+型拡散層１０ｂ〜１０ｄが形成されなくなる。そのた
めＮｃｈＬＤＤエンハンスメントタイプトランジスタ１
１ａ〜１１ｄのオン電流が低下し、デバイスの信頼性及
び歩留りが低下するという問題点があった。
Ｍの高集積化に伴い、図３（ｃ）に示すようにメモリセ
ル領域３におけるゲート電極６ａ〜６ｄの間隔がハーフ
ミクロン以下となり、その狭い所に側壁９ａ〜９ｈが形
成されるため、イオン注入が不完全となり、Ｎ+型拡散
層１０ａ，１０ｅ〜１０ｇに比べてＮ+型拡散層１０ｂ
〜１０ｄの接合の深さが浅くなり、極端な場合には、Ｎ
+型拡散層１０ｂ〜１０ｄが形成されなくなる。そのた
めＮｃｈＬＤＤエンハンスメントタイプトランジスタ１
１ａ〜１１ｄのオン電流が低下し、デバイスの信頼性及
び歩留りが低下するという問題点があった。
【０００６】本発明の目的は、工程数及びマスクを増や
すことなく、メモリセルトランジスタのオン電流を増加
させる半導体装置の製造方法を提供することにある。
すことなく、メモリセルトランジスタのオン電流を増加
させる半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、半導体基板
上に分離区画されたメモリセル領域と周辺トランジスタ
領域とに、単層ドレイントランジスタを形成した後、絶
縁膜を堆積してエッチバックを行い、メモリセル領域の
絶縁膜を除去し、かつ周辺トランジスタ領域には前記絶
縁膜からなる側壁を形成することにより、自己整合的に
周辺トランジスタ領域にＬＤＤトランジスタ，メモリセ
ル領域にシングルドレイントランジスタを形成するもの
である。
め、本発明に係る半導体装置の製造方法は、半導体基板
上に分離区画されたメモリセル領域と周辺トランジスタ
領域とに、単層ドレイントランジスタを形成した後、絶
縁膜を堆積してエッチバックを行い、メモリセル領域の
絶縁膜を除去し、かつ周辺トランジスタ領域には前記絶
縁膜からなる側壁を形成することにより、自己整合的に
周辺トランジスタ領域にＬＤＤトランジスタ，メモリセ
ル領域にシングルドレイントランジスタを形成するもの
である。
【０００８】また前記単層ドレイントランジスタは、前
記半導体基板とは逆導電型である。
記半導体基板とは逆導電型である。
【０００９】また本発明に係る半導体装置の製造方法
は、ゲート電極形成工程と、第１のイオン注入工程と、
絶縁膜形成工程と、側壁形成工程と、第２のイオン注入
工程とを有する半導体装置の製造方法であって、ゲート
電極形成工程は、メモリセル領域と周辺トランジスタ領
域を分離酸化膜によって区画された半導体基板上にゲー
ト絶縁膜を介してゲート電極を形成する処理であり、第
１のイオン注入工程は、前記ゲート電極をマスクとして
前記半導体基板とは逆導電型の第１のイオンを注入する
処理であり、絶縁膜形成工程は、前記半導体基板の前記
メモリセル領域における前記ゲート電極の相互間を完全
に絶縁膜で埋め込み、かつ該ゲート電極のエッジには絶
縁膜を堆積させず、前記周辺トランジスタ領域における
前記ゲート電極全面に絶縁膜を設ける処理であり、側壁
形成工程は、前記絶縁膜を異方性エッチバックすること
により、前記メモリセル領域の前記ゲート電極間の前記
絶縁膜を除去し、かつ前記周辺トランジスタ領域のゲー
ト電極に側壁を形成する処理であり、第２のイオン注入
工程は、前記ゲート電極及び前記側壁をマスクとして前
記半導体基板とは逆導電型の第２のイオンを注入する処
理である。
は、ゲート電極形成工程と、第１のイオン注入工程と、
絶縁膜形成工程と、側壁形成工程と、第２のイオン注入
工程とを有する半導体装置の製造方法であって、ゲート
電極形成工程は、メモリセル領域と周辺トランジスタ領
域を分離酸化膜によって区画された半導体基板上にゲー
ト絶縁膜を介してゲート電極を形成する処理であり、第
１のイオン注入工程は、前記ゲート電極をマスクとして
前記半導体基板とは逆導電型の第１のイオンを注入する
処理であり、絶縁膜形成工程は、前記半導体基板の前記
メモリセル領域における前記ゲート電極の相互間を完全
に絶縁膜で埋め込み、かつ該ゲート電極のエッジには絶
縁膜を堆積させず、前記周辺トランジスタ領域における
前記ゲート電極全面に絶縁膜を設ける処理であり、側壁
形成工程は、前記絶縁膜を異方性エッチバックすること
により、前記メモリセル領域の前記ゲート電極間の前記
絶縁膜を除去し、かつ前記周辺トランジスタ領域のゲー
ト電極に側壁を形成する処理であり、第２のイオン注入
工程は、前記ゲート電極及び前記側壁をマスクとして前
記半導体基板とは逆導電型の第２のイオンを注入する処
理である。
【００１０】また本発明に係る半導体装置の製造方法
は、ゲート電極形成工程と、第１のイオン注入工程と、
絶縁膜形成工程と、側壁形成工程と、第２のイオン注入
工程とを有する半導体装置の製造方法であって、ゲート
電極形成工程は、メモリセル領域と周辺トランジスタ領
域を分離酸化膜によって区画された半導体基板上にゲー
ト絶縁膜を介してゲート電極を形成する処理であり、第
１のイオン注入工程は、前記ゲート電極をマスクとして
前記半導体基板とは逆導電型の第１のイオンを注入する
処理であり、絶縁膜形成工程は、前記半導体基板の前記
メモリセル領域における前記ゲート電極の相互間を絶縁
膜で埋め込み、かつ該ゲート電極のエッジには絶縁膜を
堆積させず、前記周辺トランジスタ領域における前記ゲ
ート電極相互間に絶縁膜を設けるとともに該ゲート電極
の一方のエッジに絶縁膜を堆積させない処理であり、側
壁形成工程は、前記絶縁膜を異方性エッチバックするこ
とにより、前記メモリセル領域及び周辺トランジスタ領
域の前記ゲート電極間の前記絶縁膜を除去し、前記周辺
トランジスタ領域のゲート電極の一方のエッジに絶縁膜
からなる側壁を形成する処理であり、第２のイオン注入
工程は、前記ゲート電極及び前記側壁をマスクとして前
記半導体基板とは逆導電型の第２のイオンを注入する処
理である。
は、ゲート電極形成工程と、第１のイオン注入工程と、
絶縁膜形成工程と、側壁形成工程と、第２のイオン注入
工程とを有する半導体装置の製造方法であって、ゲート
電極形成工程は、メモリセル領域と周辺トランジスタ領
域を分離酸化膜によって区画された半導体基板上にゲー
ト絶縁膜を介してゲート電極を形成する処理であり、第
１のイオン注入工程は、前記ゲート電極をマスクとして
前記半導体基板とは逆導電型の第１のイオンを注入する
処理であり、絶縁膜形成工程は、前記半導体基板の前記
メモリセル領域における前記ゲート電極の相互間を絶縁
膜で埋め込み、かつ該ゲート電極のエッジには絶縁膜を
堆積させず、前記周辺トランジスタ領域における前記ゲ
ート電極相互間に絶縁膜を設けるとともに該ゲート電極
の一方のエッジに絶縁膜を堆積させない処理であり、側
壁形成工程は、前記絶縁膜を異方性エッチバックするこ
とにより、前記メモリセル領域及び周辺トランジスタ領
域の前記ゲート電極間の前記絶縁膜を除去し、前記周辺
トランジスタ領域のゲート電極の一方のエッジに絶縁膜
からなる側壁を形成する処理であり、第２のイオン注入
工程は、前記ゲート電極及び前記側壁をマスクとして前
記半導体基板とは逆導電型の第２のイオンを注入する処
理である。
【００１１】また前記絶縁膜をバイアスＥＣＲＣＶＤ法
によって形成するものである。
によって形成するものである。
【００１２】
【作用】メモリセル領域のゲート電極に側壁を形成させ
ることなく、周辺トランジスタ領域のゲート電極に側壁
を形成することにより、工程数を増やすことなくメモリ
セルトランジスタのオン電流を増加させる。
ることなく、周辺トランジスタ領域のゲート電極に側壁
を形成することにより、工程数を増やすことなくメモリ
セルトランジスタのオン電流を増加させる。
【００１３】
【実施例】以下、本発明の実施例を図により説明する。
【００１４】（実施例１）図１は、本発明の実施例１を
工程順に示す断面図である。
工程順に示す断面図である。
【００１５】図において本発明に係る半導体装置の製造
方法は基本的構成として、半導体基板上に分離区画され
たメモリセル領域と周辺トランジスタ領域とに、単層ド
レイントランジスタを形成した後、絶縁膜を堆積してエ
ッチバックを行い、メモリセル領域の絶縁膜を除去し、
かつ周辺トランジスタ領域には前記絶縁膜からなる側壁
を形成することにより、自己整合的に周辺トランジスタ
領域にＬＤＤトランジスタ，メモリセル領域にシングル
ドレイントランジスタを形成するものである。次に本発
明に係る半導体装置の製造方法についての具体例を説明
する。図１（ａ）に示すように選択酸化法によりＰ型シ
リコン基板１に厚さ０．３〜０．５μｍのフィールド酸
化膜２を形成し、フィールド酸化膜２によりメモリセル
領域３と周辺トランジスタ領域４とに分離する。さらに
５〜２０ｎｍのゲート酸化膜５を形成した後、ポリシリ
コンを堆積し、レジストをマスクとしてポリシリコンを
選択エッチングすることにより、ポリシリコンからなる
ゲート電極６ａ〜６ｅを形成する。このときメモリセル
領域３のゲート電極６ａ〜６ｄのゲート長を０．１〜
０．５μｍとし、ゲート電極間隔とポリシリコン膜厚と
を最適化してアスペクト比を１以上にすることが重要で
ある。また周辺トランジスタ領域４のゲート電極６ｅの
ゲート長は、たとえば０．４〜０．８μｍとする。ここ
でゲート電極６ａ〜６ｅの材料としてポリシリコンを用
いたが、高融点金属（ＷＳｉ，Ｍｏ等）とポリシリコン
の２層構造、すなわちポリサイドを用いても良い。
方法は基本的構成として、半導体基板上に分離区画され
たメモリセル領域と周辺トランジスタ領域とに、単層ド
レイントランジスタを形成した後、絶縁膜を堆積してエ
ッチバックを行い、メモリセル領域の絶縁膜を除去し、
かつ周辺トランジスタ領域には前記絶縁膜からなる側壁
を形成することにより、自己整合的に周辺トランジスタ
領域にＬＤＤトランジスタ，メモリセル領域にシングル
ドレイントランジスタを形成するものである。次に本発
明に係る半導体装置の製造方法についての具体例を説明
する。図１（ａ）に示すように選択酸化法によりＰ型シ
リコン基板１に厚さ０．３〜０．５μｍのフィールド酸
化膜２を形成し、フィールド酸化膜２によりメモリセル
領域３と周辺トランジスタ領域４とに分離する。さらに
５〜２０ｎｍのゲート酸化膜５を形成した後、ポリシリ
コンを堆積し、レジストをマスクとしてポリシリコンを
選択エッチングすることにより、ポリシリコンからなる
ゲート電極６ａ〜６ｅを形成する。このときメモリセル
領域３のゲート電極６ａ〜６ｄのゲート長を０．１〜
０．５μｍとし、ゲート電極間隔とポリシリコン膜厚と
を最適化してアスペクト比を１以上にすることが重要で
ある。また周辺トランジスタ領域４のゲート電極６ｅの
ゲート長は、たとえば０．４〜０．８μｍとする。ここ
でゲート電極６ａ〜６ｅの材料としてポリシリコンを用
いたが、高融点金属（ＷＳｉ，Ｍｏ等）とポリシリコン
の２層構造、すなわちポリサイドを用いても良い。
【００１６】次にゲート電極６ａ〜６ｅをマスクとして
ヒ素を加速エネルギー３０〜５０ＫｅＶ，注入量１〜５
×１０13ｃｍ-2イオン注入する。これにより、Ｎ-型拡
散層７ａ〜７ｇが形成される。
ヒ素を加速エネルギー３０〜５０ＫｅＶ，注入量１〜５
×１０13ｃｍ-2イオン注入する。これにより、Ｎ-型拡
散層７ａ〜７ｇが形成される。
【００１７】次に図１（ｂ）に示すようにＰ型シリコン
基板１の全面にバイアスＥＣＲＣＶＤ法を用いて、例え
ばＳｉＯ2等の絶縁膜８を形成する。成膜条件は、例え
ば平均自由工程の長い（数メートル）１〜数ｍＴｏｒｒ
の圧力において、ガスはＳｉＨ4，Ａｒ，Ｏ2を用いてパ
ワー１００〜５００Ｗ，膜厚はゲート電極６ａ〜６ｄの
間隔の１／２以上とする。こうすることによりメモリセ
ル領域３のゲート電極間６ａ−６ｂ，６ｂ−６ｃ，６ｃ
−６ｄを絶縁膜８で埋め込み、かつゲート電極６ａ〜６
ｄのエッジ１２ａ〜１２ｈには、絶縁膜８が堆積され
ず、一方、周辺トランジスタ領域４のゲート電極６ｅの
エッジ１２ｉ，１２ｇには絶縁膜８が堆積される。この
ことが重要である。
基板１の全面にバイアスＥＣＲＣＶＤ法を用いて、例え
ばＳｉＯ2等の絶縁膜８を形成する。成膜条件は、例え
ば平均自由工程の長い（数メートル）１〜数ｍＴｏｒｒ
の圧力において、ガスはＳｉＨ4，Ａｒ，Ｏ2を用いてパ
ワー１００〜５００Ｗ，膜厚はゲート電極６ａ〜６ｄの
間隔の１／２以上とする。こうすることによりメモリセ
ル領域３のゲート電極間６ａ−６ｂ，６ｂ−６ｃ，６ｃ
−６ｄを絶縁膜８で埋め込み、かつゲート電極６ａ〜６
ｄのエッジ１２ａ〜１２ｈには、絶縁膜８が堆積され
ず、一方、周辺トランジスタ領域４のゲート電極６ｅの
エッジ１２ｉ，１２ｇには絶縁膜８が堆積される。この
ことが重要である。
【００１８】次に図３（ｃ）に示すように異方性ドライ
エッチングにより絶縁膜８からなる側壁９ａ，９ｂが周
辺トランジスタ領域４のみに形成され、メモリセル領域
３では絶縁膜８は除去される。このとき絶縁膜８とＰ型
シリコン基板１とのエッチバックの選択比は３０以上が
好ましい。
エッチングにより絶縁膜８からなる側壁９ａ，９ｂが周
辺トランジスタ領域４のみに形成され、メモリセル領域
３では絶縁膜８は除去される。このとき絶縁膜８とＰ型
シリコン基板１とのエッチバックの選択比は３０以上が
好ましい。
【００１９】次にゲート電極６ａ〜６ｅ及び側壁９ａ，
９ｂをマスクとしてヒ素をイオン注入して、Ｎ+型拡散
層１０ａ〜１０ｇを形成することにより、何ら工程数も
マスクを増やさず自己整合的に、周辺トランジスタ領域
４にＮｃｈＬＤＤエンハンスメントタイプトランジス
タ，メモリセル領域３にＮｃｈシングルドレインセルト
ランジスタ１３ａ〜１３ｄがそれぞれ形成される。
９ｂをマスクとしてヒ素をイオン注入して、Ｎ+型拡散
層１０ａ〜１０ｇを形成することにより、何ら工程数も
マスクを増やさず自己整合的に、周辺トランジスタ領域
４にＮｃｈＬＤＤエンハンスメントタイプトランジス
タ，メモリセル領域３にＮｃｈシングルドレインセルト
ランジスタ１３ａ〜１３ｄがそれぞれ形成される。
【００２０】したがってメモリセル領域３のＮ+型拡散
層１０ｂ〜１０ｄを、Ｎ+型拡散層１０ａ，１０ｅ〜１
０ｆと同等の接合深さ、例えば０．１〜０．１５μｍに
することが可能となり、かつＬＤＤからシングルドレイ
ントランジスタに代ったことにより、セルトランジスタ
のオン電流を増加可能とする。そのためデバイスの信頼
性及び歩留りが向上する。後の工程は従来技術と同様で
あるため省略する。
層１０ｂ〜１０ｄを、Ｎ+型拡散層１０ａ，１０ｅ〜１
０ｆと同等の接合深さ、例えば０．１〜０．１５μｍに
することが可能となり、かつＬＤＤからシングルドレイ
ントランジスタに代ったことにより、セルトランジスタ
のオン電流を増加可能とする。そのためデバイスの信頼
性及び歩留りが向上する。後の工程は従来技術と同様で
あるため省略する。
【００２１】（実施例２）本発明の実施例２について図
２を用いて説明する。
２を用いて説明する。
【００２２】前記実施例１との相違点は、周辺トランジ
スタ領域４におけるゲート電極６ｅ，６ｆ間の間隔をメ
モリセル領域３におけるゲート電極相互の間隔と同じに
する点にある。
スタ領域４におけるゲート電極６ｅ，６ｆ間の間隔をメ
モリセル領域３におけるゲート電極相互の間隔と同じに
する点にある。
【００２３】本実施例では、周辺トランジスタ領域４に
おけるゲート電極６ｅ，６ｆの対向する端面には側壁が
形成されず、反対側の端面にのみ側壁９ａ，９ｂが形成
されることとなり、周辺トランジスタ領域４におけるゲ
ート電極６ｅ，６ｆ及び側壁９ａ，９ｂをマスクとして
ヒ素をイオン注入してＮ+型拡散層１０ｇ，１０ｈを形
成することにより、周辺トランジスタ領域４に片側ＬＤ
Ｄトランジスタ１４ａ，１４ｂが形成される。さらにＮ
+型拡散層１０ｇの層抵抗をＮ-型拡散層７ｆ，７ｇに比
べ低くできる。したがって回路構成においてＮ+型拡散
層１０ｆ，１０ｈをドレイン，Ｎ+拡散層１０ｇをソー
スとした場合には、メモリセルトランジスタ１３ａ〜１
３ｄのオン電流を増加させると同時に周辺トランジスタ
領域４のオン電流も増加できるという効果がある。
おけるゲート電極６ｅ，６ｆの対向する端面には側壁が
形成されず、反対側の端面にのみ側壁９ａ，９ｂが形成
されることとなり、周辺トランジスタ領域４におけるゲ
ート電極６ｅ，６ｆ及び側壁９ａ，９ｂをマスクとして
ヒ素をイオン注入してＮ+型拡散層１０ｇ，１０ｈを形
成することにより、周辺トランジスタ領域４に片側ＬＤ
Ｄトランジスタ１４ａ，１４ｂが形成される。さらにＮ
+型拡散層１０ｇの層抵抗をＮ-型拡散層７ｆ，７ｇに比
べ低くできる。したがって回路構成においてＮ+型拡散
層１０ｆ，１０ｈをドレイン，Ｎ+拡散層１０ｇをソー
スとした場合には、メモリセルトランジスタ１３ａ〜１
３ｄのオン電流を増加させると同時に周辺トランジスタ
領域４のオン電流も増加できるという効果がある。
【００２４】以上説明したように本発明は、Ｎ-型単層
ドレイントランジスタを形成した後、バイアスＥＣＲＣ
ＶＤ法により絶縁膜を堆積してエッチバックを行い、メ
モリセル領域においては絶縁膜を除去し、周辺トランジ
スタ領域では絶縁膜からなる側壁を形成することによ
り、何ら工程数もマスクも増加させることなく、自己整
合的に周辺トランジスタ領域にはＬＤＤトランジスタ，
メモリセル領域にはシングルドレイントランジスタを形
成することができ、ハーフミクロン以下のゲート長を有
するＮＡＮＤ型メモリセルトランジスタのオン電流を増
加させることができる。したがって、デバイスの信頼性
及び歩留りを向上できる。
ドレイントランジスタを形成した後、バイアスＥＣＲＣ
ＶＤ法により絶縁膜を堆積してエッチバックを行い、メ
モリセル領域においては絶縁膜を除去し、周辺トランジ
スタ領域では絶縁膜からなる側壁を形成することによ
り、何ら工程数もマスクも増加させることなく、自己整
合的に周辺トランジスタ領域にはＬＤＤトランジスタ，
メモリセル領域にはシングルドレイントランジスタを形
成することができ、ハーフミクロン以下のゲート長を有
するＮＡＮＤ型メモリセルトランジスタのオン電流を増
加させることができる。したがって、デバイスの信頼性
及び歩留りを向上できる。
【図１】本発明の実施例１を工程順に示す断面図であ
る。
る。
【図２】本発明の実施例２を工程順に示す断面図であ
る。
る。
【図３】従来例に係る半導体メモリの製造方法を工程順
に示す断面図である。
に示す断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ メモリセル領域 ４ 周辺トランジスタ領域 ５ ゲート酸化膜 ６ａ〜６ｆ ゲート電極 ７ａ〜７ｇ Ｎ-型拡散層 ８ 絶縁膜 ９ａ，９ｂ 側壁 １０ａ〜１０ｈ Ｎ+型拡散層 １１ａ〜１１ｅ ＮｃｈＬＤＤトランジスタ １２ａ〜１２ｊ エッジ １３ａ〜１３ｄ Ｎｃｈシングルドレインセルトランジ
スタ １４ａ，１４ｂ 片側ＬＤＤトランジスタ
スタ １４ａ，１４ｂ 片側ＬＤＤトランジスタ
Claims (5)
- 【請求項１】 半導体基板上に分離区画されたメモリセ
ル領域と周辺トランジスタ領域とに、単層ドレイントラ
ンジスタを形成した後、絶縁膜を堆積してエッチバック
を行い、 メモリセル領域の絶縁膜を除去し、かつ周辺トランジス
タ領域には前記絶縁膜からなる側壁を形成することによ
り、自己整合的に周辺トランジスタ領域にＬＤＤトラン
ジスタ，メモリセル領域にシングルドレイントランジス
タを形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記単層ドレイントランジスタは、前記
半導体基板とは逆導電型であることを特徴とする請求項
１に記載の半導体装置の製造方法。 - 【請求項３】 ゲート電極形成工程と、第１のイオン注
入工程と、絶縁膜形成工程と、側壁形成工程と、第２の
イオン注入工程とを有する半導体装置の製造方法であっ
て、 ゲート電極形成工程は、メモリセル領域と周辺トランジ
スタ領域を分離酸化膜によって区画された半導体基板上
にゲート絶縁膜を介してゲート電極を形成する処理であ
り、 第１のイオン注入工程は、前記ゲート電極をマスクとし
て前記半導体基板とは逆導電型の第１のイオンを注入す
る処理であり、 絶縁膜形成工程は、前記半導体基板の前記メモリセル領
域における前記ゲート電極の相互間を完全に絶縁膜で埋
め込み、かつ該ゲート電極のエッジには絶縁膜を堆積さ
せず、前記周辺トランジスタ領域における前記ゲート電
極全面に絶縁膜を設ける処理であり、 側壁形成工程は、前記絶縁膜を異方性エッチバックする
ことにより、前記メモリセル領域の前記ゲート電極間の
前記絶縁膜を除去し、かつ前記周辺トランジスタ領域の
ゲート電極に側壁を形成する処理であり、 第２のイオン注入工程は、前記ゲート電極及び前記側壁
をマスクとして前記半導体基板とは逆導電型の第２のイ
オンを注入する処理であることを特徴とする半導体装置
の製造方法。 - 【請求項４】 ゲート電極形成工程と、第１のイオン注
入工程と、絶縁膜形成工程と、側壁形成工程と、第２の
イオン注入工程とを有する半導体装置の製造方法であっ
て、 ゲート電極形成工程は、メモリセル領域と周辺トランジ
スタ領域を分離酸化膜によって区画された半導体基板上
にゲート絶縁膜を介してゲート電極を形成する処理であ
り、 第１のイオン注入工程は、前記ゲート電極をマスクとし
て前記半導体基板とは逆導電型の第１のイオンを注入す
る処理であり、 絶縁膜形成工程は、前記半導体基板の前記メモリセル領
域における前記ゲート電極の相互間を絶縁膜で埋め込
み、かつ該ゲート電極のエッジには絶縁膜を堆積させ
ず、前記周辺トランジスタ領域における前記ゲート電極
相互間に絶縁膜を設けるとともに該ゲート電極の一方の
エッジに絶縁膜を堆積させない処理であり、 側壁形成工程は、前記絶縁膜を異方性エッチバックする
ことにより、前記メモリセル領域及び周辺トランジスタ
領域の前記ゲート電極間の前記絶縁膜を除去し、前記周
辺トランジスタ領域のゲート電極の一方のエッジに絶縁
膜からなる側壁を形成する処理であり、 第２のイオン注入工程は、前記ゲート電極及び前記側壁
をマスクとして前記半導体基板とは逆導電型の第２のイ
オンを注入する処理であることを特徴とする半導体装置
の製造方法。 - 【請求項５】 前記絶縁膜をバイアスＥＣＲＣＶＤ法に
よって形成することを特徴とする請求項１，３又は４に
記載の半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP7114322A JP2643907B2 (ja) | 1995-05-12 | 1995-05-12 | 半導体装置の製造方法 |
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|---|---|---|---|
| JP7114322A JP2643907B2 (ja) | 1995-05-12 | 1995-05-12 | 半導体装置の製造方法 |
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| JP2643907B2 JP2643907B2 (ja) | 1997-08-25 |
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ID=14634945
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Cited By (1)
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| KR100320778B1 (ko) * | 1998-12-21 | 2002-01-17 | 니시무로 타이죠 | 반도체장치 및 그 제조방법 |
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- 1995-05-12 JP JP7114322A patent/JP2643907B2/ja not_active Expired - Fee Related
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1996
- 1996-05-10 US US08/644,272 patent/US5610092A/en not_active Expired - Fee Related
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| JP2643907B2 (ja) | 1997-08-25 |
| US5610092A (en) | 1997-03-11 |
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