CN107680931A - 半导体装置及其制造方法 - Google Patents

Abstract

本发明提供了半导体装置及其制造方法。半导体装置包含半导体基底，具有隔离槽和两个主动区，其中两个主动区通过隔离槽分隔。半导体装置更包含第一绝缘部设置于隔离槽的下部，衬垫层设置于隔离槽的上部的侧壁上，以及第二绝缘部设置于隔离槽的上部。本发明通过衬垫层的设置，可确保当工艺发生变异时，接触插塞的掺质仅通过半导体基底的表面扩散至半导体基板中，在半导体装置尺寸持续缩小的趋势下，同时提高工艺宽裕度和良品率。

Description

半导体装置及其制造方法

技术领域

本发明是关于半导体装置及其制造方法，特别是有关于隔离槽内具有衬垫层的半导体装置及其制造方法。

背景技术

在半导体装置的工艺中，通过形成在半导体基底内的隔离槽分隔两个主动区(active region)。为了增加半导体装置内的元件堆叠密度以及改善装置的整体表现，目前的技术持续地朝向缩小半导体装置的尺寸而努力。然而随着半导体装置的尺寸缩减，工艺宽裕度不足和工艺良品率下降等问题发生的机率相对提高。因此在半导体装置的技术领域中需要可进一步缩小尺寸，并提高工艺宽裕度和良品率的半导体装置及其制造方法。

发明内容

本发明提供了半导体装置的实施例及其制造方法，通过在隔离槽内设置衬垫层，确保接触插塞的掺质于后续的热工艺中仅会通过半导体基底上方扩散至半导体基底中，从而准确控制字线两侧的掺质浓度，而当接触插塞因工艺变异而具有延伸部时，衬垫层更可避免延伸部中的掺质通过隔离槽上部的侧壁扩散至半导体基底内，使得字线两侧的掺质浓度产生变异，如此便可以克服在半导体装置尺寸持续缩小的趋势下，由于传统的半导体装置中扩散的掺质距离栅极结构或其他导电结构太近，而容易产生的漏电流问题，例如负栅极偏压时的穿隧电流(gate-induced drain leakage current，GIDL)。

根据一些实施例，提供半导体装置。半导体装置包含具有隔离槽和两个主动区的半导体基底，其中两个主动区通过隔离槽分隔。半导体装置更包含设置于隔离槽的下部的第一绝缘部，设置于隔离槽的上部的侧壁上的衬垫层，以及设置于隔离槽的上部的第二绝缘部。

根据一些实施例，提供半导体装置的制造方法。半导体装置的制造方法包含形成隔离槽于半导体基底的两个主动区之间。半导体装置的制造方法更包含形成第一绝缘部，填入隔离槽的下部，形成衬垫层于隔离槽的上部的侧壁上，以及形成第二绝缘部，填入隔离槽的上部。

本发明的半导体装置，通过形成于隔离槽侧壁的衬垫层，可确保接触插塞的掺质于后续的热工艺中仅会通过半导体基底上方扩散至半导体基底中，从而准确控制字线两侧的掺质浓度。详细而言，当接触插塞因工艺变异而具有延伸部时，可避免延伸部中的掺质通过隔离槽上部的侧壁扩散至半导体基底内，使得字线两侧的掺质浓度产生变异，而导致栅极引发漏极漏电流的问题。此外，当衬垫层具有U形结构时，更可防止当工艺产生变异时，空隙延伸至隔离槽下部，避免接触插塞的延伸部中的掺质通过隔离槽下部扩散至半导体基底中。综合而言，本发明通过衬垫层的设置，可确保当工艺发生变异时，接触插塞的掺质仅通过半导体基底的表面扩散至半导体基板中，在半导体装置尺寸持续缩小的趋势下，同时提高工艺宽裕度和良品率。

本发明的半导体装置可应用于多种类型的半导体装置，例如具有接触插塞位于隔离槽的一部分上方的半导体装置，为让本发明的特征和优点能更明显易懂，下文特举出应用于存储器装置的实施例，并配合所附图式，作详细说明如下。

附图说明

图1是根据本发明的一些实施例，显示存储器体装置的上视图；

图2A-图2J’是根据本发明的一些实施例，显示形成存储器装置不同阶段的剖面示意图；

图3A-图3B’是根据本发明的另一些实施例，显示形成存储器装置不同阶段的剖面示意图，其中图2A-图2J’和图3A-图3B’是显示存储器装置沿图1线A-A的剖面示意图。

附图标号：

101～半导体基底；

103、105、123～介电层；

107～隔离槽；

109～第一绝缘部；

111～主动区；

113、113’～衬垫层；

115～第二绝缘部；

117～图案化遮罩；

119～字线沟槽；

121～字线；

125～位线沟槽；

127～位线；

127A、127C～导电层；

127B～衬层；

129～绝缘层；

131～保护层；

133～接触开口；

134～空隙；

135～接触插塞；

136～延伸部。

具体实施方式

以下参照本发明实施例的图式以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。图式中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。

图1是根据本发明存储器体装置一些实施例的上视图。如图1所示，在上视图中，存储器装置在半导体基底101内具有椭圆形的主动区111和字线121，半导体基底101上具有接触插塞135和位线127。

图2A-图2J绘示本发明存储器装置的制作方法的第一实施例的剖面示意图，其沿图1A-A线段绘示而成。请参照图2A，首先，提供半导体基底101，半导体基底101例如为硅或其他半导体基底、化合物半导体基底、合金半导体基底、绝缘层上覆硅(silicon-on-insulator，SOI)基底或轻掺杂的P型或N型基底。接着，在半导体基底101上依序形成介电层103和介电层105。介电层103和介电层105的材料例如为氧化硅、氮化硅、氮氧化硅或前述的组合，且其形成方法例如为化学气相沉积法、原子层沉积法、旋转涂布法或其他合适的工艺。在一些实施例中，介电层103和介电层105例如为不同的材料。举例而言，介电层103例如为氧化硅，而介电层105例如为氮化硅。

请参照图2B，进行一刻蚀工艺，以在半导体基底101中形成隔离槽107。隔离槽107穿过介电层103及105，并将半导体基底101分隔为两个主动区111(后续将在主动区111形成其他元件)。在一些实施例中，隔离槽107通过包含干刻蚀、湿刻蚀或前述组合的刻蚀工艺所形成。接着，在隔离槽107的下部填入第一绝缘部109。第一绝缘部109的材料例如为氧化硅、氮化硅、氮氧化硅或前述的组合，且其形成方法例如是先在隔离槽107内填入绝缘材料，并回蚀(etch back)一部分位于隔离槽107上部的绝缘材料而形成。

请参照图2C，在隔离槽107的上部的侧壁上和隔离槽107内的第一绝缘部109的顶面上形成衬垫层113，并在隔离槽107的上部，即隔离槽107内的衬垫层113上形成第二绝缘部115。在一些实施例中，衬垫层113具有一部分位于第一绝缘部109和第二绝缘部115之间，且衬垫层113在垂直于半导体基底101的表面的剖面中具有U形的形状。衬垫层113的材料例如为氧化硅、氮化硅、氮氧化硅或前述的组合，且其形成方法例如为化学气相沉积法、原子层沉积法、旋转涂布法或其他合适的工艺。在一些实施例中，衬垫层113的材料例如与介电层105相同。第二绝缘部115的材料例如为氧化硅、氮化硅、氮氧化硅或前述的组合，且其形成方法例如为化学气相沉积法、原子层沉积法、旋转涂布法或其他合适的工艺。值得注意的是，衬垫层113的材料与第二绝缘部115的材料不同，且具有高的刻蚀选择比。

在一些实施例中，衬垫层113和第二绝缘部115的形成方法例如是先顺应性的于半导体基底101上形成衬垫层材料(未绘示)，再毯覆性的于半导体基底101上形成绝缘材料(未绘示)，接着再以介电层105为停止层进行一平坦化工艺，移除介电层105上方的衬垫层材料及绝缘材料以形成衬垫层113和第二绝缘部115。其中，平坦化工艺例如可包含化学机械研磨工艺、研磨(grinding)工艺、刻蚀工艺或其他合适的工艺。

请参照图2D，在介电层105上形成图案化遮罩117。图案化遮罩117的材料例如为氧化硅或其他合适的材料，且其形成方法可例如为光刻(photolithography)、双图案光刻(double patterning)或其他合适的工艺。图案化遮罩117在后续于半导体基底101中形成字线沟槽119的刻蚀工艺中使用(图2E)，未覆盖图案化遮罩117的区域为后续在主动区111中形成字线的区域。

请参照图2E，经由图案化遮罩117对半导体基底101进行刻蚀，移除一部分的介电层103、介电层105和半导体基底101以形成字线沟槽119。然后，在字线沟槽119的下部形成字线121。字线121例如为一栅极结构。在一些实施例中，字线121可包含栅极电极、衬层和栅极介电层(未绘示)。相似地，字线121通过在字线沟槽119内填入栅极电极、衬层和栅极介电层的材料，并回蚀一部分位于字线沟槽119上部的材料而形成。

请参照图2F，在字线沟槽119的上部填入介电层123。介电层123的材料可包括氧化硅、氮化硅、氮氧化硅、前述的组合或其他合适的材料，且其形成方法可例如为化学气相沉积法、原子层沉积法或旋转涂布法。

请参照图2G，通过一刻蚀工艺移除一部分的介电层123和图案化遮罩117，以在半导体基底101的主动区111上形成位线沟槽125。接着，如图2H所示，在位线沟槽125上形成位线127，接着在半导体基底101上顺应性地形成绝缘层129，并在半导体基底101上毯覆性地形成保护层131。然后，以绝缘层129为停止层进行一平坦化工艺，以露出覆盖位线127的绝缘层129的上表面。平坦化工艺可包含化学机械研磨工艺、研磨工艺、刻蚀工艺、其他合适的工艺或前述的组合。

在一些实施例中，位线127包含导电层127A、衬层127B和导电层127C，其中导电层127A的材料例如为掺杂或未掺杂的多晶硅、铜、钨或前述的组合，衬层127B的材料例如为氮化钛、氮化钨、氮化钽或前述的组合，导电层127C材料例如为钨、铜、铝、金、铬、镍、铂、钛、铱、铑或前述的组合，且导电层127A、衬层127B和导电层127C的形成方法例如为溅射法、电镀法或电子束蒸镀法形成。

在一些实施例中，绝缘层129和保护层131的材料例如为氧化硅、氮化硅、氮氧化硅或前述的组合，且其形成方法例如为化学气相沉积法、原子层沉积法或旋转涂布法。在一些实施例中，绝缘层129和保护层131可由相同或不同的材料所形成。

请参照图2I，在自我对准接触开口的工艺中(self-aligned contact opening)，实施一刻蚀工艺，移除一部分的保护层131、绝缘层129和图案化遮罩117以形成接触开口133。在一些实施例中，接触开口133通过干刻蚀、湿刻蚀或前述的组合所形成。接着，请参照图2J，在接触开口133内填入导电材料以形成接触插塞135。在一些实施例中，接触插塞135的材料例如为掺杂的多晶硅。

请参照图2I’-图2J’，在本发明的一些实施例中，由于存储器装置的工艺可能会发生工艺变异，因此，在形成接触开口133的过程中，部分的第二绝缘部115可能会进一步被移除而在隔离槽107中形成空隙134。因此，在后续接触开口133内形成的接触插塞135可能会进一步延伸至隔离槽107中(如图2J’所示)。详细而言，接触插塞135具有延伸至隔离槽107上部且介于衬垫层113和第二绝缘部115之间的一延伸部136。换言之，隔离槽107中的衬垫层113会位于接触插塞135的延伸部136与半导体基底101之间。

图3A-图3B绘示本发明存储器装置的制作方法的第二实施例的剖面示意图，其沿图1A-A线段绘示而成。本实施例的制作方法大致如前实施例相同，差别在于图2C的步骤中，本实施例在隔离槽107的上部的侧壁上和隔离槽107内的第一绝缘部109的顶面上形成U型的衬垫层113之后，并在形成第二绝缘部115之前，更包括实施一刻蚀工艺，移除衬垫层113在第一绝缘部109的顶面上的部分(即图2C所示在第一绝缘部109和第二绝缘部115之间的部分)，以形成衬垫层113’，如图3A所示。详细而言，衬垫层113同时覆盖隔离槽107上部的侧壁及第一绝缘部109的顶部，而衬垫层113’仅覆盖隔离槽107上部的侧壁。

请参照图3B，本实施例的存储器装置由于移除了衬垫层113在第一绝缘部109的顶面上部分，因此后续形成的第二绝缘部115会与第一绝缘部109接触。

请参照图3B’，在本发明的一些实施例中，由于存储器装置的工艺可能会发生工艺变异，因此，在形成接触开口133的过程中(即图2I的步骤)，部分的第二绝缘部115可能会进一步移除而在隔离槽107中形成空隙134(相似于图2I’)。因此，在开口133内填入的接触插塞135会进一步延伸至隔离槽107中。详细而言，接触插塞135具有延伸至隔离槽107上部且介于衬垫层113’和第二绝缘部115之间的一延伸部136，如图3B’所示。换言之，隔离槽107中的衬垫层113’会位于导体层135的延伸部136与半导体基底101之间。

本发明通过形成于隔离槽109侧壁的衬垫层133/133’，可确保接触插塞135的掺质于后续的热工艺中仅会通过半导体基底101上方扩散至半导体基底101中，从而准确控制字线两侧的掺质浓度。详细而言，当接触插塞135因工艺变异而具有延伸部136时，可避免延伸部136中的掺质通过隔离槽107上部的侧壁扩散至半导体基底101内，使得字线两侧的掺质浓度产生变异，而导致栅极引发漏极漏电流的问题。此外，当衬垫层113具有U形结构时，更可防止当工艺产生变异时，空隙134延伸至隔离槽107下部，避免接触插塞135的延伸部136中的掺质通过隔离槽107下部扩散至半导体基底101中。综合而言，本发明通过衬垫层的设置，可确保当工艺发生变异时，接触插塞的掺质仅通过半导体基底的表面扩散至半导体基板中，在半导体装置尺寸持续缩小的趋势下，同时提高工艺宽裕度和良品率。

虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。因此本发明的保护范围当视权利要求为准。

Claims (11)

1.一种半导体装置，其特征在于，包括：

一半导体基底，具有一隔离槽和两个主动区，其中该两个主动区通过该隔离槽分隔；

一第一绝缘部，设置于该隔离槽的一下部；

一衬垫层，设置于该隔离槽的一上部的侧壁上；以及

一第二绝缘部，设置于该隔离槽的该上部。

2.如权利要求1所述的半导体装置，其特征在于，该第一绝缘部接触该第二绝缘部。

3.如权利要求1所述的半导体装置，其特征在于，该衬垫层更具有一部分设置于该第一绝缘部和该第二绝缘部之间，且该衬垫层在垂直于该半导体基底的表面的剖面中具有一U形的形状。

4.如权利要求1所述的半导体装置，其特征在于，该衬垫层的材料与该第二绝缘部的材料不同。

5.如权利要求1所述的半导体装置，其特征在于，更包括：

一接触插塞，设置于该半导体基底上，其中该接触插塞具有一延伸部，延伸进入该隔离槽且介于该第二绝缘部与该衬垫层之间。

6.如权利要求5所述的半导体装置，其特征在于，该衬垫层介于该延伸部与该半导体基底之间。

7.一种半导体装置的制造方法，其特征在于，包括：

形成一隔离槽于一半导体基底的两个主动区之间；

形成一第一绝缘部，填入该隔离槽的一下部；

形成一衬垫层于该隔离槽的一上部的侧壁上；以及

形成一第二绝缘部，填入该隔离槽的该上部。

8.如权利要求7所述的半导体装置的制造方法，其特征在于，该衬垫层更具有一部分形成于该第一绝缘部和该第二绝缘部之间，且该衬垫层在垂直于该半导体基底的表面的剖面中具有一U形的形状。

9.如权利要求8所述的半导体装置的制造方法，其特征在于，在形成第二绝缘部之前，更包括移除该衬垫层在该第一绝缘部和该第二绝缘部之间的该部分，使得该第一绝缘部接触之后形成的该第二绝缘部。

10.如权利要求7所述的半导体装置的制造方法，其特征在于，更包括：

形成一绝缘层于该半导体基底上；以及

实施一刻蚀工艺，移除一部分该绝缘层和一部分该第二绝缘部，以形成一开口于该绝缘层中和一空隙于该第二绝缘部中；

形成一接触插塞填入该开口，其中该接触插塞具有一延伸部，该延伸部填入该空隙且介于该第二绝缘部与该衬垫层之间。

11.如权利要求10所述的半导体装置的制造方法，其特征在于，该第二绝缘部与该衬垫层相比具有较高的刻蚀选择性。