KR20110072198A - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 기술은 단일측벽콘택(one side contact)에 연결된 매립비트라인을 갖는 반도체장치 제조 방법에 관한 것으로서, 기판을 식각하여 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치의 저면 및 내벽의 제1높이까지 제1라이너막을 형성하는 단계; 상기 제1라이너막이 형성된 트렌치의 타측 내벽에 상기 제1높이부터 상기 제1높이보다 높은 제2높이까지 라인 형태의 희생 패턴을 형성하는 단계; 상기 희생 패턴이 형성된 트렌치 내에 상기 제2높이까지 제3희생막을 매립하는 단계; 상기 제3희생막에 의해 드러난 트렌치의 내벽에 제2라이너막을 형성하는 단계; 및 상기 제3희생막을 제거하여 상기 복수의 트렌치의 일측 내벽을 라인 형태로 개방시키는 측벽 콘택 영역을 형성하는 단계를 포함한다. 본 기술에 따르면, 금속을 포함하는 매립비트라인을 형성함으로써, 매립비트라인의 저항을 감소시킬 수 있다. 또한, 매립비트라인과 활성영역을 접촉시키기 위한 측벽 콘택을 형성함에 있어서, 엣지 영역을 제외한 셀 영역에 한해 선택적으로 측벽 콘택을 형성할 수 있다. 뿐만 아니라, 균일한 프로파일의 측벽 콘택을 용이하게 형성할 수 있다.
반도체 장치, 측벽 콘택, 매립비트라인

Description

반도체 장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 보다 상세히는 단일측벽콘택(one side contact)에 연결된 매립비트라인을 구비하는 반도체 장치의 제조 방법에 관한 것이다.
종래의 MOSFET 소자는 소자의 극미세화로 인한 누설전류, 온전류(on current), 단채널 효과(Short channel effect) 등으로 인하여 집적도를 향상시키는 데 한계가 있다. 따라서, 종래기술은 이러한 문제점을 해결하기 위해 종래의 수평채널(planar channel)을 기판으로부터 돌출되는 수직 채널(Vertical channel)로 대체하는 방안을 제시하고 있다.
이하, 도면을 참조하여 종래기술에 따른 수직채널형 반도체 장치의 구조 및 문제점에 대해 상세히 살펴보도록 한다.
도 1a 및 도 1b는 종래기술에 따른 수직채널형 반도체 장치의 구조를 나타내 는 도면으로서, 도 1a는 반도체 장치의 사시도를 나타내고, 도 1b는 반도체 장치의 평면도를 나타낸다.
도시된 바와 같이, 종래기술에 따른 수직채널형 반도체 장치는 기판(10)으로부터 돌출된 복수의 필라(11), 제1방향(I-I')으로 평행하게 확장되는 복수의 매립비트라인(Buried Bit Line;BBL) 및 제1방향(I-I')과 교차하는 제2방향(II-II')으로 평행하게 확장되는 복수의 워드라인(Word Line;WL)을 구비한다.
구체적으로, 기판(10)상에 수직방향으로 연장된 필라(11)와 하드마스크막(14)을 포함하는 복수의 필라구조물이 구비된다. 각각의 필라(11)들은 외주 표면을 둘러싸는 서라운딩형 게이트 전극(13)을 구비하며, 필라(11)와 게이트 전극(13) 간에는 게이트 절연막(12)이 개재된다.
매립비트라인(Buried Bit Line;BBL)은 기판(10) 내에 불순물을 이온주입하여 형성되며, 이웃하는 매립비트라인(BBL)들 간에 트렌치(T)가 구비된다. 본 도면에는 도시되지 않았으나, 트렌치(T) 내에는 이웃하는 매립비트라인(BBL)들을 상호 분리시키기 위한 절연막이 매립된다.
워드라인(WL)은 제2방향(II-II')으로 배열된 필라(11)들의 게이트 전극(13)을 상호 연결시키면서, 매립비트라인(BBL)과 교차되어 확장된다.
그러나, 전술한 바와 같은 종래기술에 따르면, 이온주입공정(Implant)에 의해 기판(10) 내에 도펀트(Dopant)를 주입하여 매립비트라인(BBL)을 형성하기 때문에, 매립비트라인(BBL)의 저항을 감소시키는데 한계가 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 매립비트라인의 저항을 감소시키는데 적합한 반도체 장치 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 반도체 장치 제조 방법에 있어서, 셀 영역 및 엣지 영역을 포함하는 반도체 기판을 식각하여 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치의 전면을 따라 제1라이너 질화막을 형성하는 단계; 상기 셀 영역에 위치하는 트렌치의 일측 내벽에 형성된 제1라이너 질화막을 일부 제거하여, 상기 셀 영역에 위치하는 트렌치의 일측 내벽을 라인 형태로 개방시키는 측벽 콘택 영역을 형성하는 단계; 및 상기 복수의 트렌치의 전면을 따라 측벽콘택용 도전막을 형성하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 반도체 장치 제조 방법에 있어서, 기판을 식각하여 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치의 저면 및 내벽의 제1높이까지 제1라이너막을 형성하는 단계; 상기 제1라이너막이 형성된 트렌치의 타측 내벽에 희생 라이너막을 형성하는 단계; 상기 희생 라이너막이 형성된 트렌치 내에 상기 제2높이까지 제3희생막을 매립하는 단계; 상기 제3희생막에 의해 드러나는 희생 라이너막을 제거하여 상기 희생 패턴을 형성하는 단계 상기 제3희생막에 의해 드러난 트 렌치의 내벽에 제2라이너막을 형성하는 단계; 및 상기 제3희생막을 제거하여 상기 복수의 트렌치의 일측 내벽을 라인 형태로 개방시키는 측벽 콘택 영역을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 반도체 장치 제조 방법에 있어서, 셀 영역 및 엣지 영역을 포함하는 기판을 식각하여 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치의 전면을 따라 제1라이너막을 형성하는 단계; 상기 복수의 트렌치 내에 제1높이까지 제1희생막을 형성하는 단계; 상기 엣지 영역을 덮는 마스크 패턴을 형성하는 단계; 상기 제1희생막 및 마스크 패턴에 의해 드러나는 제1라이너막을 제거하는 단계; 상기 셀 영역에 위치하는 트렌치의 타측 내벽에 희생 라이너막을 형성하는 단계; 상기 제1희생막을 제거하는 단계; 상기 복수의 트렌치 내에 상기 제1높이보다 높은 제2높이까지 제3희생막을 매립하는 단계; 상기 제3희생막에 의해 드러나는 희생 라이너막을 제거하여, 상기 셀 영역에 위치하는 트렌치의 일측 내벽에 라인 형태의 희생 패턴을 형성하는 단계; 상기 제3희생막에 의해 드러나는 트렌치의 내벽에 제2라이너막을 형성하는 단계; 및 상기 제3희생막을 제거하여 상기 셀 영역에 위치하는 트렌치의 일측 내벽을 라인 형태로 개방시키는 측벽 콘택 영역을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 반도체 장치 제조 방법에 있어서, 기판을 식각하여 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치의 저면 및 내벽의 제1높이까지 제1라 이너막을 형성하는 단계; 상기 제1라이너막에 의해 드러나는 트렌치의 일측 내벽에 측벽콘택용 도전막을 형성하는 단계; 상기 측벽콘택용 도전막이 형성된 트렌치 내에 상기 제1높이보다 높은 제2높이까지 제3희생막을 매립하는 단계; 및 상기 제3희생막에 의해 드러나는 측벽 콘택용 도전막을 제거하여, 상기 복수의 트렌치의 일측 내벽에 라인 형태의 측벽 콘택을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 반도체 장치 제조 방법에 있어서, 셀 영역 및 엣지 영역을 포함하는 기판을 식각하여 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치의 전면을 따라 제1라이너막을 혀성하는 단계; 상기 복수의 트렌치 내에 제1높이까지 제1희생막을 형성하는 단계; 상기 엣지 영역을 덮는 마스크 패턴을 형성하는 단계; 상기 제1희생막 및 마스크 패턴에 의해 드러나는 제1라이너막을 제거하는 단계; 상기 셀 영역에 위치하는 트렌치의 일측 내벽에 측벽콘택용 도전막을 형성하는 단계; 상기 복수의 트렌치 내에 상기 제1높이보다 높은 제2높이까지 제3희생막을 매립하는 단계; 및 상기 제3희생막에 의해 드러나는 측벽 콘택용 도전막을 제거하여, 상기 복수의 트렌치의 일측 내벽에 라인 형태의 측벽 콘택을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
상술한 본 발명에 따르면, 금속을 포함하는 매립비트라인을 형성함으로써, 매립비트라인의 저항을 감소시킬 수 있다.
또한, 매립비트라인과 활성영역을 접촉시키기 위해 활성 영역의 측벽에 측벽 콘택을 형성함에 있어서, 엣지 영역을 제외한 셀 영역에 한해 선택적으로 측벽 콘택을 형성할 수 있다. 뿐만 아니라, 균일한 프로파일의 측벽 콘택을 용이하게 형성할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 11b는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 사시도로서, 각 번호의 a도는 셀 영역을 나타내며, 각 번호의 b도는 엣지 영역을 나타낸다.
도 2a 및 도 2b에 도시된 바와 같이, 셀(CELL) 영역 및 엣지(EDGE) 영역을 포함하는 기판(20)을 제공한다. 여기서, 셀 영역은 데이터 저장을 위한 메모리 셀이 형성될 영역을 말하며, 엣지 영역은 콘택을 위한 패드가 형성될 영역을 말한다.
이어서, 셀 영역 및 엣지 영역을 포함하는 기판(20)상에 패드막(21) 및 하드마스크막(22)을 형성한다. 여기서, 패드막(21)은 산화막을 포함하는 것이 바람직하며, 하드마스크막(22)은 질화막을 포함하는 것이 바람직하다.
이어서, 하드마스크막(22)상에 매립비트라인용 마스크 패턴(미도시됨)을 형성한다. 여기서, 매립비트라인용 마스크 패턴은 제1방향으로 평행하게 확장되는 복수의 라인형 패턴인 것이 바람직하다.
이어서, 매립비트라인용 마스크 패턴을 식각베리어로 하드마스크막(22) 및 패드막(21)을 식각한 후, 기판(20)을 소정 깊이 식각하여 복수의 매립비트라인용 트렌치(이하 '트렌치'라 함)를 형성한다. 여기서, 트렌치의 깊이는 2000 내지 3000Å인 것이 바람직하다.
이로써, 트렌치에 의해 상호 분리되며 제1방향(I-I')으로 평행하게 확장되는 복수의 활성 영역(A)이 정의된다. 본 발명의 실시예에서는 후속 공정에 의해 활성 영역(A)의 측벽 즉, 트렌치의 일측 내벽에 라인 패턴의 측벽 콘택을 형성함으로써, 활성 영역(A)과 매립비트라인을 연결한다.
이어서, 측벽 산화(wall oxidation) 공정을 수행하여 노출된 복수의 트렌치의 내벽 및 저면에 측벽산화막(23)을 형성한다.
이어서, 측벽산화막(23)이 형성된 결과물의 전면을 따라 제1라이너막(24)을 형성한다. 예를 들어, 제1라이너막(24)은 라이너 질화막일 수 있다.
이어서, 제1라이너막(24)이 형성된 결과물의 전체 구조상에 제1희생막(25)을 형성한다. 여기서, 제1희생막(25)은 폴리실리콘막을 포함하는 것이 바람직하다.
이어서, 제1라이너막(24)의 표면이 노출될 때까지 평탄화 공정을 수행한 후, 트렌치의 저면으로부터 제1높이까지 제1희생막(25)이 잔류하도록 에치백 공정을 수행한다. 여기서, 제1높이는 트렌치의 저면으로부터 200 내지 800Å인 것이 바람직하다.
이어서, 엣지 영역을 덮는 제1마스크 패턴(26)을 형성한다. 도 2c는 제1마스크 패턴(26)이 형성된 중간 결과물의 평면을 나타내는 도면으로서, 도시된 바와 같이, 제1마스크 패턴(26)은 엣지 영역을 덮으면서 셀 영역은 노출시키는 개구부를 갖도록 형성된다. 여기서, 제1마스크 패턴(26)은 포토레지스트 패턴인 것이 바람직하다.
도 3a 및 도 3b에 도시된 바와 같이, 제1희생막(25) 및 제1마스크 패턴(26)을 식각 베리어로 노출된 제1라이너막(24)을 제거한다.
여기서, 제1라이너막(24) 제거 공정은 건식 또는 습식 스트립 공정에 의해 수행되는 것이 바람직하며, 예를 들어, H3PO4를 이용하여 100 내지 200℃의 온도에서 50 내지 200초 동안 스트립 공정을 수행할수 있다.
이때, 셀 영역에 위치하는 트렌치의 상부 내벽에 형성된 제1라이너막(24)은 제거되는 반면, 엣지 영역에 위치하는 트렌치에 형성된 제1라이너막(24)은 모두 잔류된다. 이때, 셀 영역에 위치하는 트렌치의 제1희생막(25)이 매립된 영역에 형성된 제1라이너막(24)은 제거되지 않고 잔류하게 되며, 본 도면에서는 셀 영역에 잔류하는 제1라이너막을 도면 부호 "24A"로 도시하였다.
이로써, 셀 영역에 위치하는 트렌치의 저면 및 내벽의 제1높이까지 제1라이너막(24A)이 형성되는 반면, 엣지 영역에 위치하는 트렌치는 전면에 제1라이너막(24)이 형성된다. 따라서, 후속 측벽 콘택 형성을 위한 후속 도프드 폴리실리콘막 형성 및 열처리 공정 수행시, 엣지 영역에서는 제1라이너막(24)이 배리어로서 작용하여 도펀트(sopant)의 확산으로 인해 엣지 영역에 정션(junction)이 형성되는 것을 방지할 수 있다. 즉, 셀 영역에 한해 정션이 형성되고 엣지 영역에는 정션이 형성되지 않는다.
도 4a 및 도 4b에 도시된 바와 같이, 복수의 트렌치의 전면을 따라 희생 라이너막(27)을 형성한다. 여기서, 희생 라이너막(27)의 두께는 10 내지 200Å인 것이 바람직하다.
이어서, 비등방성 식각 공정을 수행하여 복수의 트렌치의 저면 및 하드마스크막(22)의 상부에 형성된 희생 라이너막(27)을 제거한다. 이로써, 복수의 트렌치의 내벽에 희생 라이너막(27)이 형성된다.
여기서, 희생 라이너막(27)은 셀 영역에 위치하는 트렌치의 타측 내벽에 희생 패턴을 형성하기 위한 것이다. 본 발명의 실시예에서는 희생 라이너막(27)을 이용하여 트렌치의 타측 내벽에 희생 패턴을 형성한 후, 희생 패턴을 이용하여 희생 패턴에 대응되는 타측 내벽의 위치에 측벽 콘택을 형성한다.
희생 라이너막(27)은 제1라이너막(24) 및 측벽산화막(23)과의 식각 선택비가 큰 물질로 이루어지는 것이 바람직하며, 예를 들어, 질화티타늄(TiN), 코발트(Co), 니켈(Ni) 등을 포함하는 것이 더욱 바람직하다.
도 5a 및 도 5b에 도시된 바와 같이, 복수의 트렌치가 매립되도록 제2희생막(28)을 형성한다. 여기서, 제2희생막(28)은 폴리실리콘막을 포함하는 것이 바람직하다.
이어서, 하드마스크막(22)의 상부에 제2희생막(28)이 소정 두께 잔류하도록 평탄화 공정을 수행한다.
이어서, 제2희생막(28)상에 셀 영역에 위치하는 트렌치의 타측 내벽을 덮는 제2마스크 패턴(29)을 형성한다. 여기서, 제2마스크 패턴(29)은 셀 영역에 위치하는 트렌치의 일측 내벽 및 엣지 영역에 위치하는 트렌치를 노출시키도록 형성되는 것이 바람직하며, 포토레지스트 패턴인 것이 바람직하다.
이어서, 제2마스크 패턴(29)을 식각베리어로 제2희생막(28)을 일부 두께 식각하여 희생 라이너막(27)을 노출시킨다. 이때, 셀 영역에 위치하는 트렌치의 일측 내벽에 형성된 희생 라이너막(27) 및 엣지 영역에 위치하는 트렌치에 형성된 희생 라이너막(27)이 노출된다.
이어서, 노출된 희생 라이너막(27)을 제거하기에 앞서 클리닝 공정을 수행하는 것이 바람직하다.
이어서, 제2마스크 패턴(29)을 식각베리어로 노출된 희생 라이너막(27)을 제거한다. 여기서, 희생 라이너막(27)의 제거 공정은 습식 딥 아웃 공정에 의해 수행되는 것이 바람직하다.
이때, 셀 영역에 위치하는 트렌치의 일측 내벽에 형성된 희생 라이너막(27) 및 엣지 영역에 위치하는 트렌치에 형성된 희생 라이너막(27)이 제거된다. 본 도면 에서는 셀 영역에 위치하는 트렌치의 타측 내벽에 잔류하는 희생 라이너막을 도면 부호 "27A"로 도시하였다.
도 6a 및 도 6b에 도시된 바와 같이, 제1희생막(25) 및 제2희생막(28)을 제거한다. 이어서, 복수의 트렌치가 매립되도록 제3희생막(30)을 형성한 후, 평탄화 공정을 수행한다. 여기서, 제3희생막(30)은 폴리실리콘막을 포함하는 것이 바람직하다.
이어서, 복수의 트렌치의 저면으로부터 제2높이까지 제3희생막(30)이 잔류하도록 에치백 공정을 수행한다. 여기서, 제2높이는 제1높이보다 큰 값을 가지며, 제1높이와 제2높이의 차이는 250 내지 400Å인 것이 바람직하다.
도 7a 및 도 7b에 도시된 바와 같이, 셀 영역에 위치하는 트렌치의 타측 내벽에 잔류하는 희생 라이너막(27A) 중 제3희생막(30)에 의해 드러나는 영역을 식각한다. 이로써, 셀 영역에 위치하는 트렌치의 타측 내벽에 제1높이부터 제2높이까지 라인 형태의 희생 패턴(27B)이 형성된다.
이때, 셀 영역에 위치하는 트렌치의 타측 내벽에만 희생 패턴(27B)이 형성된다.
도 8a 및 도 8b에 도시된 바와 같이, 제3희생막(30)에 의해 드러나는 복수의 트렌치의 내벽에 제2라이너막(31)을 형성한다. 여기서, 제2라이너막(31)은 라이너 질화막인 것이 바람직하다.
이때, 셀 영역에 위치하는 트렌치의 일측 내벽 중 희생 패턴(27B)에 대응되는 영역은 제3희생막(30)에 의해 덮어져 있으므로, 제2라이너막(31)이 형성되지 않 는다.
여기서, 트렌치의 일측 내벽 중 희생 패턴(27B)에 대응되는 영역, 즉, 트렌치의 일측 내벽을 라인 형태로 개방시킨 영역을 측벽 콘택 영역(①)이라 하며, 측벽 콘택 영역(①)을 통해 활성 영역(A)이 노출된다.
따라서, 희생 패턴(27B)이 잔류되는 위치를 통해 측벽 콘택 영역(①)을 정의할 수 있다. 예를 들어, 희생 패턴(27B)이 잔류하는 위치는 앞서 설명한 제1희생막(25)이 에치백되는 제1높이 및 제3희생막(30)이 에치백되는 제2높이에 의해 결정된다. 따라서, 에치백 타겟 조절을 통해 희생 패턴(27B)의 잔류 위치를 용이하게 조절할 수 있으며, 이를 통해, 측벽 콘택의 형성 위치를 용이하게 조절할 수 있다. 또한, 에치백 공정에 의해 위치를 조절하므로, 복수의 측벽 콘택들이 균일한 프로파일을 갖게 된다.
도 9a 및 도 9b에 도시된 바와 같이, 제3희생막(30)을 제거하여 측벽 콘택 영역(①)을 오픈시킨다. 이어서, 제1라이너막(24A) 및 제2라이너막(31)에 의해 드러나는 측벽 산화막(23)을 제거한다. 여기서, 측벽 산화막(23) 제거 공정은 스트립 공정에 의해 진행되며, 이를 통해, 측벽 콘택 영역의 기판(20)이 노출된다.
이어서, 측벽 콘택 영역(①)이 매립되도록 결과물의 전면을 따라 측벽콘택용 도전막(32)을 형성한다. 여기서, 측벽콘택용 도전막(32)은 후속 도프드 폴리실리콘막 형성 및 열처리 공정을 통해 활성 영역(A)에 정션을 형성하도록, 실리사이드화가 가능한 금속을 포함하는 것이 바람직하다. 예를 들어, 질화티타늄(TiN), 코발트(Co), 니켈(Ni) 등을 포함하는 것이 더욱 바람직하다.
도 10a 및 도 10b에 도시된 바와 같이, 측벽콘택용 도전막(32)이 형성된 결과물의 전체 구조상에 도프드 폴리실리콘막(33)을 형성한다. 여기서, 도프드 폴리실리콘막(33)은 측벽 콘택의 실리사이드화 공정 및 정션 형성을 위한 소스로서 사용된다.
이어서, 열처리 공정을 수행한다. 이때, 측벽 콘택 영역(①)에 형성된 측벽콘택용 도전막(32)이 실리사이드화되며, 이를 통해, 셀 영역에 위치하는 트렌치의 일측 내벽에 위치하며 제1방향으로 평행하게 확장되는 라인 형태의 측벽 콘택(32A)이 형성된다.
또한, 열처리 공정에 의해, 측벽 콘택(32A)과 맞닿은 활성 영역(A)으로 도프드 폴리실리콘막(33)에 포함된 도펀트가 확산되어 측벽 콘택(32A)과 접한 기판(30) 내에 정션(34)이 형성된다. 즉, 셀 영역에는 실리사이드화된 측벽 콘택(32A) 및 정션(34)이 형성된다. 반면에, 엣지 영역에서는 측벽 콘택 영역이 형성되지 않을 뿐만 아니라, 제1라이너막(24)이 배리어로서의 역할을 하므로 도펀트의 확산을 방지한다. 따라서, 엣지 영역에는 정션이 형성되지 않는다.
도 11a 및 도 11b에 도시된 바와 같이, 도프드 폴리실리콘막(33)을 제거한 후, 결과물의 전체 구조상에 매립비트라인용 도전막을 형성한다. 이어서, 제3높이 보다 높은 위치까지 매립비트라인용 도전막 및 측벽콘택용 도전막(32)을 에치백하여 측벽 콘택(32A)에 연결되는 매립비트라인(35)을 형성한다. 본 도면에서는 에치백 공정에 의해 식각된 측벽콘택용 도전막을 '32B'로 도시하였다.
여기서, 매립비트라인(35)은 이중막을 형성될 수 있는데, 예를 들어, 티타늄 /질화티타늄(Ti/TiN)막 및 텅스텐(W)막을 증착한 후, 에치백 공정을 수행함으로써 매립비트라인(35)을 형성하는 것이 바람직하다.
이어서, 본 도면에는 도시되지 않았으니 복수의 트렌치 내에 잔류하는 제2라이너막(31)을 제거하기 위한 스트립 공정을 수행한다.
전술한 바와 같은 본 발명의 제1 실시예에 따르면, 복수의 트렌치의 전면을 따라 라이너 질화막을 형성하되, 라이너 질화막을 선택적으로 제거하여 셀 영역에 위치하는 트렌치의 일측 내벽을 라인 형태로 개방시키는 측벽 콘택 영역을 형성한다. 따라서, 셀 영역에 한해 실리사이드화된 측벽 콘택 및 정션이 형성된다.
또한, 본 발명의 제1 실시예에 따르면, 희생라이너막을 이용하여 측벽 콘택 영역을 정의함으로써, 셀 영역에 위치하는 트렌치의 일측 내벽에 용이하게 측벽 콘택을 형성할 수 있다.
도 12a 내지 도 19b는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 사시도로서, 각 번호의 a도는 셀 영역을 나타내며, 각 번호의 b도는 엣지 영역을 나타낸다.
도 12a 및 도 12b에 도시된 바와 같이, 셀(CELL) 영역 및 엣지(EDGE) 영역을 포함하는 기판(40)을 제공한다. 여기서, 셀 영역은 데이터 저장을 위한 메모리 셀이 형성될 영역을 말하며, 엣지 영역은 콘택을 위한 패드가 형성될 영역을 말한다.
이어서, 셀 영역 및 엣지 영역을 포함하는 기판(40)상에 패드막(41) 및 하드 마스크막(42)을 형성한다. 여기서, 패드막(41)은 산화막을 포함하는 것이 바람직하며, 하드마스크막(42)은 질화막을 포함하는 것이 바람직하다.
이어서, 하드마스크막(42)상에 매립비트라인용 마스크 패턴(미도시됨)을 형성한다. 여기서, 매립비트라인용 마스크 패턴은 제1방향으로 평행하게 확장되는 복수의 라인형 패턴인 것이 바람직하다.
이어서, 매립비트라인용 마스크 패턴을 식각베리어로 하드마스크막(42) 및 패드막(41)을 식각한 후, 기판(40)을 소정 깊이 식각하여 매립비트라인용 트렌치(이하, '트렌치'라 함)를 형성한다. 여기서, 트렌치의 깊이는 2000 내지 3000Å인 것이 바람직하다.
이로써, 트렌치에 의해 상호 분리되며 제1방향(I-I')으로 평행하게 확장되는 복수의 활성 영역(A)이 정의된다. 본 발명의 일 실시예에서는 후속 공정에 의해 활성 영역(A)의 측벽 즉, 트렌치의 일측 내벽에 라인 패턴의 측벽 콘택을 형성함으로써, 활성 영역(A)과 매립비트라인을 연결한다.
이어서, 복수의 트렌치의 전면을 따라 제1라이너막(43)을 형성한다. 예를 들어, 제1라이너막(43)은 라이너 질화막일 수 있다. 이때, 측벽 산화 공정을 생략하고 제1라이너막(43)을 형성하므로, 제1라이너막(43)과 기판(40) 간의 스트레스가 적도록 제1라이너막(43)의 증착 조건을 조절하는 것이 바람직하다.
이어서, 제1라이너막(43)이 형성된 결과물의 전체 구조상에 제1희생막(44)을 형성한다. 여기서, 제1희생막(44)은 폴리실리콘막을 포함하는 것이 바람직하다.
이어서, 제1라이너막(43)의 표면이 노출될 때까지 평탄화 공정을 수행한 후, 트렌치의 저면으로부터 제1높이까지 제1희생막(44)이 잔류하도록 에치백 공정을 수행한다. 여기서, 제1높이는 트렌치의 저면으로부터 200 내지 800Å인 것이 바람직하다.
이어서, 엣지 영역을 덮는 제1마스크 패턴(45)을 형성한다. 제1마스크 패턴(45)은 엣지 영역을 덮으면서 셀 영역은 노출시키는 개구부를 갖도록 형성된다. 여기서, 제1마스크 패턴(45)은 포토레지스트 패턴인 것이 바람직하다.
도 13a 및 도 13b에 도시된 바와 같이, 제1희생막(44) 및 제1마스크 패턴(45)을 식각 베리어로 노출된 제1라이너막(43)을 제거한다.
여기서, 제1라이너막(43) 제거 공정은 건식 또는 습식 스트립 공정에 의해 수행되는 것이 바람직하며, 예를 들어, H3PO4를 이용하여 100 내지 200℃의 온도에서 50 내지 200초 동안 스트립 공정을 수행할수 있다.
이때, 셀 영역에 위치하는 트렌치의 상부 내벽에 형성된 제1라이너막(43)은 제거되는 반면, 엣지 영역에 위치하는 트렌치에 형성된 제1라이너막(44)은 모두 잔류된다. 이때, 셀 영역에 위치하는 트렌치의 제1희생막(44)이 매립된 영역에 형성된 제1라이너막(43)은 제거되지 않고 잔류하게 되며, 본 도면에서는 셀 영역에 잔류하는 제1라이너막을 도면 부호 "43A"로 도시하였다.
이로써, 셀 영역에 위치하는 트렌치의 저면 및 내벽의 제1높이까지 제1라이너막(43A)이 형성되는 반면, 엣지 영역에 위치하는 트렌치는 전면에 제1라이너막(43)이 형성된다. 따라서, 후속 측벽 콘택 형성을 위한 후속 도프드 폴리실리콘 막 형성 및 열처리 공정 수행시, 엣지 영역에서는 제1라이너막(43)이 배리어로서 작용하여 도펀트(sopant)의 확산으로 인해 엣지 영역에 정션(junction)이 형성되는 것을 방지할 수 있다. 즉, 셀 영역에 한해 정션이 형성되고 엣지 영역에는 정션이 형성되지 않는다.
도 14a 및 도 14b에 도시된 바와 같이, 복수의 트렌치의 전면을 따라 측벽콘택용 도전막(46)을 형성한다. 여기서, 측벽콘택용 도전막(46)의 두께는 10 내지 200Å인 것이 바람직하다.
이어서, 비등방성 식각 공정을 수행하여 복수의 트렌치의 저면 및 하드마스크막(42)의 상부에 형성된 측벽콘택용 도전막(46)을 제거한다. 이로써, 복수의 트렌치의 내벽에 측벽콘택용 도전막(46)이 형성된다.
여기서, 측벽콘택용 도전막(46)은 후속 도프드 폴리실리콘막 형성 및 열처리 공정을 통해 활성 영역(A)에 정션을 형성하도록, 실리사이드화가 가능한 금속을 포함하는 것이 바람직하다. 예를 들어, 질화티타늄(TiN), 코발트(Co), 니켈(Ni) 등을 포함하는 것이 더욱 바람직하다.
도 15a 및 도 15b에 도시된 바와 같이, 복수의 트렌치가 매립되도록 제2희생막(47)을 형성한다. 여기서, 제2희생막(47)은 폴리실리콘막을 포함하는 것이 바람직하다.
이어서, 하드마스크막(42)의 상부에 제2희생막(47)이 소정 두께 잔류하도록 평탄화 공정을 수행한다.
이어서, 제2희생막(47)상에 셀 영역에 위치하는 트렌치의 일측 내벽을 덮는 제2마스크 패턴(48)을 형성한다. 여기서, 제2마스크 패턴(48)은 셀 영역에 위치하는 트렌치의 타측 내벽 및 엣지 영역에 위치하는 트렌치를 노출시키도록 형성되는 것이 바람직하며, 포토레지스트 패턴인 것이 바람직하다.
이어서, 제2마스크 패턴(48)을 식각베리어로 제2희생막(47)을 일부 두께 식각하여 측벽콘택용 도전막(46)을 노출시킨다. 이때, 셀 영역에 위치하는 트렌치의 타측 내벽에 형성된 측벽콘택용 도전막(46) 및 엣지 영역에 위치하는 트렌치에 형성된 측벽콘택용 도전막(46)이 노출된다.
이어서, 노출된 측벽콘택용 도전막(46)을 제거하기에 앞서 클리닝 공정을 수행하는 것이 바람직하다.
이어서, 제2마스크 패턴(48)을 식각베리어로 노출된 측벽콘택용 도전막(46)을 제거한다. 여기서, 측벽콘택용 도전막(46)의 제거 공정은 습식 딥 아웃 공정에 의해 수행되는 것이 바람직하다.
이때, 셀 영역에 위치하는 트렌치의 타측 내벽에 형성된 측벽콘택용 도전막(46) 및 엣지 영역에 위치하는 트렌치에 형성된 측벽콘택용 도전막(46)이 제거된다. 본 도면에서는 셀 영역에 위치하는 트렌치의 일측 내벽에 잔류하는 측벽콘택용 도전막을 도면 부호 "46A"로 도시하였다.
도 16a 및 도 16b에 도시된 바와 같이, 제1희생막(44) 및 제2희생막(47)을 제거한다. 이어서, 복수의 트렌치가 매립되도록 제3희생막(49)을 형성한 후, 평탄화 공정을 수행한다. 여기서, 제3희생막(49)은 폴리실리콘막을 포함하는 것이 바람직하다.
이어서, 복수의 트렌치의 저면으로부터 제2높이까지 제3희생막(49)이 잔류하도록 에치백 공정을 수행한다. 여기서, 제2높이는 제1높이보다 큰 값을 가지며, 제1높이와 제2높이의 차이는 250 내지 400Å인 것이 바람직하다.
도 17a 및 도 17b에 도시된 바와 같이, 셀 영역에 위치하는 트렌치의 일측 내벽에 잔류하는 측벽콘택용 도전막(46A) 중 제3희생막(49)에 의해 드러나는 영역을 식각한다. 이로써, 셀 영역에 위치하는 트렌치의 일측 내벽에 제1높이부터 제2높이까지 라인 형태의 측벽 콘택(46B)이 형성된다.
여기서, 측벽 콘택(46B)이 형성되는 위치는 앞서 설명한 제1희생막(44)이 에치백되는 제1높이 및 제3희생막(49)이 에치백되는 제2높이에 의해 결정된다. 따라서, 에치백 타겟 조절을 통해 측벽 콘택(46B)의 형성 위치를 용이하게 조절할 수 있을 뿐만 아니라, 측벽 콘택(46B) 프로파일의 균일도를 향상시킬 수 있다.
도 18a 및 도 18b에 도시된 바와 같이, 제3희생막(49)에 의해 드러나는 복수의 트렌치의 내벽에 제2라이너막(50)을 형성한다. 여기서, 제2라이너막(50)은 라이너 질화막인 것이 바람직하다.
도 19a 및 도 19b에 도시된 바와 같이, 제3희생막(49)을 제거한다. 여기서, 제2희생막(30)의 제거 공정은 스트립 공정에 의해 수행되는 것이 바람직하다.
이어서, 복수의 트렌치 내에 도프드 폴리실리콘막(51)을 매립한다. 여기서, 도프드 폴리실리콘막(51)은 측벽 콘택(46B)의 실리사이드화 공정 및 정션 형성을 위한 소스로서 사용된다.
이어서, 열처리 공정을 수행한다. 열처리 공정에 의해 도프드 폴리실리콘 막(51)과 측벽 콘택(46B)이 반응하며, 이를 통해, 측벽 콘택(46B)이 실리사이드화된다. 본 도면에서는 실리사이드화된 측벽 콘택을 도면 부호 "46C"로 도시하였다.
또한, 열처리 공정에 의해, 측벽 콘택(46C)과 맞닿은 활성 영역(A)으로 도프드 폴리실리콘막(51)에 포함된 도펀트가 확산되어 측벽 콘택(46C)과 접한 기판(40) 내에 정션(52)이 형성된다. 즉, 셀 영역에는 실리사이드화된 측벽 콘택(46C) 및 정션(52)이 형성된다. 반면에, 엣지 영역에서는 측벽콘택용 도전막(46)을 모두 제거하였으므로 측벽 콘택이 형성되지 않으며, 그에 따라 정션도 형성되지 않는다.
도 20a 및 도 20b에 도시된 바와 같이, 도프드 폴리실리콘막(51)을 제거한 후, 결과물의 전체 구조상에 매립비트라인용 도전막을 형성한다. 이어서, 제3높이 보다 높은 위치까지 매립비트라인용 도전막(53)을 에치백하여 측벽 콘택(46C)에 연결되는 매립비트라인(53)을 형성한다.
여기서, 매립비트라인(53)은 이중막을 형성될 수 있는데, 예를 들어, 티타늄/질화티타늄(Ti/TiN)막 및 텅스텐(W)막을 증착한 후, 에치백 공정을 수행함으로써 매립비트라인(53)을 형성하는 것이 바람직하다.
전술한 바와 같은 본 발명의 제2 실시예에 따르면, 복수의 트렌치의 내벽에 형성된 측벽콘택용 도전막을 선택적으로 제거함으로써 셀 영역에 위치하는 트렌치의 일측 측벽에 한해 측벽 콘택을 형성할 수 있다. 따라서, 엣지 영역에 형성된 측벽 콘택을 제거하기 위한 공정을 수행할 필요가 없으며, 셀 영역에 한해 용이하게 측벽 콘택을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래기술에 따른 수직채널형 반도체 장치의 구조를 나타내는 도면
도 2a 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 사시도
[도면의 주요 부분에 대한 부호의 설명]
20: 기판 21: 패드막
22: 하드마스크막 23: 측벽산화막
24: 제1라이너막 25: 제1희생막
26: 제1마스크 패턴 27: 희생라이너막
27B: 희생 패턴 28: 제2희생막
29: 제2마스크 패턴 30: 제3희생막
31: 제2라이너막 32: 측벽콘택용 도전막
32A: 측벽 콘택 33: 도프드 폴리실리콘막
34: 정션 35: 비트라인

Claims (30)

  1. 셀 영역 및 엣지 영역을 포함하는 반도체 기판을 식각하여 복수의 트렌치를 형성하는 단계;
    상기 복수의 트렌치의 전면을 따라 제1라이너 질화막을 형성하는 단계;
    상기 셀 영역에 위치하는 트렌치의 일측 내벽에 형성된 제1라이너 질화막을 일부 제거하여, 상기 셀 영역에 위치하는 트렌치의 일측 내벽을 라인 형태로 개방시키는 측벽 콘택 영역을 형성하는 단계; 및
    상기 복수의 트렌치의 전면을 따라 측벽콘택용 도전막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 복수의 트렌치 형성 단계 후에,
    열처리 공정에 의해 상기 복수의 트렌치의 내벽 및 저면에 측벽 산화막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 측벽 콘택 영역 형성 단계는,
    상기 측벽 콘택 영역에 형성된 측벽 산화막을 노출시키도록 상기 제1라이너 질화막을 선택적으로 제거하는 단계; 및
    상기 제1라이너 질화막의 선택적 제거에 의해 노출된 측벽 산화막을 제거하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  4. 제 1 항에 있어서,
    상기 측벽콘택용 도전막 형성 단계 후에,
    상기 측벽콘택용 도전막이 형성된 트렌치 내에 도프드 폴리실리콘막을 매립하는 단계; 및
    열처리 공정을 수행하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  5. 제 4 항에 있어서,
    상기 열처리 공정은,
    상기 측벽 콘택 영역에 매립된 측벽콘택용 도전막을 실리사이드화하여, 상기 셀 영역에 위치하는 트렌치의 일측 내벽에 라인 형태의 측벽 콘택을 형성하는
    반도체 장치 제조 방법.
  6. 제 5 항에 있어서,
    상기 열처리 공정은,
    상기 도프드 폴리실리콘막에 포함된 도펀트를 확산시켜 상기 측벽 콘택과 접한 기판 내에 정션을 형성하는
    반도체 장치 제조 방법.
  7. 제 5 항에 있어서,
    상기 열처리 공정 수행 단계 후에,
    상기 도프드 폴리실리콘막을 제거하는 단계; 및
    상기 복수의 트렌치를 일부 매립하는 비트라인을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  8. 제 7 항에 있어서,
    상기 셀 영역에 위치하는 트렌치 내에 매립된 비트라인은 상기 측벽 콘택에 연결되는
    반도체 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 측벽 콘택 영역 형성 단계는,
    상기 제1라이너 질화막이 형성된 복수의 트렌치 내에 제1높이까지 제1희생막을 형성하는 단계;
    상기 엣지 영역을 덮는 마스크 패턴을 형성하는 단계;
    상기 제1희생막 및 상기 마스크 패턴에 의해 드러나는 제1라이너 질화막을 제거하는 단계;
    상기 셀 영역에 위치하는 트렌치의 타측 내벽에 상기 제1높이부터 상기 제1높이보다 높은 제2높이까지 라인 형태의 희생 패턴을 형성하는 단계;
    상기 희생 패턴이 형성된 트렌치 내에 상기 제2높이까지 제3희생막을 매립하는 단계;
    상기 제3희생막에 의해 드러난 트렌치의 내벽에 제2라이너 질화막을 형성하는 단계; 및
    상기 제3희생막을 제거하여 상기 측벽 콘택 영역을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  10. 기판을 식각하여 복수의 트렌치를 형성하는 단계;
    상기 복수의 트렌치의 저면 및 내벽의 제1높이까지 제1라이너막을 형성하는 단계;
    상기 제1라이너막이 형성된 트렌치의 타측 내벽에 희생 라이너막을 형성하는 단계;
    상기 희생 라이너막이 형성된 트렌치 내에 상기 제2높이까지 제3희생막을 매립하는 단계;
    상기 제3희생막에 의해 드러나는 희생 라이너막을 제거하여 상기 희생 패턴을 형성하는 단계
    상기 제3희생막에 의해 드러난 트렌치의 내벽에 제2라이너막을 형성하는 단계; 및
    상기 제3희생막을 제거하여 상기 복수의 트렌치의 일측 내벽을 라인 형태로 개방시키는 측벽 콘택 영역을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  11. 제 10 항에 있어서,
    상기 제1라이너막 형성 단계는,
    상기 복수의 트렌치의 전면을 따라 제1라이너막을 형성하는 단계;
    상기 복수의 트렌치 내에 제1높이까지 제1희생막을 매립하는 단계; 및
    상기 제1희생막에 의해 드러나는 상기 제1라이너막을 제거하는 단계
    를 포함하는 반도체 장치 제조 방법.
  12. 제 10 항에 있어서,
    상기 측벽 콘택 영역 형성 단계 후에,
    상기 측벽 콘택 영역이 매립되도록 상기 측벽 콘택 영역이 형성된 트렌치의 전면을 따라 측벽콘택용 도전막을 형성하는 단계; 및
    상기 측벽 콘택 영역 내에 매립된 측벽콘택용 도전막을 실리사이드화하여 상기 측벽 콘택을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  13. 제 12 항에 있어서,
    상기 측벽 콘택 형성 단계는,
    상기 측벽콘택용 도전막이 형성된 트렌치 내에 도프드 폴리실리콘막을 매립하는 단계;
    열처리 공정에 의해, 상기 측벽 콘택 영역 내에 매립된 측벽콘택용 도전막을 실리사이드화하는 단계; 및
    상기 도프드 폴리실리콘막을 제거하는 단계
    를 포함하는 반도체 장치 제조 방법.
  14. 제 12 항에 있어서,
    상기 측벽 콘택은 상기 희생 패턴이 위치하는 타측 내벽에 대응되는 일측 내벽의 위치에 형성되는
    반도체 장치 제조 방법.
  15. 셀 영역 및 엣지 영역을 포함하는 기판을 식각하여 복수의 트렌치를 형성하는 단계;
    상기 복수의 트렌치의 전면을 따라 제1라이너막을 형성하는 단계;
    상기 복수의 트렌치 내에 제1높이까지 제1희생막을 형성하는 단계;
    상기 엣지 영역을 덮는 마스크 패턴을 형성하는 단계;
    상기 제1희생막 및 마스크 패턴에 의해 드러나는 제1라이너막을 제거하는 단계;
    상기 셀 영역에 위치하는 트렌치의 타측 내벽에 희생 라이너막을 형성하는 단계;
    상기 제1희생막을 제거하는 단계;
    상기 복수의 트렌치 내에 상기 제1높이보다 높은 제2높이까지 제3희생막을 매립하는 단계;
    상기 제3희생막에 의해 드러나는 희생 라이너막을 제거하여, 상기 셀 영역에 위치하는 트렌치의 타측 내벽에 라인 형태의 희생 패턴을 형성하는 단계;
    상기 제3희생막에 의해 드러나는 트렌치의 내벽에 제2라이너막을 형성하는 단계; 및
    상기 제3희생막을 제거하여 상기 셀 영역에 위치하는 트렌치의 일측 내벽을 라인 형태로 개방시키는 측벽 콘택 영역을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  16. 제 15 항에 있어서,
    상기 셀 영역에 위치하는 트렌치의 타측 내벽에 희생 라이너막을 형성하는 단계는,
    상기 제1희생막에 의해 드러나는 상기 복수의 트렌치 내벽에 희생 라이너막을 형성하는 단계;
    상기 셀 영역에 위치하는 트렌치의 타측 내벽을 덮는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 베리어로 노출된 희생 라이너막을 제거하는 단계
    를 포함하는 반도체 장치 제조 방법.
  17. 제 16 항에 있어서,
    상기 제1희생막에 의해 드러나는 상기 복수의 트렌치 내벽에 희생 라이너막을 형성하는 단계 후에, 상기 복수의 트렌치가 매립되도록 제2희생막을 형성하는 단계를 더 포함하고,
    상기 마스크 패턴 형성 단계 후에, 상기 마스크 패턴을 식각 베리어로 상기 제2희생막을 일부 두께 식각하여 상기 희생 라이너막을 노출시키는 단계를 더 포함하는
    반도체 장치 제조 방법.
  18. 제 15 항에 있어서,
    상기 측벽 콘택 영역 형성 단계 후에,
    상기 측벽 콘택 영역이 매립되도록 상기 측벽 콘택 영역이 형성된 트렌치의 전면을 따라 측벽콘택용 도전막을 형성하는 단계; 및
    상기 측벽 콘택 영역 내에 매립된 측벽콘택용 도전막을 실리사이드화하여 측벽 콘택을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  19. 제 18 항에 있어서,
    상기 측벽 콘택 형성 단계는,
    상기 측벽콘택용 도전막이 형성된 트렌치 내에 도프드 폴리실리콘막을 매립하는 단계;
    열처리 공정에 의해, 상기 측벽 콘택 영역 내에 매립된 측벽콘택용 도전막을 실리사이드화하는 단계; 및
    상기 도프드 폴리실리콘막을 제거하는 단계
    를 포함하는 반도체 장치 제조 방법.
  20. 기판을 식각하여 복수의 트렌치를 형성하는 단계;
    상기 복수의 트렌치의 저면 및 내벽의 제1높이까지 제1라이너막을 형성하는 단계;
    상기 제1라이너막에 의해 드러나는 트렌치의 일측 내벽에 측벽콘택용 도전막을 형성하는 단계;
    상기 측벽콘택용 도전막이 형성된 트렌치 내에 상기 제1높이보다 높은 제2높이까지 제3희생막을 매립하는 단계; 및
    상기 제3희생막에 의해 드러나는 측벽 콘택용 도전막을 제거하여, 상기 복수의 트렌치의 일측 내벽에 라인 형태의 측벽 콘택을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  21. 제 20 항에 있어서,
    상기 제1라이너막 형성 단계는,
    상기 복수의 트렌치의 전면을 따라 제1라이너막을 형성하는 단계;
    상기 복수의 트렌치 내에 제1높이까지 제1희생막을 매립하는 단계; 및
    상기 제1희생막에 의해 드러나는 제1라이너막을 제거하는 단계
    를 포함하는 반도체 장치 제조 방법.
  22. 제 21 항에 있어서,
    상기 트렌치의 일측 내벽에 측벽콘택용 도전막을 형성하는 단계는,
    상기 제1희생막에 의해 드러나는 복수의 트렌치의 내벽에 측벽콘택용 도전막을 형성하는 단계;
    상기 트렌치의 일측 내벽을 덮는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 베리어로 노출된 측벽콘택용 도전막을 제거하는 단계
    를 포함하는 반도체 장치 제조 방법.
  23. 제 22 항에 있어서,
    상기 제1희생막에 의해 드러나는 상기 복수의 트렌치 내벽에 측벽 콘택용 도전막을 형성하는 단계 후에, 상기 복수의 트렌치가 매립되도록 제2희생막을 형성하는 단계를 더 포함하고,
    상기 마스크 패턴 형성 단계 후에, 상기 마스크 패턴을 식각 베리어로 상기 제2희생막을 일부 두께 식각하여 상기 측벽콘택용 도전막을 노출시키는 단계를 더 포함하는
    반도체 장치 제조 방법.
  24. 제 20 항에 있어서,
    상기 측벽 콘택 형성 단계 후에,
    상기 제3희생막에 의해 드러나는 트렌치의 내벽에 제2라이너막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  25. 제 20 항에 있어서,
    상기 측벽 콘택 형성 단계 후에,
    상기 측벽콘택이 형성된 트렌치 내에 도프드 폴리실리콘막을 매립하는 단계;
    열처리 공정에 의해, 상기 측벽콘택을 실리사이드화하는 단계; 및
    상기 도프드 폴리실리콘막을 제거하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  26. 셀 영역 및 엣지 영역을 포함하는 기판을 식각하여 복수의 트렌치를 형성하는 단계;
    상기 복수의 트렌치의 전면을 따라 제1라이너막을 형성하는 단계;
    상기 복수의 트렌치 내에 제1높이까지 제1희생막을 형성하는 단계;
    상기 엣지 영역을 덮는 마스크 패턴을 형성하는 단계;
    상기 제1희생막 및 마스크 패턴에 의해 드러나는 제1라이너막을 제거하는 단계;
    상기 셀 영역에 위치하는 트렌치의 일측 내벽에 측벽콘택용 도전막을 형성하는 단계;
    상기 복수의 트렌치 내에 상기 제1높이보다 높은 제2높이까지 제3희생막을 매립하는 단계; 및
    상기 제3희생막에 의해 드러나는 측벽 콘택용 도전막을 제거하여, 상기 복수의 트렌치의 일측 내벽에 라인 형태의 측벽 콘택을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  27. 제 26 항에 있어서,
    상기 트렌치의 일측 내벽에 측벽콘택용 도전막을 형성하는 단계는,
    상기 제1희생막에 의해 드러나는 복수의 트렌치의 내벽에 측벽 콘택용 도전막을 형성하는 단계;
    상기 셀 영역에 위치하는 트렌치의 일측 내벽을 덮는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 베리어로 노출된 측벽콘택용 도전막을 제거하는 단계
    를 포함하는 반도체 장치 제조 방법.
  28. 제 27 항에 있어서,
    상기 제1희생막에 의해 드러나는 상기 복수의 트렌치 내벽에 측벽 콘택용 도전막을 형성하는 단계 후에, 상기 복수의 트렌치가 매립되도록 제2희생막을 형성하는 단계를 더 포함하고,
    상기 마스크 패턴 형성 단계 후에, 상기 마스크 패턴을 식각 베리어로 상기 제2희생막을 일부 두께 식각하여 상기 측벽콘택용 도전막을 노출시키는 단계를 더 포함하는
    반도체 장치 제조 방법.
  29. 제 26 항에 있어서,
    상기 측벽 콘택 형성 단계 후에,
    상기 제3희생막에 의해 드러나는 트렌치의 내벽에 제2라이너막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  30. 제 26 항에 있어서,
    상기 측벽 콘택 형성 단계 후에,
    상기 측벽콘택용 도전막이 형성된 트렌치 내에 도프드 폴리실리콘막을 매립하는 단계;
    열처리 공정에 의해, 상기 측벽 콘택 영역 내에 매립된 측벽콘택용 도전막을 실리사이드화하는 단계; 및
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    를 더 포함하는 반도체 장치 제조 방법.
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