DE3304255C2 - Verfahren zur Herstellung einer Halbleiteranordnung, bei dem eine Getterbehandlung erfolgt - Google Patents
Verfahren zur Herstellung einer Halbleiteranordnung, bei dem eine Getterbehandlung erfolgtInfo
- Publication number
- DE3304255C2 DE3304255C2 DE3304255A DE3304255A DE3304255C2 DE 3304255 C2 DE3304255 C2 DE 3304255C2 DE 3304255 A DE3304255 A DE 3304255A DE 3304255 A DE3304255 A DE 3304255A DE 3304255 C2 DE3304255 C2 DE 3304255C2
- Authority
- DE
- Germany
- Prior art keywords
- plate
- main surface
- semiconductor
- thickness
- grooves
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 16
- 238000005247 gettering Methods 0.000 abstract description 6
- 229910001385 heavy metal Inorganic materials 0.000 abstract description 6
- 239000012535 impurity Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 25
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 14
- 229910052698 phosphorus Inorganic materials 0.000 description 13
- 239000011574 phosphorus Substances 0.000 description 13
- 230000007547 defect Effects 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 8
- 239000010931 gold Substances 0.000 description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- -1 Phosphorus ions Chemical class 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 230000002378 acidificating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000008447 perception Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/06—Gettering
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/066—Gp III-V liquid phase epitaxy
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/928—Front and rear surface processing
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Das erfindungsgemäße Halbleitersubstrat besitzt einen Hauptkörper (11) mit einer ersten Hauptfläche (11a) und einer zweiten Hauptfläche (11b) auf der gegenüberliegenden Seite. In der zweiten Hauptfläche (11b) ist mindestens eine Ausnehmung (12) ausgebildet, die einen Halbleiterelement-Ausbildungsbereich (13) zwischen ihrer Bodenfläche bzw. Sohle (12a) und der ersten Hauptfläche (11a) des Hauptkörpers (11) festlegt. Das Gettern von Verunreinigungen, wie Schwermetallen, kann wirksam von der Rückseite des Halbleitersubstrats nach der Ausbildung eines Halbleiterelements im Halbleiterelement-Ausbildungsbereich (13) erfolgen.
Description
dadurch gekennzeichnet, daß
al) der Etementausbildungsbereich (13) zwischen
der ersten Hauptoberfläche (1 IaJ und einer Bodenfläche (12a; der Ausnehmung (12', 12", 12"',
12"", 12i, 122,123) vorgesehen wird und daß"
bl) die Ausnehmung (12', 12", 12"', 12"", 12,, 122,
123) mit einer Tiefe von mindestens 10% der
Dicke des Halbleitersubstrats (11) hergestellt
wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß für das Halbleitersubstrat (11) ein
Plättchen ei.ies Durchmessers von 76,2 mm oder mehr und einer Dicke von 3'~D μπι oder mehr verwendet wird.
3. Verfahren nach AnsprucJ 1 oder 2, dadurch
gekennzeichnet, daß die Ausnehmung (12,12', 12'",
12"", 12), 122,123) mii einer Tiefe von nicht weniger
als 150 μίτι hergestellt wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Ausnehmung (12,12), 122,123) als
Nut oder Rille hergestellt wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß für die Breite eines zwischen je zwei
benachbarten Nuten oder Rillen (12) festgelegten Stegs (14) nicht mehr als das Doppelte der Dicke des
Elementausbildungsbereichs (13) gewählt wird.
6. Verfahren nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß die zwischen benachbarten Paaren der Ausnehmungen (12') festgelegten
Stege (14) in Gitterform angeordnet werden.
7. Verfahren nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß ein zwischen je zwei
benachbarten Ausnehmungen (12") festgelegter Steg (14) vom Zentrum des Plättchens (11) aus radial
verlaufend hergestellt wird.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleiterelement nach der mindestens einen Ausnehmung hergestellt wird.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die mindestens eine Ausnehmung nach
dem Halbleiterelement hergestellt wird.
Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiteranordnung nach dem Oberbegriff des
Patentanspruchs 1.
sen bzw. LSI-Schaltungen, insbesondere von MOS-LSl-Schaltungen, stellt der Kostenfaktor ein bedeutsames
Problem dar. Mit sich verstärkendem Erfordernis für
niedrigere Fertigungskosten werden zunehmend HaIb
leitersubstrate bzw. Plättchen größeren Durchmessers
für LSI-Schaltungen verwendet Aus einem Plättchen größeren Durchmessers kann eine größere Zahl von
LSI-Chips hergestellt werden, hierdurch wtiden die Massenfertigung von Halbleiteranordnungen begün-
to stigt und die Fertigungskosten dafür gesenkt
Wenn jedoch der Durchmesser eines solchen Plättchens bei gleichbleibender Dicke vergrößert wird, verringert sich seine mechanische Festigkeit, so daß beim
Glühen (annealing) Verwerfungen oder andere Verfor
mungen des Plättchens auftreten. Demzufolge muß mit
dem Durchmesser auch die Dicke des Plättchens vergrößert werden. Beispielsweise besitzt ein Plättchen eines Durchmessers von 50,8 mm eine Dicke von
200—300 μπι, ein Plättchen eines Durchmessers von
76.2 mm besitzt eine Dicke von 350—450 μΐη, ein Plättchen eines Durchmessers von 101,6 mm ist 500—600 um
dick usw.
Bei einer Vergrößerung der Dicke des Plättchens treten aber die folgenden Probleme auf:
1. Bei vergrößerter Dicke vermag das Plättchen zwar
das Glühen auszuhalten, ohne eine Verwerfung oder Wölbung zu erleiden, doch ist das Plättchen
dabei einer größeren mechanischen Spannung un
terworfen, die zu Fehlern oder Defektstellen führt
2. Nach der Ausbildung einer Anzahl von LSI-Chips auf einem Plättchen wird dieses durch Läppen
o. dgl. dünner ausgebildet, worauf ein Metall, wie Au, zur Verringerung seines Widerstands auf seine
Rückseite aufgetragen wird. Wenn die Plättchendicke nach dem Läppen groß ist, kann aber der
Widerstand nicht ausreichend verringert werden. Wenn andererseits ein dicke.- Plättchen großen
Durchmessers durch Läppen ausreichend dünn
ausgebildet wird, kann das Plättchen während des
Läppvorgangs brechen.
3. Ein dickes Plättchen ist auch schwer. Wenn es dann zum Trocknen in eine Drehvorrichtung bzw. Zentrifuge eingesetzt wird, wirkt eine große Zentrifu-
galkraft auf das Plättchen ein, so daß dieses möglicherweise nicht sicher gehaltert werden kann.
Eine vergrößerte Plättchendicke beeinträchtigt nicht nur das Plättchen selbst, sondern auch die Fertigungs
vorgänge für z. B. MOS-Transistoren, wie dies nachste
hend erläutert werden soll.
F i g. 1 veranschaulicht in Schnittansicht einen MOS-Transistor in einem Zwischenfertigungsschritt (nach der
Ausbildung von Kontaktlöchern und vor dem
Phosphor-Gettern). Der MOS-Transistor weist ein Silizium-Halbleitersubstrat (Plättchen) 1 vom p-Leitungstyp auf. N+-Type-Source- und -Drainzonen 5 bzw. 6
sind elektrisch gegeneinander isoliert und in einem »InseI«-Bereich ausgebildet, der durch eine auf dem Plätt-
chen 1 ausgebildete Feldoxidschicht 2 getrennt ist. Eine Gate-Elektrode 3 aus polykristallinem Silizium ist über
eine Gateoxidschicht 4 auf einem Oberflächenabschnitt des Plättchens 1 zwischen Source- und Drainzonen 5
bzw. 6 vorgesehen. Auf der gesamten Oberfläche des
Substrats 1, einschließlich der Oberfläche der Gate-Elektrode 3, ist eine Zwischenisolierschicht 7, z. B. eine
CVD- bzw. im Vakuum aufgedampfte SiO2-Schicht ausgebildet. In Abschnitten der Zwischenisolierschicht 7.
P 3 4
ΐ-. die den Source- und Drainzonen 5 bzw. 6 entsprechen, Beim Gettern wird in einer sauerstoffhaltigen Atmo-
ii sind Kontaktlöcher 8 vorgesehen. Nach der Herstellung Sphäre hoher Temperatur (z. B. 800— 10000C) Phosphor
s der beschriebenen Anordnung wird von der Rückseite in die Oberfläche (einschließlich der zweiten Haupt-
K la des Plättchens her ein Getterschritt unter Verwen- oberfläche sowie der Seiten- und Bodenflächen der Ausdung
von Phosphor (»Phosphor-Getterung«) durchge- 5 nehmung) des Halbleitersubstrats eindiffundiert Dabei
führt, und es werden Aluminium-Leiterzüge ausgebil- wird eine Phosphorsilikat- bzw. PSG-Schicht ausgebildet,
worauf die Hauptfertigungsschritte zur Herstellung det, wobei unter dem Wärmeeinfluß während der
von MOS-LSI-Schaltungen abgeschlossen sind. Beim Phosphordiffusion aus dem Elementausbildungsbereich
Phosphorgettern werden im MOS-Transistorbereich ausdiffundierte Schwermetalle in der PSG-Schicht fibefindliche
Schwermetalle gegettert Wenn das Schwer- 10 xiert werden. Wahlweise kann das Gattern durch Ausmetall
im Eiementausbildungsbereich vorhanden ist, bildung von Defektstellen in der Rückseite des Halbleitretsn
Probleme auf, beispielsweise eine Vergrößerung tersubstrats und Gettern eines Schwermetalls in die Deder
Streuspannung an einem pn-übergang, kurze Le- fektstellen durch Glühen erfolgen,
bensdauer der Minoritätsladungsträger, die ein schnei- Im folgenden sind bevorzugte Ausführungsbeispiele
bensdauer der Minoritätsladungsträger, die ein schnei- Im folgenden sind bevorzugte Ausführungsbeispiele
les Verschwinden einer in einem MOS-Kondensator ge- 15 der Erfindung im Vergleich zum Stand der Technik anspeicherten
Ladung zur Folge hat, und dgL hand der Zeichnung näher erläutert Es zeigt
Beim Phosphorgettern wird Phosphor in einer sauer- F i g. 1 eine in stark vergrößertem Maßstab gehaltene
stoffhdtigen Atmosphäre hoher Temperatur in die Schnittansicht eines auf einem Halbleitersubstrat ausge-Rückseite
des Plättchens eindiffundiert, so daß auf die- bildeten MOS-Transistors nach dem Stand der Technik
ser Rückseite eine Phosphorsilikatglasschicht (PSG- 20 während eines Zwischenfertigung!::-rhritts,
Schicht) geformt wird. Beim Glühen, z. B. bei der ther- F i g. 2A είπε Aufsicht auf die Rückseite eines Halblei-
Schicht) geformt wird. Beim Glühen, z. B. bei der ther- F i g. 2A είπε Aufsicht auf die Rückseite eines Halblei-
mischen Diffusion des Phosphors, wird das r;as dem EIe- terplättchens,
mentausbildungsbereich ausdiffundierte Schwermetall Fig.2B einen in vergrößertem Maßstab gehaltenen
o. dgL in der PSG-Schicht fixiert, so daß das Schwerme- Teilschnitt längs der Linie HB-IIB in F i g. 2A,
tall dem Elementausbildungsbereich entzogen wird. Mit 25 F i g. 3 eine F i g. 2B ähnelnde Darstellung eines Halbzunehmender Dicke des Plättchens verlängert sich je- leiterplättchens, auf dessen Rückseite eine Goldschicht doch die Zeitspanne, die das Schwermetall für das Aus- aufgetragen worden ist,
tall dem Elementausbildungsbereich entzogen wird. Mit 25 F i g. 3 eine F i g. 2B ähnelnde Darstellung eines Halbzunehmender Dicke des Plättchens verlängert sich je- leiterplättchens, auf dessen Rückseite eine Goldschicht doch die Zeitspanne, die das Schwermetall für das Aus- aufgetragen worden ist,
wandern aus dem Elementausbildungsbereich zur Platt- F i g. 4A eine Aufsicht auf die Rückseite eines Halblei-
chenrückseite benötigt, wodurch die Wirksamkeit des terplättchens gemäß einer anderen Ausführungsform,
Phosphorgetterns herabgesetzt wird. Ähnliche Proble- 30 Fig.4B einen Schnitt längs der Linie IVB-IVB in
me ergeben sich, wenn Defektstellen gewollt in der Fig.4A,
Plättchenrückseite ausgebildet werden, und die Verun- F i g. 5 und 6 Aufsichten auf die Rückseiten von Halbreinigungen
werden durch Auffangen in den Defektstel- leiterplättchen gemäß weiteren Ausführungsformen,
len beim Glühen beseitigt Die Minderung der Wirk- F i g. 7 eine Schnittansicht eines Halbleiterplättchens
len beim Glühen beseitigt Die Minderung der Wirk- F i g. 7 eine Schnittansicht eines Halbleiterplättchens
samkeit des Getterns tritt noch deutlicher zutage, wenn 35 gemäß noch einer weiteren Ausführungsform und
das Gattern bei niedrigerer Temperatur erfolgt F i g. 8 eine in stark vergrößertem Maßstab gehaltene
das Gattern bei niedrigerer Temperatur erfolgt F i g. 8 eine in stark vergrößertem Maßstab gehaltene
Aus »IBM Technical Disclosure Bulletin«, Bd. 18, Schnittansicht zur Erläuterung des erfindungsgemäßen
No. 2, Juli 1975, Seite 612, ist eine Halbleiteranordnung Verfahrens zur Herstellung einer Halbleiteranordnung,
mit einem Halbleitersubstrat bekannt das eine erste Das in den Fig.2A und 2B dargestellte Halbleiter-
Hauptobe: fläche und eine zweite Hauptoberfläche auf 40 substrat in Form eines Silizium-Plättchens 11 eines
der gegenüberliegenden Seite hat In der zweiten D-jchmessers von 101,6 mm und einer Dicke t von
Hauptoberfläche ist eine Ausnehmung eingebracht 600 μπι besitzt eine erste Hauptoberfläche lla und eine
Weiterhin kann zwischen der Bodenfläche der Ausneh- zweite Haupoberfläche Wb auf der gegcnüberliegenmung
und der ersten Hauptoberfläche ein Elementaus- den Seite. In der zweiten Hauptoberfläche lli>
sind bildungsbereich vorgesehen werden, da hier der Kühief- 45 mehrere langgestreckte Ausnehmungen bzw. Nuten 12
fekt am größten is L jeweils einer Breite W von z. B. einem Mehrfachen von
Weiterhin ist aus »J. of the Electrochemical Society«, 10 μπι bis zu einem Mehrfachen von 100 μπι parallel
Bd. 112, No. 4, April 1965, Seiten 420 bis 425, ein Verfah- zueinander ausgebildet Beim dargestellten Beispiel beren
zur Herstellung einer Halbleiteranordnung nach sitzt jede Nut 12 ein rechtwinkliges Profil mit einer
dem Oberbegriff des Anspruchs 1 bekannt, bei dem in 50 Tiefe von 150 μπι oder mehr.
der zweiten Hauptoberfläche Ausnehmungen in Form Zwischen einer Bodenfläche bzw. Sohle 12a jeder Nut
von Schrfcmmen eingebracht werden. 12 und der ersten Hauptoberfläche lla des Plättchens
Es ist Aufgabe der vorliegenden Erfindung, ein Ver- 11 ist ein Halbleiterelement-Ausbildungsbereich 13 festfahren
zum Herstellen einer Halbleiteranordnung zu gelegt
schaffen, bei dem beim Glühen des Halbleitersubstrats 55 Da das Plättchpn 11 mit einer Anzahl /on Nuten 12
keine Verwerfungen auftreten und das eine hohe Get- versehen ist, können die während des Giühvorgangs bei
terwirksamkeit aufweist der Fertigung dar Halbleiteranordnung möglicherweise
Diese Aufgabe wird bei einem Verfahren nach dem auf das Plättchen einwirkenden mechanischen Spannun
Oberbegriff des Patentanspruches 1 erfindungsgemäß gen durch die Nuten 12 auf ein Mindestmaß verringert
durch die in diesen kennzeichnenden Teil enthaltenen 60 werden. Auf diese Weise wird die Entstehung von Feh-Merkmale
gelöst, lern oder Defektstellen im Plättchen 11 verhindert.
Vorteilhafte Weiterbildungen der Erfindung ergeben Durch die Nuten 12 erhält das Plättchen 11 außerdem
sich insbesondere aus den Patentansprüchen 2 bis 9. ein niedrigeres Gewicht Darüber hinaus kann das Einle-
Die Erfindung ist speziell auf Halbleiterplättchen gro- gen des Plättchens 11 in den Drehkörper oder Rotor
ßen Durchmessers anwendbar, z.B. auf solche mit 65 eines Trockners zuic Trocknen des Plättchens 11 unter
Durchmessern von 76,2 mm, 101,6 mm oder mehr. Die einer Zentrifugalkraft vereinfacht werden.
Dicke solcher Platteten beträgt 350—450 μΐη bzw. Wenn gemäß F i g. 3 auf die Rückseite des Plättchens
Dicke solcher Platteten beträgt 350—450 μΐη bzw. Wenn gemäß F i g. 3 auf die Rückseite des Plättchens
500—600 um oder mehr. 11 eine Goldschicht 15 zur Verrineerune des Wider-
stands in Richtung der Dicke des Plättchens 11 aufgetragen bzw. aufgedampft ist, entspricht die Widerstandsgröße zwischen der Hauptoberfläche 11a am Elementausbildungsbereich 13 und der Goldschicht 15 einem
Widerstand R] zwischen der Bodenfläche der Nut 12
und der Hauptoberfläche 1 la (vgl. F i g. 3). Wenn dagegen die Goldschicht 15 auf die Rückseite eines keine
Nuten aufweisenden Plättchens 11 aufgebracht ist, entspricht die Widerstandsgröße zwischen der Oberfläche
11a des Plättchens 11 und der Goldschicht 15 einem to Widerstand Ri zwischen der Hauptoberfläche 11a und
der Goldschicht 15 (vgl. F i g. 3). Beim Plättchen 11, das
in seiner zweiten Hauptoberfläche 110 mit den Nuten
12 versehen ist, kann somit der Widerstand im Elementausbildungsbereich in Richtung der Plättchendicke ver-
kleinen sein.
Durch einen zwischen je zwei benachbarten Nuten 12
gebildeten Steg i4 erhält das mit den Nuten 12 versehene Plättchen 11 Festigkeit.
Der Abstand L von der Kante der öffnung der Nut 12
zu derjenigen der unmittelbar benachbarten Nut 12, d. h. die Breite L des Stegs 14 gemäß Fig. 2A und 2B,
beträgt das Doppelte oder weniger des Abstands zwischen der Bodenfläche 12a der Nut 12 und der Hauptoberfläche Ha des Plättchens 11, d.h. der Dicke /des
Elementausbildungsbereichs 13, um den Widerstand zu verringern und die Getterwirksamkeit zu erhöhen.
Im Hinblick auf die Getterwirksamkeit bei 10000C
beträgt die Dicke 1 vorzugsweise weniger als 1 mm. Bevorzugt beträgt die Dicke 1 100—500 μπι, obgleich
dieser Wert vom gewünschten spezifischen Widerstand und/oder der Getterzeit oder -temperatur abhängt Jede
Ausnehmung, wie die Nuten 12, besitzt daher eine Tiefe d, die mindestens 10% der Dicke t des Plättchens beträgt.
sind die in der Oberfläche Wb des Plättchens U ausgebildeten Ausnehmungen Nuten 12. Die Form der Ausnehmungen ist jedoch nicht hierauf beschränkt Die
F i g. 4A und 4B veranschaulichen eine andere Ausführungsform, bei welcher in der einen Hauptoberfläche
Wb eines Plättchens 11 mehrere quadratische Ausnehmungen 12' ausgebildet und Stege 14 in einem Gittermuster und um den Umkreis des Plättchens 11 herum
angeordnet sind Fi g. 5 veranschaulicht bei einem weiteren Ausführungsbeispiel eine Anzahl von fächerförmigen bzw. kreissegmentförmigen Ausnehmungen 12".
In diesem Fall verlaufen die Stege 14 radial und um den Umfang des Plättchens 11 herum. Bei dem in F i g. 6
dargestellten Ausfuhrungsbeispiel sind zahlreiche kreisförmige Ausnehmungen 12'" in einer Oberfläche 116
eines Plättchens 11 ausgebildet
Wenn die einzelnen Ausnehmungen als Nuten vorliegen, brauchen sie nicht unbedingt den rechteckigen
Querschnitt gemäß F i g. 2A und 2B zu besitzen. F i g. 7 veranschaulicht noch ein weiteres Ausführungsbeispiel,
dessen Plättchen 11 mit Nuten 12i, 122 und 123 unterschiedlicher Querschnittsprofile versehen ist.
Im folgenden ist das erfindungsgemäße Verfahren anhand von Beispielen erläutert
Nach der Ausbildung von Nuten 12 in einem Plättchen 11 und von nicht dargestellten Halbleiterelemen-
ten in den Oberflächenabschnitten von Elementausbildungsbereichen 13 gemäß F i g. 2 wird das Plättchen 11
von der Rückseite her rait Phosphor gegettert
Da in jeder Nut 12 die auf der Hauptoberfläche Ua
vorgesehenen Halbleiterelemente und die Rückseite des Plättchens 11 dicht nebeneinander liegen, wird die
Wirkung des Phosphorgetterns beträchtlich verbessert. Eine aus einem derartigen Plättchen 11 erhaltene Halbleiteranordnung gewährleistet eine bessere Leistung
und besitzt eine sehr kleine Zahl von Fehlern bzw. Defektstellen.
Gemäß F i g. 8 wird nach der selektiven Ausbildung
einer Feldoxidschicht 21 als Element-Trennschicht auf einem p-Typ-Siliziumplättchen 11 eine thermische Oxidation durchgeführt, um auf einem Elementausbildungsbereich 13 des Plättchens 11 eine Oxidschicht aufwachsen zu lassen. Darüber wird eine mit Phosphor dotierte
poiykristaiiine Siüziumschicht erzeugt. Letzterer wird ein Muster zur Ausbildung einer Gate-Elektrode 22 verliehen. Unter Verwendung der Gate-Elektrode 22 als
Maske wird die thermisch ausgebildete Oxidschicht zur Herstellung einer Gateoxidschicht 23 selektiv geätzt.
Unter Heranziehung der Gate-Elektrode 22 und der Feldoxidschicht 21 als Maske werden in die Anordnung
Phosphorionen (n-Typ-Fremdatome) implantiert Die implantierten Phosphorionen werden aktiviert, um im
Elemenwusbildungsbereich 13 des p-Typ-Siliziumplättchens 11 Source- und Drainzonen 24 bzw. 25 vom
η+-Typ zu formen. Nach Herstellung einer SiOj-Schicht
26 durch chemisches Aufdampfen im Vakuum (CVD-Verfahren) wird diese Schicht einer Photoätzung zur
Ausbildung von Kontaktlöchern 27 und 28 an den Stellen der SiO2-Schicht 26 unterworfen, weiche den Source- und Drainzonen 24 bzw. 25 entsprechen. Nach der
Ausbildung einer in Richtung des Kanals des auf dem Plättchen Ii erzeugten MOS-Transistors verlaufenden
Nut 12"" in der Rückseite des Plättchens 11 wird dieses
von seiner Rückseite her mit Phosphor gegettert. Das Phosphorgettem kann dabei in den Elementausbildungsbereichen, wie den Source- und Drainzonen 24
bzw. 25, wirksam ausgeführt werden, so daß die erhaltene MOS-LSI-Schaltung gute elektrische Eigenschaften
besitzt
Das erfindungsgemäße Verfahren ist nicht auf die Herstellung von MOS-LSI-Schaltungen beschränkt
sondern ebenso auf bipolare LSI-Schaltungen o. dgl. anwendbar. Das Ausschneiden von Chips aus einem Plättchen erfolgt an den Stegen bzw. längs der Stege.
Claims (1)
1. Verfahren zur Herstellung einer Halbleiteranordnung, bei dem
a) in mindestens einem an die erste Hauptoberfläche eines Halbleitersubstrats angrenzenden
Elementausbildungsbereich ein Halbleiterelement ausgebildet wird,
b) in der zweiten Hauptoberfläche des Halbleitersubstrats mindestens eine Ausnehmung hergestellt wird und
c) das Halbleitersubstrat von der zweiten Hauptoberfläche her einer Getterbehandlung unterworfen wird,
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020117A JPS58138033A (ja) | 1982-02-10 | 1982-02-10 | 半導体基板及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE3304255A1 DE3304255A1 (de) | 1983-08-18 |
| DE3304255C2 true DE3304255C2 (de) | 1985-11-07 |
Family
ID=12018174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE3304255A Expired DE3304255C2 (de) | 1982-02-10 | 1983-02-08 | Verfahren zur Herstellung einer Halbleiteranordnung, bei dem eine Getterbehandlung erfolgt |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4597166A (de) |
| JP (1) | JPS58138033A (de) |
| DE (1) | DE3304255C2 (de) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963500A (en) * | 1988-02-02 | 1990-10-16 | Sera Solar Corporation | Method of monitoring semiconductor manufacturing processes and test sample therefor |
| JPH077007A (ja) * | 1993-06-18 | 1995-01-10 | Rohm Co Ltd | 半導体装置用基板製造方法 |
| DE19733410A1 (de) * | 1997-08-01 | 1999-02-18 | Siemens Ag | Wafermarkierung |
| US6033489A (en) * | 1998-05-29 | 2000-03-07 | Fairchild Semiconductor Corp. | Semiconductor substrate and method of making same |
| US6104062A (en) * | 1998-06-30 | 2000-08-15 | Intersil Corporation | Semiconductor device having reduced effective substrate resistivity and associated methods |
| US20070042549A1 (en) * | 2000-04-17 | 2007-02-22 | Fairchild Semiconductor Corporation | Semiconductor device having reduced effective substrate resistivity and associated methods |
| DE10131666A1 (de) * | 2001-06-29 | 2003-01-16 | Infineon Technologies Ag | Verfahren zur Einstellung der Funktionalität und zum Abgleich integrierter Halbleiterschaltungen |
| US7144818B2 (en) * | 2003-12-05 | 2006-12-05 | Advanced Micro Devices, Inc. | Semiconductor substrate and processes therefor |
| US7147908B2 (en) * | 2004-10-13 | 2006-12-12 | Hewlett-Packard Development Company, L.P. | Semiconductor package with getter formed over an irregular structure |
| KR100941305B1 (ko) * | 2006-12-18 | 2010-02-11 | 주식회사 실트론 | 질화물 반도체 기판 및 그 제조 방법 |
| US9099481B2 (en) | 2013-03-15 | 2015-08-04 | Semiconductor Components Industries, Llc | Methods of laser marking semiconductor substrates |
| CN106252288A (zh) * | 2016-06-20 | 2016-12-21 | 苏州能讯高能半导体有限公司 | 半导体芯片、半导体晶圆及制造方法 |
| FR3071099A1 (fr) * | 2017-09-12 | 2019-03-15 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Substrat structure pour la fabrication de composants de puissance |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4936792B1 (de) * | 1970-10-15 | 1974-10-03 | ||
| US3757414A (en) * | 1971-03-26 | 1973-09-11 | Honeywell Inc | Method for batch fabricating semiconductor devices |
| US4144099A (en) * | 1977-10-31 | 1979-03-13 | International Business Machines Corporation | High performance silicon wafer and fabrication process |
| US4191788A (en) * | 1978-11-13 | 1980-03-04 | Trw Inc. | Method to reduce breakage of V-grooved <100> silicon substrate |
| US4372803A (en) * | 1980-09-26 | 1983-02-08 | The United States Of America As Represented By The Secretary Of The Navy | Method for etch thinning silicon devices |
| US4400869A (en) * | 1981-02-12 | 1983-08-30 | Becton Dickinson And Company | Process for producing high temperature pressure transducers and semiconductors |
-
1982
- 1982-02-10 JP JP57020117A patent/JPS58138033A/ja active Pending
-
1983
- 1983-02-08 US US06/464,922 patent/US4597166A/en not_active Expired - Lifetime
- 1983-02-08 DE DE3304255A patent/DE3304255C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3304255A1 (de) | 1983-08-18 |
| US4597166A (en) | 1986-07-01 |
| JPS58138033A (ja) | 1983-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2153103C3 (de) | Verfahren zur Herstellung integrierter Schaltungsanordnungen sowie nach dem Verfahren hergestellte integrierte Schaltungsanordnung | |
| DE3304255C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung, bei dem eine Getterbehandlung erfolgt | |
| DE2844162A1 (de) | Ionenimplantationsverfahren und dessen anwendung | |
| DE2750209A1 (de) | Integrierte halbleiterschaltung und verfahren zu ihrer herstellung | |
| DE2238450C3 (de) | Verfahren zur Herstellung einer integrierten Halbleiteranordnung | |
| DE2502235A1 (de) | Ladungskopplungs-halbleiteranordnung | |
| DE2453279C3 (de) | Halbleiteranordnung | |
| DE2420239A1 (de) | Verfahren zur herstellung doppelt diffundierter lateraler transistoren | |
| DE1917013A1 (de) | Halbleitervierschichttriode | |
| DE3002740A1 (de) | Verfahren zur ausbildung von substratelektroden bei mos-ics mit lokaler oxidation | |
| DE1614929A1 (de) | Elektrisches Halbleiterelement | |
| DE2541275C3 (de) | Halbleiterbauelement mit hoher Spannungsfestigkeit und Verfahren zu seiner Herstellung | |
| DE2342923C2 (de) | Verfahren zur Herstellung einer Zweiphasen-Ladungsverschlebeanordnung und nach diesem Verfahren hergestellte Zweiphasen-Ladungs Verschiebeanordnung | |
| DE1901186A1 (de) | Integrierte Schaltung und Verfahren zu deren Herstellung | |
| DE2914636A1 (de) | Halbleiterbauelement und verfahren zur herstellung | |
| DE2703618C2 (de) | Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises | |
| DE2105164C2 (de) | Halbleiterbauelement mit Basis- und Emitterzone und Widerstandsschicht und Verfahren zu seiner Herstellung | |
| DE3123348A1 (de) | Halbleiterbaustein und verfahren zu dessen herstellung | |
| DE2727279A1 (de) | Feldeffekttransistor und verfahren zu dessen herstellung | |
| DE2801271A1 (de) | Verfahren zum implantieren von ionen in ein halbleitersubstrat | |
| DE1090330B (de) | Halbleiteranordnung mit einem Halbleiterkoerper mit zwei Zonen entgegengesetzten Leitfaehigkeitstyps und je einer Elektrode an den beiden Zonen | |
| DE2846872A1 (de) | N-kanal mos-speicher | |
| DE1514656A1 (de) | Verfahren zum Herstellen von Halbleiterkoerpern | |
| DE1769271C3 (de) | Verfahren zum Herstellen einer Festkörperschaltung | |
| EP0031898A1 (de) | Verfahren zum Erzeugen von dotierten Bereichen zur gegenseitigen elektrischen Isolation einzelner Halbleiterelemente auf einer Siliziumscheibe, sowie nach dem Verfahren hergestellte Halbleiteranordnung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8128 | New person/name/address of the agent |
Representative=s name: HENKEL, G., DR.PHIL. FEILER, L., DR.RER.NAT. HAENZ |
|
| 8181 | Inventor (new situation) |
Free format text: IWAI, HIROSHI, TOKIO/TOKYO, JP |
|
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| 8327 | Change in the person/name/address of the patent owner |
Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP |
|
| 8339 | Ceased/non-payment of the annual fee |