JPH084106B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH084106B2 JPH084106B2 JP60245398A JP24539885A JPH084106B2 JP H084106 B2 JPH084106 B2 JP H084106B2 JP 60245398 A JP60245398 A JP 60245398A JP 24539885 A JP24539885 A JP 24539885A JP H084106 B2 JPH084106 B2 JP H084106B2
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- Japan
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- layer
- crystal semiconductor
- semiconductor layer
- semiconductor substrate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板の製造方法に関し、特に誘電体分
離された単結晶半導体の島領域を持つ半導体基板の製造
方法に関する。
離された単結晶半導体の島領域を持つ半導体基板の製造
方法に関する。
従来、半導体基板に酸素をイオン注入し、誘電体分離
された単結晶半導体の島領域を得るためには、第４図に
示すように、酸素のイオン注入によって形成された酸化
膜402上の単結晶半導体層403を分離するためには、選択
酸化等を用い、酸化膜404を形成する方法が用いられて
いた。
された単結晶半導体の島領域を得るためには、第４図に
示すように、酸素のイオン注入によって形成された酸化
膜402上の単結晶半導体層403を分離するためには、選択
酸化等を用い、酸化膜404を形成する方法が用いられて
いた。
上述した従来の誘電体分離された半導体基板の製造方
法では、選択酸化により、バーズビークおよびバーズヘ
ッドが形成される。
法では、選択酸化により、バーズビークおよびバーズヘ
ッドが形成される。
このバーズビークは、マスク上の実際の寸法よりも酸
化膜厚に近い程度に横拡がりするために、素子寸法が大
きくなってしまうという欠点がある。また、バーズヘッ
ドは、半導体基板上に段差を形成するためフォトレジス
トを用いてパターニングする時に、フォトレジストの膜
厚にバラツキが生じパターン変換誤差が生じる等の欠点
がある。
化膜厚に近い程度に横拡がりするために、素子寸法が大
きくなってしまうという欠点がある。また、バーズヘッ
ドは、半導体基板上に段差を形成するためフォトレジス
トを用いてパターニングする時に、フォトレジストの膜
厚にバラツキが生じパターン変換誤差が生じる等の欠点
がある。
さらに、従来の方法では単結晶半導体層中に埋込層を
形成できないため、バイポーラトランジスタを形成した
時にコレクタ直列抵抗が増大する等の欠点がある。
形成できないため、バイポーラトランジスタを形成した
時にコレクタ直列抵抗が増大する等の欠点がある。
本発明の半導体装置の製造方法は、絶縁分離された単
結晶半導体層内に素子形成領域を設ける半導体装置の製
造方法であって、半導体基板上の全面に絶縁層を形成す
る工程と、前記絶縁層のうち前記素子形成領域に相当す
る部分を選択的に除去して第１の絶縁層を形成する工程
と、露出した前記半導体基板上に選択的に第１の単結晶
半導体層を形成する工程と、前記第１の単結晶半導体層
表面の単結晶領域を残すように酸素イオン注入して、前
記第１の絶縁層と内部で連なるように第２の絶縁層を形
成する工程と、しかる後、前記第１の単結晶半導体層上
に選択的に第２の単結晶半導体層を形成する工程とを含
むことを特徴とする。
結晶半導体層内に素子形成領域を設ける半導体装置の製
造方法であって、半導体基板上の全面に絶縁層を形成す
る工程と、前記絶縁層のうち前記素子形成領域に相当す
る部分を選択的に除去して第１の絶縁層を形成する工程
と、露出した前記半導体基板上に選択的に第１の単結晶
半導体層を形成する工程と、前記第１の単結晶半導体層
表面の単結晶領域を残すように酸素イオン注入して、前
記第１の絶縁層と内部で連なるように第２の絶縁層を形
成する工程と、しかる後、前記第１の単結晶半導体層上
に選択的に第２の単結晶半導体層を形成する工程とを含
むことを特徴とする。
第１図に本発明の製造方法の工程断面図を示す。
単結晶半導体基板101上を、熱酸化法またはCVD法等に
より酸化膜を１μｍ〜２μｍ程度形成する。次にフォト
レジスト等を用いて、絶縁分離領域にのみ酸化膜102,10
2′,102″を残し、半導体素子を形成する領域の酸化膜
を除去し、開孔部103,103′を形成する。（第１図
（ａ））次に開孔部103,103′にのみ選択的にエピタキ
シャル層104,104′を0.5μｍ程度形成する。（第１図
（ｂ）） 選択的にエピタキシャル層を形成する方法としては、
SiH2Cl2−HCl−H2の混合ガスを用いて減圧下（50Torr〜
80Torr）でエピタキシャル成長を行なう。すると、酸化
膜102,102′,102″上にはシリコン層は形成されず、単
結晶半導体上にのみエピタキシャル層が形成される。
より酸化膜を１μｍ〜２μｍ程度形成する。次にフォト
レジスト等を用いて、絶縁分離領域にのみ酸化膜102,10
2′,102″を残し、半導体素子を形成する領域の酸化膜
を除去し、開孔部103,103′を形成する。（第１図
（ａ））次に開孔部103,103′にのみ選択的にエピタキ
シャル層104,104′を0.5μｍ程度形成する。（第１図
（ｂ）） 選択的にエピタキシャル層を形成する方法としては、
SiH2Cl2−HCl−H2の混合ガスを用いて減圧下（50Torr〜
80Torr）でエピタキシャル成長を行なう。すると、酸化
膜102,102′,102″上にはシリコン層は形成されず、単
結晶半導体上にのみエピタキシャル層が形成される。
次に酸素のイオン注入を行なう。イオン注入条件は80
〜100Kev程度の加速エネルギーで１×1015〜１×1016cm
-2程度の酸素のイオン注入を行なう。その後、熱処理等
を施し、エピタキシャル層104,104′中もしくは単結晶
半導体基板中に酸化膜105,105′を形成する。（第１図
（ｃ））このとき、エピタキシャル層104,104′の表面
付近106,106′は単結晶となり酸化膜とならないよう
に、イオン注入条件および熱処理条件を設定する必要が
ある。また、エピタキシャル層106,106′にＰ形不純物
又はＮ形不純物を高濃度に導入することにより、埋込層
を形成することも可能である。次に、エピタキシャル層
106,106′上にのみ選択的にエピタキシャル層107,107′
の形成を行うことにより基板を形成する。（第１図
（ｄ）） また、第２図は本発明の一実施例としてCMOSを構成し
た場合の断面構造図であり、第３図は本発明の一実施例
としてバイポーラトランジスタを構成した場合の断面構
造図である。
〜100Kev程度の加速エネルギーで１×1015〜１×1016cm
-2程度の酸素のイオン注入を行なう。その後、熱処理等
を施し、エピタキシャル層104,104′中もしくは単結晶
半導体基板中に酸化膜105,105′を形成する。（第１図
（ｃ））このとき、エピタキシャル層104,104′の表面
付近106,106′は単結晶となり酸化膜とならないよう
に、イオン注入条件および熱処理条件を設定する必要が
ある。また、エピタキシャル層106,106′にＰ形不純物
又はＮ形不純物を高濃度に導入することにより、埋込層
を形成することも可能である。次に、エピタキシャル層
106,106′上にのみ選択的にエピタキシャル層107,107′
の形成を行うことにより基板を形成する。（第１図
（ｄ）） また、第２図は本発明の一実施例としてCMOSを構成し
た場合の断面構造図であり、第３図は本発明の一実施例
としてバイポーラトランジスタを構成した場合の断面構
造図である。
以上説明したような本発明を用いることにより、各素
子間の分離についてはフォトレジストを用いたパターニ
ングの最小寸法まで縮小化が可能となり、従来用いられ
ているような選択酸化法で生じるバーズビーク（横拡が
り１〜２μｍ程度）がないため、素子寸法を従来よりは
るかに小さくすることが可能となる。
子間の分離についてはフォトレジストを用いたパターニ
ングの最小寸法まで縮小化が可能となり、従来用いられ
ているような選択酸化法で生じるバーズビーク（横拡が
り１〜２μｍ程度）がないため、素子寸法を従来よりは
るかに小さくすることが可能となる。
また、バーズヘッドによる段部が形成されないため
に、フォトレジストの膜厚バラツキも小さくなり、精度
のよい微細パターン形成が可能となる。さらには、第１
図から容易にわかるように、第１図（ｃ）の時にP,Sb,A
s等のＮ形不純物を106,106′にイオン注入もしくは拡散
等で導入することにより、N+形の埋込層を形成すること
が可能である。これはＰ形不純物についても同様に形成
可能なことはいうまでもない。
に、フォトレジストの膜厚バラツキも小さくなり、精度
のよい微細パターン形成が可能となる。さらには、第１
図から容易にわかるように、第１図（ｃ）の時にP,Sb,A
s等のＮ形不純物を106,106′にイオン注入もしくは拡散
等で導入することにより、N+形の埋込層を形成すること
が可能である。これはＰ形不純物についても同様に形成
可能なことはいうまでもない。
さらに、本発明によれば、汚染やダメージのない清浄
な第２の単結晶半導体層（107,107′）を素子形成領域
として使用できるので、優れた素子特性を実現すること
ができる。この理由は、第１の絶縁層（102,102′,10
2″）を形成・加工する際に、半導体基板に汚染やダメ
ージが残留してしまうが、これを第１の単結晶半導体層
（104,104′）が吸収・トラップする作用がある。よっ
て、第２の単結晶半導体層には汚染やダメージが伝搬し
ないからである。
な第２の単結晶半導体層（107,107′）を素子形成領域
として使用できるので、優れた素子特性を実現すること
ができる。この理由は、第１の絶縁層（102,102′,10
2″）を形成・加工する際に、半導体基板に汚染やダメ
ージが残留してしまうが、これを第１の単結晶半導体層
（104,104′）が吸収・トラップする作用がある。よっ
て、第２の単結晶半導体層には汚染やダメージが伝搬し
ないからである。
第１図（ａ）〜（ｄ）は本発明の製造方法を示す工程断
面図、第２図、第３図は本発明の一実施例の断面図、第
４図は従来方法による一実施例の断面図である。 101,201,301,401……Si半導体基板、102,102′,102″,2
02,302,404……Si酸化物、104,104′,107,107′……選
択エピタキシャル層、105,105′,203,303,402……酸素
イオン注入により形成したSi酸化物、204,307,308,403
……Ｎ形半導体領域、205,306,309……Ｐ形半導体領
域、206,304,310,405……高濃度Ｐ形半導体領域、207,3
05,311……高濃度Ｎ形半導体領域、208,312,406……多
結晶シリコン、209,313,407……金属電極。
面図、第２図、第３図は本発明の一実施例の断面図、第
４図は従来方法による一実施例の断面図である。 101,201,301,401……Si半導体基板、102,102′,102″,2
02,302,404……Si酸化物、104,104′,107,107′……選
択エピタキシャル層、105,105′,203,303,402……酸素
イオン注入により形成したSi酸化物、204,307,308,403
……Ｎ形半導体領域、205,306,309……Ｐ形半導体領
域、206,304,310,405……高濃度Ｐ形半導体領域、207,3
05,311……高濃度Ｎ形半導体領域、208,312,406……多
結晶シリコン、209,313,407……金属電極。
Claims (1)
- 【請求項１】絶縁分離された単結晶半導体層内に素子形
成領域を設ける半導体装置の製造方法であって、半導体
基板上の全面に絶縁層を形成する工程と、前記絶縁層の
うち前記素子形成領域に相当する部分を選択的に除去し
て第１の絶縁層を形成する工程と、露出した前記半導体
基板上に選択的に第１の単結晶半導体層を形成する工程
と、前記第１の単結晶半導体層表面の単結晶領域を残す
ように酸素をイオン注入して、前記第１の絶縁層と内部
で連なるように第２の絶縁層を形成する工程と、しかる
後、前記第１の単結晶半導体層上に選択的に第２の単結
晶半導体層を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245398A JPH084106B2 (ja) | 1985-10-31 | 1985-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245398A JPH084106B2 (ja) | 1985-10-31 | 1985-10-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62104136A JPS62104136A (ja) | 1987-05-14 |
| JPH084106B2 true JPH084106B2 (ja) | 1996-01-17 |
Family
ID=17133058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60245398A Expired - Lifetime JPH084106B2 (ja) | 1985-10-31 | 1985-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084106B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3778581B2 (ja) | 1993-07-05 | 2006-05-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624371A (en) * | 1979-08-06 | 1981-03-07 | Ricoh Co Ltd | Slit exposure type lighting device |
| JPS60144950A (ja) * | 1984-01-06 | 1985-07-31 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-10-31 JP JP60245398A patent/JPH084106B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62104136A (ja) | 1987-05-14 |
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