JPS6139548A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6139548A JPS6139548A JP16045184A JP16045184A JPS6139548A JP S6139548 A JPS6139548 A JP S6139548A JP 16045184 A JP16045184 A JP 16045184A JP 16045184 A JP16045184 A JP 16045184A JP S6139548 A JPS6139548 A JP S6139548A
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- JP
- Japan
- Prior art keywords
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- impurity
- substrate
- region
- conductivity type
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
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- Crystallography & Structural Chemistry (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明は半導体装置に関し、とくにその素子間分離構造
に関するものである。
に関するものである。
(従来技術)
従来、素子分離形成法として例えばLOCO8法(選択
酸化法)を用いていた。以下に従来の素子分離形成の製
造方法(LOCO8法)を第1図に示す。ナな、わち、
まずP型シリコン基板1の表面を熱酸化して全面に5i
02展2を形成し、その上にシリコン窒化物CB15N
4)3を付着する。さらKその上にフォトリソグラフィ
ー用のレジスト4を造血し、このレジストをIcyスl
yを用い、写真食刻技術によって必要なパターンを形成
する(第1rjIA(aυ。このパターニングされたレ
ジストをマスクとして5fsN<jii3をエツチング
し、さらに下地の5iOz膜2もエツチングして素子領
域と素子間分離領域(フィールド領域)を形成する(第
1図(b) )。この場合、8j02膜2の下が素子領
域と々る。従って、素子領域にはSi3N4膜3が残シ
、フィールド領域ではシリコン基板lが露出する。この
露出した基板lに素子間分離をさらに確かにするために
ボロンのイオン注入が行なわれ、イオン注入層5が形成
され、素子間のしきい値電圧を上げている。所謂チャン
ネルストッパーである(第1図(C))。この後レジス
トを剥離し1000@C位の高温下で酸素雰囲気中で露
出してぃるシリコン基板1を酸化して、1μmから1.
5μmの厚いフィール、ド酸化膜6を形成する(第1図
(d))。
酸化法)を用いていた。以下に従来の素子分離形成の製
造方法(LOCO8法)を第1図に示す。ナな、わち、
まずP型シリコン基板1の表面を熱酸化して全面に5i
02展2を形成し、その上にシリコン窒化物CB15N
4)3を付着する。さらKその上にフォトリソグラフィ
ー用のレジスト4を造血し、このレジストをIcyスl
yを用い、写真食刻技術によって必要なパターンを形成
する(第1rjIA(aυ。このパターニングされたレ
ジストをマスクとして5fsN<jii3をエツチング
し、さらに下地の5iOz膜2もエツチングして素子領
域と素子間分離領域(フィールド領域)を形成する(第
1図(b) )。この場合、8j02膜2の下が素子領
域と々る。従って、素子領域にはSi3N4膜3が残シ
、フィールド領域ではシリコン基板lが露出する。この
露出した基板lに素子間分離をさらに確かにするために
ボロンのイオン注入が行なわれ、イオン注入層5が形成
され、素子間のしきい値電圧を上げている。所謂チャン
ネルストッパーである(第1図(C))。この後レジス
トを剥離し1000@C位の高温下で酸素雰囲気中で露
出してぃるシリコン基板1を酸化して、1μmから1.
5μmの厚いフィール、ド酸化膜6を形成する(第1図
(d))。
ここで、第1図(d)に示すように、フィールド酸化膜
6形成時の酸化工程でシリコン基板1の深さ方向にも横
方向にも酸化が進行し、513N4膜3が両側でめくシ
上がシバーズピークが発生し、素子領域を狭めることに
なシ、微細化の障害となっていた。
6形成時の酸化工程でシリコン基板1の深さ方向にも横
方向にも酸化が進行し、513N4膜3が両側でめくシ
上がシバーズピークが発生し、素子領域を狭めることに
なシ、微細化の障害となっていた。
(発明の目的)
従って本発明の目的とするところは、上述した欠点を解
消した半導体装置を提供するものである。
消した半導体装置を提供するものである。
(実施例の説明)
以下本発明の詳細を図面を用いて説明する。第2図は本
発明装置の一実施例の製造工程を示している。まず、p
fJシリコン基板11に選択的に高密度の格子欠陥を有
するように基板11と同導電型不純物例えばポロンを拡
散あるいは、イオン注入し同導電製不純物層(P+層)
13を形成する(第2図(a))。次に、P型シリコン
基板11及びP+層13上に常圧、1100°CでB2
H4を不純物ガスとして1〜2μm程の厚みにエピタキ
シャル成長させてエピタキシャル層14を形成スる。形
成したエピタキシャル層14のうちP十層13上にらる
層15は、その下層にあるP+層13が高密既結晶欠陥
を有するため多結晶化するとともにP+層13の不純物
(例えばポロン)が自動的にドーピング(オートドーピ
ング)される(第2図(b))。エピタキシャル成長を
常圧下で行なうのは、このオートドーピング効果が顕著
であるのでこの効果を有効に利用するためである。つい
で公知の半導体装置の製造プロセスでゲート酸化J[1
6を形成し、ゲート電極となる導体化した多結晶シリコ
ン層17を形成し、多結晶シリコン層17をマスクにし
て基板11と逆導電型不純物(例えばヒ素)を拡散ある
いはイオン注入し逆導電型不純物動作層18を形成する
(第2図(C))。
発明装置の一実施例の製造工程を示している。まず、p
fJシリコン基板11に選択的に高密度の格子欠陥を有
するように基板11と同導電型不純物例えばポロンを拡
散あるいは、イオン注入し同導電製不純物層(P+層)
13を形成する(第2図(a))。次に、P型シリコン
基板11及びP+層13上に常圧、1100°CでB2
H4を不純物ガスとして1〜2μm程の厚みにエピタキ
シャル成長させてエピタキシャル層14を形成スる。形
成したエピタキシャル層14のうちP十層13上にらる
層15は、その下層にあるP+層13が高密既結晶欠陥
を有するため多結晶化するとともにP+層13の不純物
(例えばポロン)が自動的にドーピング(オートドーピ
ング)される(第2図(b))。エピタキシャル成長を
常圧下で行なうのは、このオートドーピング効果が顕著
であるのでこの効果を有効に利用するためである。つい
で公知の半導体装置の製造プロセスでゲート酸化J[1
6を形成し、ゲート電極となる導体化した多結晶シリコ
ン層17を形成し、多結晶シリコン層17をマスクにし
て基板11と逆導電型不純物(例えばヒ素)を拡散ある
いはイオン注入し逆導電型不純物動作層18を形成する
(第2図(C))。
(発明の効果)
この結果、表面が平担で素子間分離領域の占有面積の小
さい半導体装置を得ることができる。
さい半導体装置を得ることができる。
第1図(a)〜(d)は、従来の素子分離形成法(LO
CO8法)の′一実施例を示す各製造工程断面図である
。1・・・・・・P+シリコン基板、2・・・・・・ゲ
ート酸化膜、3・・・・・・シリコン窒化物、4・・・
・・・フォトレジスト、5・・・・・・基板と同導電型
不純物密度(ボロン)、6・・・・・・素子間分離領域
(フィールド酸化膜)第2図(a)〜(C)は本発明の
一実施例を示す各製造工程断面図である。11・・・・
・・P+シリコン基板、12・・・・・・フォトレジス
ト、13・・・・・・基板と同導電型不純物密度(ボロ
ン)、14・・・・・・エピタキシャル層、15・・・
・・・高密度欠陥を有する多結晶シリコン、16・・・
・・・ゲート酸化膜、17・・・・・・ゲート電極多結
晶シリコン、18・・・・・・ソース、ドレイン拡散層
。 第1図
CO8法)の′一実施例を示す各製造工程断面図である
。1・・・・・・P+シリコン基板、2・・・・・・ゲ
ート酸化膜、3・・・・・・シリコン窒化物、4・・・
・・・フォトレジスト、5・・・・・・基板と同導電型
不純物密度(ボロン)、6・・・・・・素子間分離領域
(フィールド酸化膜)第2図(a)〜(C)は本発明の
一実施例を示す各製造工程断面図である。11・・・・
・・P+シリコン基板、12・・・・・・フォトレジス
ト、13・・・・・・基板と同導電型不純物密度(ボロ
ン)、14・・・・・・エピタキシャル層、15・・・
・・・高密度欠陥を有する多結晶シリコン、16・・・
・・・ゲート酸化膜、17・・・・・・ゲート電極多結
晶シリコン、18・・・・・・ソース、ドレイン拡散層
。 第1図
Claims (1)
- 一導電型の半導体基板内に設けられた逆導電型の不純
物領域と、前記半導体基板上に設けられ、前記逆導電型
の不純物密度領域に接して前記半導体基板と同一導電型
のエピタキシャル層とを有し、前記不純物領域上のエピ
タキシャル部を素子分離領域として用いたことを特徴と
する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16045184A JPS6139548A (ja) | 1984-07-31 | 1984-07-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16045184A JPS6139548A (ja) | 1984-07-31 | 1984-07-31 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6139548A true JPS6139548A (ja) | 1986-02-25 |
Family
ID=15715215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16045184A Pending JPS6139548A (ja) | 1984-07-31 | 1984-07-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6139548A (ja) |
-
1984
- 1984-07-31 JP JP16045184A patent/JPS6139548A/ja active Pending
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