JPH04206866A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04206866A JPH04206866A JP2337487A JP33748790A JPH04206866A JP H04206866 A JPH04206866 A JP H04206866A JP 2337487 A JP2337487 A JP 2337487A JP 33748790 A JP33748790 A JP 33748790A JP H04206866 A JPH04206866 A JP H04206866A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にスタック
ト・キャパシタ構造を有するダイナミックＲＡＭ装置（
以下ＤＲＡＭと称１−）に関するものである。
ト・キャパシタ構造を有するダイナミックＲＡＭ装置（
以下ＤＲＡＭと称１−）に関するものである。
第２図（Ａ）〜（Ｄ）は従来のスタックト・キャパシタ
構造を有するＤＲＡＭのメモリセル部の製造工程を示す
断面図である。
構造を有するＤＲＡＭのメモリセル部の製造工程を示す
断面図である。
初めに第２図（Ａ）に承すように、シリコン基板１（第
２図ではＰ型）のフィールド領域に熱酸化法により素子
分離を行う。
２図ではＰ型）のフィールド領域に熱酸化法により素子
分離を行う。
その後、素子形成領域に熱酸化法により、トランスファ
ーゲートシリコン酸化膜２を形成し、その上に化学気相
成長法により不純物を含む多結晶シリコン層を成長させ
、写真製版でパターン；−ング・エツチングし、トラン
スファーゲート電極３を形成する。レジスト１３を残し
たまま、低濃度の不純物（図では八ｓ ｏｒ Ｐイオン
）１５を注入し、低濃度不純物注入層６ａを形成する。
ーゲートシリコン酸化膜２を形成し、その上に化学気相
成長法により不純物を含む多結晶シリコン層を成長させ
、写真製版でパターン；−ング・エツチングし、トラン
スファーゲート電極３を形成する。レジスト１３を残し
たまま、低濃度の不純物（図では八ｓ ｏｒ Ｐイオン
）１５を注入し、低濃度不純物注入層６ａを形成する。
次に第２図（Ｂ）に示すようにトランスファーゲート電
極３の−にに化学気相成長法によりシリコン酸化膜を形
成し、Ｌ Ｄ Ｄ （Ｌｊｇｈｔ、Ｉｙ ＤｏｐｅｄＤ
ｒａｉｎ ）形成のため、トランスファーゲート電極３
の側壁に前記シリコン酸化膜１４が残るように、パター
ニング・エッチングする。次に高濃度の不純物５（図で
はＡｓ ｏｒ Ｐイオン）を注入し、熱処理をしソース
・ドレイン８ｂを形成する。
極３の−にに化学気相成長法によりシリコン酸化膜を形
成し、Ｌ Ｄ Ｄ （Ｌｊｇｈｔ、Ｉｙ ＤｏｐｅｄＤ
ｒａｉｎ ）形成のため、トランスファーゲート電極３
の側壁に前記シリコン酸化膜１４が残るように、パター
ニング・エッチングする。次に高濃度の不純物５（図で
はＡｓ ｏｒ Ｐイオン）を注入し、熱処理をしソース
・ドレイン８ｂを形成する。
次に第２図（Ｃ）に示すように、化学気相成長法により
層間シリコン酸化膜７を形成し、パターンニング・エツ
チングし、ソースあるいはドレイン部にコンタクトをと
るために開口部をつくる。
層間シリコン酸化膜７を形成し、パターンニング・エツ
チングし、ソースあるいはドレイン部にコンタクトをと
るために開口部をつくる。
次にスタックト・キャパシタ部を形成するために化学気
相成長法により、不純物を含む多結晶シリコン層を成長
させ、パターンニング・エツチングしキャパシタの下部
電極８を形成する。その上に化学気相成長法と熱酸化法
によりキャパシタ絶縁膜９を形成し、その上に化学気相
成長法により、不純物を含む多結晶シリコンイを成長さ
せ、バタンニング・エツチングし、キャパシタの上部電
力１０を形成する。
相成長法により、不純物を含む多結晶シリコン層を成長
させ、パターンニング・エツチングしキャパシタの下部
電極８を形成する。その上に化学気相成長法と熱酸化法
によりキャパシタ絶縁膜９を形成し、その上に化学気相
成長法により、不純物を含む多結晶シリコンイを成長さ
せ、バタンニング・エツチングし、キャパシタの上部電
力１０を形成する。
次に第２図（Ｄ）に示すように上記電極１０の上に化学
気相成長法で層間シリコン酸化膜・さらに化学気相成長
法で、ポロン・リンの不純物を含むシリコン酸化膜１１
を形成する。次に上記シリコン酸化膜１１をリフローす
るために熱酸化を行い、パターンニング・エツチングに
より、ビット線とのコンタクトをとるために開口部をつ
くる。
気相成長法で層間シリコン酸化膜・さらに化学気相成長
法で、ポロン・リンの不純物を含むシリコン酸化膜１１
を形成する。次に上記シリコン酸化膜１１をリフローす
るために熱酸化を行い、パターンニング・エツチングに
より、ビット線とのコンタクトをとるために開口部をつ
くる。
次に化学気相成長法により、不純物を含む多結晶シリコ
ン層を成長させ、パターンニング・エツチングしビット
線１２を形成する。
ン層を成長させ、パターンニング・エツチングしビット
線１２を形成する。
＊不純物を含む多結晶シリコン層は、化学気相成長法で
多結晶シリコンを成長してから、不純物をドーズした膜
も含まれる。
多結晶シリコンを成長してから、不純物をドーズした膜
も含まれる。
従来の半導体装置の製造方法は以上のように形成されて
いたので、スタックト・キャパシタ部の上・下部電極よ
り不純物が拡散し、ｖ７ｈ等のトランジスタ特性に変動
が生じ、さらに上層のボロン・リンの不純物を含む層間
酸化膜のりフロー時の熱酸化により、酸化種がトランス
ファゲートまで侵入し、トランスファーゲート電極のエ
ッチ部を酸化し、ゲート寸法が短くなったり、ソース・
ドレインの低濃度不純物注入層が酸化され、デバイス特
性に影響を与えるなどの問題点が発生していた。
いたので、スタックト・キャパシタ部の上・下部電極よ
り不純物が拡散し、ｖ７ｈ等のトランジスタ特性に変動
が生じ、さらに上層のボロン・リンの不純物を含む層間
酸化膜のりフロー時の熱酸化により、酸化種がトランス
ファゲートまで侵入し、トランスファーゲート電極のエ
ッチ部を酸化し、ゲート寸法が短くなったり、ソース・
ドレインの低濃度不純物注入層が酸化され、デバイス特
性に影響を与えるなどの問題点が発生していた。
この発明は上記のような問題点を解決するためになされ
たもので、トランスファーゲート部を上層からの不純物
拡散や酸化種の侵入から防ぐ半導体装置の製造方法を得
ることを目的とする。
たもので、トランスファーゲート部を上層からの不純物
拡散や酸化種の侵入から防ぐ半導体装置の製造方法を得
ることを目的とする。
この発明に係る半導体装置の製造方法は、スタックト・
キャパシタ構造を有するＤＲＡＭにおいてトランスファ
ーゲート電極を覆うようにシリコン窒化膜を形成したも
のである。
キャパシタ構造を有するＤＲＡＭにおいてトランスファ
ーゲート電極を覆うようにシリコン窒化膜を形成したも
のである。
この発明におけるシリコン窒化膜は、トランスファーゲ
ート部を上層からの不純物拡散や酸化種の侵入を防止し
てトランジスタ特性デバイス特性の悪化抑える。
ート部を上層からの不純物拡散や酸化種の侵入を防止し
てトランジスタ特性デバイス特性の悪化抑える。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるスタックト・キャパシタ
構造を有するＤＲＡＭのメモリセル部の製造工程を示す
断面図である。
図はこの発明の一実施例によるスタックト・キャパシタ
構造を有するＤＲＡＭのメモリセル部の製造工程を示す
断面図である。
初めに第１図（Ａ）に示すように、シリコン基板１（本
実施例ではＰ型）のフィールド領域に熱酸化法により素
子分離を行う。
実施例ではＰ型）のフィールド領域に熱酸化法により素
子分離を行う。
その後、素子形成領域に熱酸化法によりトランスファー
ゲートシリコン酸化＋１！２２を形成し、その」−に化
学気相成長法により不純物を含む多結晶シリコン層を成
長させ、パターンニング・エツチングし、トランスファ
ーゲート電極３を形成する。このトランスファーゲート
電極３上に化学気相成長法によりシリコン窒化膜４を成
長し、パターンニング°エツチングによりトランスファ
ーゲート電極３を覆い、かつＬＤＤの部分まで“ひさし
”を持つ形状とする。次に、高濃度の不純物５（本実施
例ではＡｓ ｏｒ Ｐイオン）を注入し、熱処理をし、
ソース・ドレイン６ａ６ｂを形成する。−ト記シリコン
窒化膜４の“ひさし°°を通してイオン注入することに
より、ＬＤＤ構造を形成することができる。（低濃度不
純物注入層６ａ、高濃度不純物注入層６ｂ） 次に第１図（Ｂ）に示すように、化学気相成長法により
層間シリコン酸化膜７を形成し、パターンニンク・エツ
チングし、ソースあるいはドレイン部にコノタフ］・を
とるために開口部をつくる。
ゲートシリコン酸化＋１！２２を形成し、その」−に化
学気相成長法により不純物を含む多結晶シリコン層を成
長させ、パターンニング・エツチングし、トランスファ
ーゲート電極３を形成する。このトランスファーゲート
電極３上に化学気相成長法によりシリコン窒化膜４を成
長し、パターンニング°エツチングによりトランスファ
ーゲート電極３を覆い、かつＬＤＤの部分まで“ひさし
”を持つ形状とする。次に、高濃度の不純物５（本実施
例ではＡｓ ｏｒ Ｐイオン）を注入し、熱処理をし、
ソース・ドレイン６ａ６ｂを形成する。−ト記シリコン
窒化膜４の“ひさし°°を通してイオン注入することに
より、ＬＤＤ構造を形成することができる。（低濃度不
純物注入層６ａ、高濃度不純物注入層６ｂ） 次に第１図（Ｂ）に示すように、化学気相成長法により
層間シリコン酸化膜７を形成し、パターンニンク・エツ
チングし、ソースあるいはドレイン部にコノタフ］・を
とるために開口部をつくる。
次に、スタックト・キャパシタ部を形成するために、化
学気相成長法により不純物を含む多結晶シリコン層を成
長させ、パターンニング・エツチングし、キャパシタの
下部電極８を形成する。その１−に化学気相成長法と熱
酸化法によりキャパシタ絶縁１１ｉ ９を形成し、その
１−に化学気相法により、不純物を含む多結晶シリコン
層を成長させ、パターンニング・エツチングし、キャパ
シタの上部電極１０を形成する。
学気相成長法により不純物を含む多結晶シリコン層を成
長させ、パターンニング・エツチングし、キャパシタの
下部電極８を形成する。その１−に化学気相成長法と熱
酸化法によりキャパシタ絶縁１１ｉ ９を形成し、その
１−に化学気相法により、不純物を含む多結晶シリコン
層を成長させ、パターンニング・エツチングし、キャパ
シタの上部電極１０を形成する。
次に第１し１（Ｃ）に示すように上部電極１０の十に化
学気相成長法で層間シリコン酸化膜・さらに化学気相成
長法でボロン・リンの不純物を含むシリコン酸化膜１１
を形成する。次にこのシリコン酸化膜１１をリフローす
るために熱酸化を行い、パターンニング・エツチングに
よりビット線とのコンタクトをとるために開１１部をつ
くる。次に化学気相成長法により不純物を含む多結晶シ
リコン層を成長させ、パターンニング・エツチングし、
ビット線１２を形成する。
学気相成長法で層間シリコン酸化膜・さらに化学気相成
長法でボロン・リンの不純物を含むシリコン酸化膜１１
を形成する。次にこのシリコン酸化膜１１をリフローす
るために熱酸化を行い、パターンニング・エツチングに
よりビット線とのコンタクトをとるために開１１部をつ
くる。次に化学気相成長法により不純物を含む多結晶シ
リコン層を成長させ、パターンニング・エツチングし、
ビット線１２を形成する。
ここで不純物を含む多結晶シリコン層は化学気相成長法
で多結晶シリコンを成長してから、不純物をトープした
膜も含まれる。
で多結晶シリコンを成長してから、不純物をトープした
膜も含まれる。
尚、上記実施例では第１図（Ａ）に示すようにトランス
ファーゲート電Ｔｈ ３ ｊ−二のシリコン”’；ｅ
化１１Ｑ４の°゛ひさし”部分でＬＤＤ構造を形成した
場合を示しているが、前記従来のものに示すように、化
学気相成長法でシリコン酸化膜を成長させ、このシリコ
ン酸化膜でＬＤＤ構造を形成してもよい。
ファーゲート電Ｔｈ ３ ｊ−二のシリコン”’；ｅ
化１１Ｑ４の°゛ひさし”部分でＬＤＤ構造を形成した
場合を示しているが、前記従来のものに示すように、化
学気相成長法でシリコン酸化膜を成長させ、このシリコ
ン酸化膜でＬＤＤ構造を形成してもよい。
以上の様にこの発明によれば、スタックト・キャパシタ
構造を有するＤＲＡＭのメモリセル部のトランスファー
ケート電極をシリコン窒化膜で覆うことによって、トラ
ンスファーゲート部を上層からの不純物拡散や酸化種の
侵人を防ぐことが出来、トランジスタ特性・デバイス特
性の変動（悪化ンを抑えることが出来るという効果が得
られる。
構造を有するＤＲＡＭのメモリセル部のトランスファー
ケート電極をシリコン窒化膜で覆うことによって、トラ
ンスファーゲート部を上層からの不純物拡散や酸化種の
侵人を防ぐことが出来、トランジスタ特性・デバイス特
性の変動（悪化ンを抑えることが出来るという効果が得
られる。
第１図（Ａ）〜（Ｃ）はこの発明の一実施例によるスタ
ックト・キャパシタ構造を有するＤＲＡＭのメモリセル
部の製造］１桿を示す断面図、第２図（Ａ）〜（Ｄ）は
従来のスタックト・キャパシタ構造を有するＤＲＡＭの
メモリセル部の製造工程を示す断面図である。 図において、１はシリコン基板、２はトランスファーケ
ートシリコン酸化膜、３はトランスファーケート電極、
４はシリコン窒化膜、５は高濃度の不純物（イオン注入
）、６ａは低濃度不純物注入層、６ａは高濃度不純物注
入層、７は層間シリコン酸化膜、８はキャパシタの下部
電極、９はキャパシタの絶縁膜、１０はキャパシタの上
部電極、１１はボロン・リンの不純物を含むシリコン酸
化膜、１２はビット線を示す。 なお、図中、同一符号は同一、または相当部分を示す。
ックト・キャパシタ構造を有するＤＲＡＭのメモリセル
部の製造］１桿を示す断面図、第２図（Ａ）〜（Ｄ）は
従来のスタックト・キャパシタ構造を有するＤＲＡＭの
メモリセル部の製造工程を示す断面図である。 図において、１はシリコン基板、２はトランスファーケ
ートシリコン酸化膜、３はトランスファーケート電極、
４はシリコン窒化膜、５は高濃度の不純物（イオン注入
）、６ａは低濃度不純物注入層、６ａは高濃度不純物注
入層、７は層間シリコン酸化膜、８はキャパシタの下部
電極、９はキャパシタの絶縁膜、１０はキャパシタの上
部電極、１１はボロン・リンの不純物を含むシリコン酸
化膜、１２はビット線を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- スタックト・キャパシタ構造を有するダイナミックＲ
ＡＭ装置のメモリセル部の製造方法において、素子形成
領域にトランスファーゲート電極を形成後、上記電極上
に化学気相成長法によりシリコン窒化膜を成長する工程
、上記電極を覆う様にパターニング・エッチングする工
程、さらにその上層にキャパシタ電極を形成する工程を
備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337487A JPH04206866A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337487A JPH04206866A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206866A true JPH04206866A (ja) | 1992-07-28 |
Family
ID=18309116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2337487A Pending JPH04206866A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206866A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183475A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体集積回路装置 |
-
1990
- 1990-11-30 JP JP2337487A patent/JPH04206866A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183475A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体集積回路装置 |
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