JPH0214529A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特に半導体集積回路装置
におけるバイポーラトランジスタデバイスの構造に関す
るものである。

［従来の技術］ 第２図は従来のバイポーラ型ｎｐｎ　）ランリスタ装置
を示す断面図である。

第２図を参照して、Ｐ型半導体基板１の上には分離のた
めの酸化膜４によって間隔を隔ててＮ型埋込層２ａが形
成されている。このＮ型埋込層２ａの上にはＮ型エピタ
キシャル層３が選択的に成長させられて形成されている
。Ｎ型エピタキシャル層３の側壁部にはコレクタウオー
ル２ｂが形成されている。さらに、Ｎ型エピタキシャル
層３の上部領域にはＰ型のベース拡散層５が形成され、
このベース拡散層５の表層部において部分的にＮ型のエ
ミッタ拡散層６が形成されている。コレクタウオール２
ｂには、シリサイド層８およびその上に形成されたバリ
アメタル１２を介してコレクタ電極１１が接合されてい
る。エミッタ拡散層６はシリサイド層８およびバリアメ
タル１２を介してエミッタ電極１０に接合されている。

また、ベース拡散層５の表面上にはシリサイド層８が形
成され、その上に形成されたバリアメタル１２を介して
ベース電極９が接合されている。これらの各電極の接合
は層間絶縁膜７によって間隔を隔てて形成されている。

［発明が解決しようとする課題］ 従来のバイポーラ型ｎｐｎ　トランジスタを含む半導体
集積回路装置は以上のように構成されており、容量低減
、電流増幅率ｈＦＥの増大等により各拡散層間の接合は
浅く形成される。しかしながら、浅い接合を形成した場
合には、第３図に示すようにベース拡散層５とエミッタ
拡散層６との間における界面において、エミッタ拡散層
６のエツジ１４の曲率半径が小さくなる。そのため、こ
の界面部分において電界集中が起こり、耐圧が低下する
。

また、第２図に示される従来のウォールド型エミッタを
有するバイポーラ型トランジスタにおいては、第４図に
示すように、各トランジスタを分離するための酸化膜４
とベース拡散層５およびエミッタ拡散層６とが接触する
ようなバーズビーク部分の領域１５においてリーク電流
が発生しやすいという問題点があった。

そこで、この発明は上記のような問題点を解消するため
になされたもので、電界集中による耐圧の低下およびリ
ーク電流の増加を解消することが可能な半導体装置を提
供することを目的とする。

［課ｍを解決するだめの手段］ この発明に従った半導体装置は、第１導電型の予め定め
る不純物濃度を有する半導体基板の主表面上で、第２４
電型の半導体領域が半導体基板内に間隔を隔てて形成さ
れている。第２導電型の半導体領域の上部領域内には第
１導電型の半導体領域が形成されている。この第１導電
型の半導体領域の上には少なくとも第１導電型の半導体
領域の表面を底面とする孔を有する絶縁物層が形成され
ている。この孔の底面上には第２導電型の孔部半導体領
域が形成されている。

［作用］ この発明における第２導電型の孔部半導体領域は絶縁物
層によって囲まれており、その下に形成された第１導電
型の半導体領域と接合されている。

そのため、この接合部のエツジ部分における電界集中が
低減され得る。また、この第２導電型の孔部半導体領域
と、その下に形成された第１導電型の半導体領域との接
合面積が減少するので、その接合容量も低減され得る。

［発明の実施例］ 以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例による半導体装置、たとえ
ば、バイポーラ型ｎｐｎ　トランジスタ装置を示す断面
図である。第１図を参照して、Ｐ型半導体基板１上に選
択的に間隔を隔ててＮ型埋込層２ａが形成される。この
Ｎ型埋込層２ａの上にはＮ型エピタキシャル層３が選択
的に成長させられて形成される。その後、各トランジス
タを分離するための酸化膜４が形成された後、Ｎ型エピ
タキシャル層３の側壁部にはコレクタウオール２ｂが形
成される。

また、Ｎ型エピタキシャル層３の上部領域にはＰ型のベ
ース拡散層５が形成される。このベース拡散層５の形成
後においては、エミッタ拡散層６となる領域以外の領域
に、その上に形成されるレジスト膜をマスクとしてシリ
コンの異方性エツチング処理が施される。これによって
、エミッタ拡散層６となる領域のみがベース拡散層５の
上において突出するように形成される。その後、全面上
に熱酸化膜が形成された後、さらに酸化膜が堆積させら
れる。この酸化膜には、エミッタ拡散層６となるべき領
域の表面のみが露出するまでエッチバック法によってエ
ツチング処理が施される。それによって、エミッタ形成
用酸化膜４１がエミッタ形成用の孔部を有するように形
成される。そして、多結晶シリコンが全面上に堆積され
た後、この多結晶シリコンに砒素イオンが注入される。

注入後、多結晶シリコン層のバターニングが行なわれ、
ポリシリコンエミッタ１３が形成される。熱処理によっ
てポリシリコンエミッタ１３から砒素が拡散させられる
ことにより、エミッタ拡散層６がエミッタ形成用酸化膜
４１に囲まれた領域で、かつベース拡散層５の表面上に
形成される。

さらに、ベース拡散層５およびコレクタウオール２ｂの
コンタクト孔が形成される。これらのコンタクト孔の底
面には、オーミック接触を有する低い電気抵抗の接合部
を形成するため、ベース拡散層５、コレクタウオール２
ｂおよびポリシリコンエミッタ１３の表面上にはＴｉＳ
ｉ２等からなるシリサイド層８が形成される。

そして、酸化膜が堆積され、平坦化された後、ベース、
コレクタ、エミッタの各コンタクト孔が開孔される。各
シリサイド層８の上にはバリアメタル１２を介してそれ
ぞれ、ベース電極９、エミッタ電極１０およびコレクタ
電極１１が形成されることによって、第１図に示される
ように所望のバイポーラトランジスタが構成される。

なお、上記実施例の工程によれば、エミッタ拡散層６と
なる領域には熱酸化膜が形成されるため、パターニング
時のサイズよりエミッタ拡散層６を小さくすることがで
きるという効果がある。

［発明の効果］ 以上のように、この発明によれば絶縁物層に囲まれた第
２導電型の孔部半導体領域がその下に形成された第１導
電型の半導体領域に接合されるので、第２導電型の孔部
半導体領域のエツジ部分における電界集中が低減され、
耐圧低下を防止することができる。また、第１導電型の
半導体領域と第２導電型の孔部半導体領域との接合面積
が減少するので、この接合容量も低減することができる
。

したがって、高性能の半導体装置が得られる。

【図面の簡単な説明】

第１図はこの発明に従った半導体装置の一実施例を示す
断面図、第２図は従来の半導体装置を示す断面図、第３
図および第４図は従来の半導体装置における問題点を説
明するために示された部分拡大断面図である。 図において、１はＰ型半導体基板、２ａはＮ型埋込層、
２ｂはコレクタウオール、３はＮ型エピタキシャル層、
４は酸化膜、５はベース拡散層、６はエミッタ拡散層、
１３はポリシリコンエミッタ、４１はエミッタ形成用酸
化膜である。 なお、 各図中、 同一符号は同一または相当部分 を示す。 代 理 人 大吉 増 雄

Claims (1)

1. 【特許請求の範囲】 主表面を有し、第１導電型の予め定める不純物濃度を有
   する半導体基板と、 前記半導体基板の主表面上で、かつ前記半導体基板内に
   間隔を隔てて形成された第２導電型の半導体領域と、 前記第２導電型の半導体領域の上部領域内に形成された
   第１導電型の半導体領域と、 前記第１導電型の半導体領域の上に形成され、少なくと
   も前記第１導電型の半導体領域の表面を底面とする孔を
   有する絶縁物層と、 前記孔の底面上に形成された第２導電型の孔部半導体領
   域とを備えた半導体装置。