JPH07176540A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07176540A JPH07176540A JP5318867A JP31886793A JPH07176540A JP H07176540 A JPH07176540 A JP H07176540A JP 5318867 A JP5318867 A JP 5318867A JP 31886793 A JP31886793 A JP 31886793A JP H07176540 A JPH07176540 A JP H07176540A
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Abstract
(57)【要約】
【目的】ラテラルＰＮＰトランジスタの埋込層の構造を
支えて、実効的なエピタキシャル膜厚をベース幅よりも
大きくする事によりｈFEを大きくする事を目的とする。 【構成】本発明は図１に示すようにＮ型埋込層形成時に
絶縁膜に凹凸をつけイオン注入を行う。この時、絶縁膜
の厚い部分のドーズ量は少なく、薄い部分のドーズ量は
多くなる。その後Ｎ型エピタキシャル層４の成長を行な
うとオートドーピングを生じ、Ｎ+ 型埋込層２ａ，凹型
のＮ型埋込層２ｃが形成される。したがって、Ｐ+ 型エ
ミッタ層９ｂと大型のＮ型埋込層２ｃとの距離ｘは、ベ
ース幅ＷBよりも大きくなる。よって、ベース輸送効率
が向上され、高いｈFEが得られる効果がある。Ｐ+ 型コ
レクタ層９ｃと大型のＮ型埋込層２ｃとの距離ｘが大き
いためベース，コレクタ間の耐圧が大きくなるという効
果がある。
支えて、実効的なエピタキシャル膜厚をベース幅よりも
大きくする事によりｈFEを大きくする事を目的とする。 【構成】本発明は図１に示すようにＮ型埋込層形成時に
絶縁膜に凹凸をつけイオン注入を行う。この時、絶縁膜
の厚い部分のドーズ量は少なく、薄い部分のドーズ量は
多くなる。その後Ｎ型エピタキシャル層４の成長を行な
うとオートドーピングを生じ、Ｎ+ 型埋込層２ａ，凹型
のＮ型埋込層２ｃが形成される。したがって、Ｐ+ 型エ
ミッタ層９ｂと大型のＮ型埋込層２ｃとの距離ｘは、ベ
ース幅ＷBよりも大きくなる。よって、ベース輸送効率
が向上され、高いｈFEが得られる効果がある。Ｐ+ 型コ
レクタ層９ｃと大型のＮ型埋込層２ｃとの距離ｘが大き
いためベース，コレクタ間の耐圧が大きくなるという効
果がある。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ラテラルＰＮＰトランジスタおよびその製造方法に関す
る。
ラテラルＰＮＰトランジスタおよびその製造方法に関す
る。
【０００２】
【従来の技術】従来技術としてラテラルＰＮＰトランジ
スタの製造方法を図５を用いて説明する。尚、ラテラル
ＰＮＰトランジスタはＮＰＮトランジスタを作り込むと
同時に形成するが、ＮＰＮトランジスタの工程と重複す
る場合に限りその事を明記する。
スタの製造方法を図５を用いて説明する。尚、ラテラル
ＰＮＰトランジスタはＮＰＮトランジスタを作り込むと
同時に形成するが、ＮＰＮトランジスタの工程と重複す
る場合に限りその事を明記する。
【０００３】まず図５Ａに示す如く、半導体基板１上に
写真食刻法を用いてイオン注入に対するマスク材３を形
成した後、イオン注入法，熱拡散法を用いてヒ素等でＮ
+ 型埋込層２を形成する。その後、図５Ｂに示す如くＮ
型エピタキシャル層４を成長する。高周波，高速用ＮＰ
Ｎトランジスタの場合例えば約１．７μｍ成長するた
め、ラテラルＰＮＰトランジスタのＮ型エピタキシャル
層４を同じ膜厚となる。
写真食刻法を用いてイオン注入に対するマスク材３を形
成した後、イオン注入法，熱拡散法を用いてヒ素等でＮ
+ 型埋込層２を形成する。その後、図５Ｂに示す如くＮ
型エピタキシャル層４を成長する。高周波，高速用ＮＰ
Ｎトランジスタの場合例えば約１．７μｍ成長するた
め、ラテラルＰＮＰトランジスタのＮ型エピタキシャル
層４を同じ膜厚となる。
【０００４】次に図５Ｃに示す如く、加圧酸化法により
フィールド酸化膜５を形成後、気相成長法等により絶縁
膜６を形成する。当該絶縁膜は例えば窒化膜である。し
かる後、写真食刻法によりベース開口部７ａを形成した
後、イオン注入法によりＮ+型引出し層８を形成する。
この時、ＮＰＮトランジスタのＮ型コレクタ引出し層も
同時に形成される。例えば燐等をイオン注入する。
フィールド酸化膜５を形成後、気相成長法等により絶縁
膜６を形成する。当該絶縁膜は例えば窒化膜である。し
かる後、写真食刻法によりベース開口部７ａを形成した
後、イオン注入法によりＮ+型引出し層８を形成する。
この時、ＮＰＮトランジスタのＮ型コレクタ引出し層も
同時に形成される。例えば燐等をイオン注入する。
【０００５】次に図５Ｄに示す如く、写真食刻法により
エミッタ開孔部７ｂ、コレクタ開孔部７ｃを形成した
後、イオン注入法によりＰ+ 型エミッタ層９ｂ，Ｐ+ 型
コレクタ層９ｃを形成する。この時、ＮＰＮトランジス
タのＰ+ 型ベースコンタクト層も同時に形成される。こ
の時、例えばボロン等をイオン注入する。
エミッタ開孔部７ｂ、コレクタ開孔部７ｃを形成した
後、イオン注入法によりＰ+ 型エミッタ層９ｂ，Ｐ+ 型
コレクタ層９ｃを形成する。この時、ＮＰＮトランジス
タのＰ+ 型ベースコンタクト層も同時に形成される。こ
の時、例えばボロン等をイオン注入する。
【０００６】次に図５Ｅに示す如く、アニール、例えば
Ｎ2 雰囲気中で９００℃，４０分行う。当該アニールに
より、例えばＰ+ 型エミッタ層９ｂ，Ｐ+ 型コレクタ層
９ｃの接合深さは約０．２μｍとなる。Ｎ型エピタキシ
ャル層４の膜厚はＮ+ 型埋込層２ａのせり上り等により
エミッタ直下の埋込層までの距離ｘ＝０．８μｍとな
る。
Ｎ2 雰囲気中で９００℃，４０分行う。当該アニールに
より、例えばＰ+ 型エミッタ層９ｂ，Ｐ+ 型コレクタ層
９ｃの接合深さは約０．２μｍとなる。Ｎ型エピタキシ
ャル層４の膜厚はＮ+ 型埋込層２ａのせり上り等により
エミッタ直下の埋込層までの距離ｘ＝０．８μｍとな
る。
【０００７】次に写真食刻法，エッチング方を用いてフ
ィールド酸化膜５，絶縁膜６を開孔し、その後ベース電
極１０ａ，エミッタ電極１０ｂ，コレクタ電極１０ｃを
形成する。電極はＡｌ，Ａｕ等であり、バリアメタル等
を使用する場合もある。ベース幅ＷB は耐圧の関係によ
りＷB ≧１．０μｍ程度である。ＷB ＜１．０μｍの場
合、パンチスルー等を生じるため満足な動作は得られな
い。
ィールド酸化膜５，絶縁膜６を開孔し、その後ベース電
極１０ａ，エミッタ電極１０ｂ，コレクタ電極１０ｃを
形成する。電極はＡｌ，Ａｕ等であり、バリアメタル等
を使用する場合もある。ベース幅ＷB は耐圧の関係によ
りＷB ≧１．０μｍ程度である。ＷB ＜１．０μｍの場
合、パンチスルー等を生じるため満足な動作は得られな
い。
【０００８】又、第二の従来技術として特開平１−９３
１６８号公報を図６に示す。Ｎ型エピタキシャル層４を
エッチングし凹部を形成した後、Ｎ+ 型ベース層９ａ，
Ｐ+型コレクタ層９ｃを形成する。
１６８号公報を図６に示す。Ｎ型エピタキシャル層４を
エッチングし凹部を形成した後、Ｎ+ 型ベース層９ａ，
Ｐ+型コレクタ層９ｃを形成する。
【０００９】第三の従来技術として、特開昭６４−８１
３６３号公報を図７に示す。ヒ素，アンチモン等をＮ+
型埋込層２ａを形成した後、これらより拡散係数の大き
い燐等で他のＮ+ 型埋込層を形成し、しかる後Ｎ型エピ
タキシャル層４を形成すると凸型のＮ+ 型埋込層２ｂが
形成される。
３６３号公報を図７に示す。ヒ素，アンチモン等をＮ+
型埋込層２ａを形成した後、これらより拡散係数の大き
い燐等で他のＮ+ 型埋込層を形成し、しかる後Ｎ型エピ
タキシャル層４を形成すると凸型のＮ+ 型埋込層２ｂが
形成される。
【００１０】さらに、第四の従来技術として特開昭６３
−７６３７３号公報を図８に示す。Ｐ型コレクタ層９ｃ
の直下となる半導体基板１の部分をエッチングし、その
後、熱拡散等によりＮ+ 型埋込層２ａ，凹型のＮ+ 型埋
込層２を形成する。
−７６３７３号公報を図８に示す。Ｐ型コレクタ層９ｃ
の直下となる半導体基板１の部分をエッチングし、その
後、熱拡散等によりＮ+ 型埋込層２ａ，凹型のＮ+ 型埋
込層２を形成する。
【００１１】
【発明が解決しようとする課題】上述した図５の従来技
術の半導体装置は図５ＥよりＷB ≧１．０μｍ，ｘ＝
０．８μｍよりＷB ＝ｘとなり、Ｐ+ 型エミッタ層９ｂ
から注入されたキャリアはＰ+ 型コレクタ層９ｃに捕獲
されず、Ｎ+ 型埋込層２ａと再結合するためベース輸送
効率が低下し、ｈFEは約１０〜２０となりこれより高い
ｈFEが得られないという欠点があった。尚、Ｎ型エピタ
キシャル層４の膜厚を厚くしてＷB ＜ｘとするとラテラ
ルＰＮＰトランジスタと同時に形成されるＮＰＮトラン
ジスタの高周波，高速性が損なわれる。又、Ｐ+ 型コレ
クタ層９とＮ+ 型埋込層２ａとの距離が短いため耐圧
（ＢＶCBO ）が小さくなるという欠点がある。
術の半導体装置は図５ＥよりＷB ≧１．０μｍ，ｘ＝
０．８μｍよりＷB ＝ｘとなり、Ｐ+ 型エミッタ層９ｂ
から注入されたキャリアはＰ+ 型コレクタ層９ｃに捕獲
されず、Ｎ+ 型埋込層２ａと再結合するためベース輸送
効率が低下し、ｈFEは約１０〜２０となりこれより高い
ｈFEが得られないという欠点があった。尚、Ｎ型エピタ
キシャル層４の膜厚を厚くしてＷB ＜ｘとするとラテラ
ルＰＮＰトランジスタと同時に形成されるＮＰＮトラン
ジスタの高周波，高速性が損なわれる。又、Ｐ+ 型コレ
クタ層９とＮ+ 型埋込層２ａとの距離が短いため耐圧
（ＢＶCBO ）が小さくなるという欠点がある。
【００１２】図６，図７，図８に示した例も応用にＷB
＞ｘのため高いｈFEは得られないという欠点がある。
＞ｘのため高いｈFEは得られないという欠点がある。
【００１３】図６および図７の例ではＰ+ 型コレクタ層
ＷｃとＮ+ 型埋込層２ａ，凸型のＮ+ 型埋込層２ｂとの
距離が短いため耐圧（ＢＶCBO ）が小さくなるという欠
点がある。
ＷｃとＮ+ 型埋込層２ａ，凸型のＮ+ 型埋込層２ｂとの
距離が短いため耐圧（ＢＶCBO ）が小さくなるという欠
点がある。
【００１４】
【課題を解決するための手段】本発明によればラテラル
ＰＮＰトランジスタにおいて、少なくともＰ型エミッタ
拡散層及びＰ型コレクタ拡散層直下のＮ型エピタキシャ
ル層が凹部になるようなＮ+ 型埋込層を有し、Ｐ+ 型エ
ミッタ拡散層とＮ+ 型埋込層の距離よりもベース幅が短
いことを特徴とする。
ＰＮＰトランジスタにおいて、少なくともＰ型エミッタ
拡散層及びＰ型コレクタ拡散層直下のＮ型エピタキシャ
ル層が凹部になるようなＮ+ 型埋込層を有し、Ｐ+ 型エ
ミッタ拡散層とＮ+ 型埋込層の距離よりもベース幅が短
いことを特徴とする。
【００１５】また、上記Ｎ+ 型埋込層の形成工程におい
て、薄い絶縁層と厚い絶縁層を通して、同時にイオン注
入する工程を有することを特徴とする製造方法が得られ
る。
て、薄い絶縁層と厚い絶縁層を通して、同時にイオン注
入する工程を有することを特徴とする製造方法が得られ
る。
【００１６】
〔第１の実施例〕次に本発明による半導体装置の製造方
法の第１の実施例を図面を参照して説明する。図２Ａに
示す如く、半導体基板１上に凹凸のあるイオン注入に対
するマスク材３を熱酸化法，気相成長法及びエッチング
法で形成する。その後、イオン注入法，エピタキシャう
成長等を行う事により図２Ｂに示す如く、Ｎ+ 型埋込層
２ａ，凹型のＮ型埋込層２ｃが形成される。この時、前
記マスク材３の凸部は他の部分に比べ、イオン注入法に
より半導体基板１中の濃度は低くなる。このためＮ型エ
ピタキシャル層４を成長する際、濃度の高いＮ+ 型埋込
層２ａのせり上りは大きく、濃度の低い凹型のＮ型埋込
層２のせり上りは小さい。イオン注入法の代りに熱拡散
法を用いても同様な結果が得られる。
法の第１の実施例を図面を参照して説明する。図２Ａに
示す如く、半導体基板１上に凹凸のあるイオン注入に対
するマスク材３を熱酸化法，気相成長法及びエッチング
法で形成する。その後、イオン注入法，エピタキシャう
成長等を行う事により図２Ｂに示す如く、Ｎ+ 型埋込層
２ａ，凹型のＮ型埋込層２ｃが形成される。この時、前
記マスク材３の凸部は他の部分に比べ、イオン注入法に
より半導体基板１中の濃度は低くなる。このためＮ型エ
ピタキシャル層４を成長する際、濃度の高いＮ+ 型埋込
層２ａのせり上りは大きく、濃度の低い凹型のＮ型埋込
層２のせり上りは小さい。イオン注入法の代りに熱拡散
法を用いても同様な結果が得られる。
【００１７】次工程以降は、前述した従来技術図３Ｃ〜
図３Ｅの工程と同一のため省略する。最終的には図１に
示す通りとなる。
図３Ｅの工程と同一のため省略する。最終的には図１に
示す通りとなる。
【００１８】この時ｘはＮ+ 型埋込層２ａ，凹型のＮ型
埋込層２ｃを形成する際のイオン注入のドーズ量等を制
御でき、ＷB ＞ｘが可能となる。
埋込層２ｃを形成する際のイオン注入のドーズ量等を制
御でき、ＷB ＞ｘが可能となる。
【００１９】〔第２の実施例〕図３に第２の実施例を示
す一工程を示す。図３に示す如く、半導体基板１上に写
真食刻法を用いてイオン注入に対するマスク材３を形成
した後、イオン注入法を用い半導体基板１の表面から深
い部分にイオン注入された不純物高濃度のピークがくる
ようにする。例えばピークが約０．０８μｍになるよう
にイオン注入エネルギーを決める。前記ピークは通常の
約２倍の深さである。
す一工程を示す。図３に示す如く、半導体基板１上に写
真食刻法を用いてイオン注入に対するマスク材３を形成
した後、イオン注入法を用い半導体基板１の表面から深
い部分にイオン注入された不純物高濃度のピークがくる
ようにする。例えばピークが約０．０８μｍになるよう
にイオン注入エネルギーを決める。前記ピークは通常の
約２倍の深さである。
【００２０】次工程以降は第１の実施例と同一のため省
略する最終的には図４に示す通りである。
略する最終的には図４に示す通りである。
【００２１】
【発明の効果】以上説明したように本発明は高周波，高
速用ＮＰＮトランジスタを同時に作る際のラテラルＰＮ
Ｐトランジスタにおいて、ＷB ＜ｘが可能となりベース
搬送効率が向上され高いｈFEが得られるという効果があ
る。
速用ＮＰＮトランジスタを同時に作る際のラテラルＰＮ
Ｐトランジスタにおいて、ＷB ＜ｘが可能となりベース
搬送効率が向上され高いｈFEが得られるという効果があ
る。
【００２２】Ｐ+ 型コレクタ層９ｃと大型のＮ型埋込層
２ｃとの距離が長いため耐圧（ＢＶCBO ）が大きくなる
という効果がある。
２ｃとの距離が長いため耐圧（ＢＶCBO ）が大きくなる
という効果がある。
【００２３】大型のＮ型埋込層２ｃほ拡散の深さが浅い
ため抵抗が大きくなるが、Ｎ+ 型埋込層２ａは深さが深
いため抵抗が小さくなる。ベース抵抗は上記２つの抵抗
の直列接続による。従って、Ｎ+ 型埋込層２ａの深さ等
を制御する事により実用に耐えるベース抵抗に抑える事
ができる。
ため抵抗が大きくなるが、Ｎ+ 型埋込層２ａは深さが深
いため抵抗が小さくなる。ベース抵抗は上記２つの抵抗
の直列接続による。従って、Ｎ+ 型埋込層２ａの深さ等
を制御する事により実用に耐えるベース抵抗に抑える事
ができる。
【００２４】第２の実施例を用いると深いＮ+ 型埋込層
２ｄによりさらにベース抵抗が小さくなるという効果が
ある。
２ｄによりさらにベース抵抗が小さくなるという効果が
ある。
【図１】本発明の第１の実施例を示す構造断面図。
【図２】本発明の第１の実施例の一工程を示す構造断面
図。
図。
【図３】本発明の第２の実施例の一工程を示す構造断面
図。
図。
【図４】本発明の第２の実施例を示す構造断面図。
【図５】従来の技術を示す構造断面図。
【図６】従来技術（特開平１−９３１６８号公報）を示
す構造断面図。
す構造断面図。
【図７】従来技術（特開昭６４−８１３６３号公報）を
示す構造断面図。
示す構造断面図。
【図８】従来技術（特開昭６３−７６３７３号公報）を
示す構造断面図。
示す構造断面図。
１ Ｐ型半導体基板 ２ａ Ｎ+ 型埋込層 ２ｂ 凸型のＮ+ 型埋込層 ２ｃ 凹型のＮ型埋込層 ２ｄ 深いＮ+ 型埋込層 ３ イオン注入に対するマスク材 ４ Ｎ型エピタキシャル層 ５ フィールド酸化膜 ６ 絶縁膜 ７ａ ベース開孔部 ７ｂ エミッタ開孔部 ７ｃ コレクタ開孔部 ８ Ｎ+ 型引出し層 ９ａ Ｎ+ 型ベース層 ９ｂ Ｐ+ 型エミッタ層 ９ｃ Ｐ+ 型コレクタ層 １０ａ ベース電極 １０ｂ エミッタ電極 １０ｃ コレクタ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/082 21/8224 7514−4Ｍ Ｈ０１Ｌ 27/08 １０１ Ｖ
Claims (3)
- 【請求項１】 ラテラルＰＮＰトランジスタにおいて、
少なくともＰ型エミッタ拡散層及びＰ型コレクタ拡散層
直下のＮ型エピタキシャル層が凹部になるようなＮ+ 型
埋込層を有することを特徴とする半導体装置。 - 【請求項２】 前記Ｐ型エミッタ拡散層、Ｐ型コレクタ
拡散層、Ｎ+ 型埋込層において、Ｐ型エミッタ拡散層及
びＰ型コレクタ拡散層とＮ+ 型埋込層の距離よりもベー
ス幅が短い事を特徴とする請求項１記載の半導体装置。 - 【請求項３】 ラテラルＰＮＰトランジスタの製造方法
において、少なくともＰ型エミッタ拡散層及びＰ型コレ
クタ拡散層直下のＮ型エピタキシャル層が凹部になるよ
うなＮ+ 型埋込層の形成工程において、薄い絶縁膜と厚
い絶縁膜を通して、同時にイオン注入する工程を有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318867A JP2654536B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318867A JP2654536B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176540A true JPH07176540A (ja) | 1995-07-14 |
| JP2654536B2 JP2654536B2 (ja) | 1997-09-17 |
Family
ID=18103854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5318867A Expired - Fee Related JP2654536B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2654536B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101009402B1 (ko) * | 2008-11-07 | 2011-01-19 | 주식회사 동부하이텍 | 바이폴라 트랜지스터 및 그의 제조방법 |
-
1993
- 1993-12-20 JP JP5318867A patent/JP2654536B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101009402B1 (ko) * | 2008-11-07 | 2011-01-19 | 주식회사 동부하이텍 | 바이폴라 트랜지스터 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2654536B2 (ja) | 1997-09-17 |
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|---|---|---|---|
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