JPS62169358A - 半導体集積回路装置の製法 - Google Patents
半導体集積回路装置の製法Info
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- JPS62169358A JPS62169358A JP61309744A JP30974486A JPS62169358A JP S62169358 A JPS62169358 A JP S62169358A JP 61309744 A JP61309744 A JP 61309744A JP 30974486 A JP30974486 A JP 30974486A JP S62169358 A JPS62169358 A JP S62169358A
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0244—I2L structures integrated in combination with analog structures
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置の製法、特にＩ’Ｌ素子
（・インチグレイテッド・インジェクション・ロジック
）と縦形のＮＰＮ及びＰＮＰ ｌ−ランジスタを有する
コンプリメンタリｔＣとを同一チップ内に共存せる半導
体集積回路装置の製法に係わる。
（・インチグレイテッド・インジェクション・ロジック
）と縦形のＮＰＮ及びＰＮＰ ｌ−ランジスタを有する
コンプリメンタリｔＣとを同一チップ内に共存せる半導
体集積回路装置の製法に係わる。
Ｉ２Ｌ素子は、横形ＰＮＰ トランジスタと縦形（逆形
）ＮＰＮＩ−ランジスタの簡単な複合構成を採用するこ
とにより、望積度が高く、消費電力の小さいバイポーラ
のデジタルデバイスである。このＩ２Ｌ素子はバイポー
ラＩＣと伺時に形成できるという点で、リニヤコンパチ
ブルＩＣという使用方法が有効である。リニヤ（アナロ
グ）回路では近年特性の良いＰＮＰ ｌ−ランジスタ（
即ち、よりＮＰＮ）ランジスタの特性に近いもの）を必
要としている。
）ＮＰＮＩ−ランジスタの簡単な複合構成を採用するこ
とにより、望積度が高く、消費電力の小さいバイポーラ
のデジタルデバイスである。このＩ２Ｌ素子はバイポー
ラＩＣと伺時に形成できるという点で、リニヤコンパチ
ブルＩＣという使用方法が有効である。リニヤ（アナロ
グ）回路では近年特性の良いＰＮＰ ｌ−ランジスタ（
即ち、よりＮＰＮ）ランジスタの特性に近いもの）を必
要としている。
ところで、Ｉ’Ｌ素子とコンプリメンタリＩＣが共存し
た半導体集積回路装置に於ては、Ｉ’Ｌ素子の特性がリ
ニヤ部の特性によりある程度制限され、特にリニヤ部の
電源電圧に依存される。ある電源電圧が定められるとリ
ニヤ部のＮＰＮ及びＰＮＰトランジスタの耐圧が決定さ
れ、この耐圧はＩＣの場合、エピタキシャル層の不純物
濃度と厚さで制限される。即ち′ｉｊｉ源電圧が高くな
ると、当然リニヤ部のトランジスタの耐圧が必要となり
、エピタキシャル層の厚さがある程度必要になり、又そ
のエピタキシャル層の不純物濃度も下げる必要がある。
た半導体集積回路装置に於ては、Ｉ’Ｌ素子の特性がリ
ニヤ部の特性によりある程度制限され、特にリニヤ部の
電源電圧に依存される。ある電源電圧が定められるとリ
ニヤ部のＮＰＮ及びＰＮＰトランジスタの耐圧が決定さ
れ、この耐圧はＩＣの場合、エピタキシャル層の不純物
濃度と厚さで制限される。即ち′ｉｊｉ源電圧が高くな
ると、当然リニヤ部のトランジスタの耐圧が必要となり
、エピタキシャル層の厚さがある程度必要になり、又そ
のエピタキシャル層の不純物濃度も下げる必要がある。
このことはＩ’Ｌ特性（遅延時間ｔ ｐｄ、逆形ＮＰＮ
Ｉ−ランジスタの電流増巾率βＵ）を悪化させる。従
って従来の構成においてはＩ’Ｌ部とリニヤ部の両者の
特性を共に向上させることは困難であった。
Ｉ−ランジスタの電流増巾率βＵ）を悪化させる。従
って従来の構成においてはＩ’Ｌ部とリニヤ部の両者の
特性を共に向上させることは困難であった。
本発明は、上述した平導体集積回路装置において、リニ
ヤ部の電源電圧が決められた中でＩ’Ｌ部の特性を向上
させ、即ちより高速化し、又同時にリニヤ部のトランジ
スタの特性をも向上させることができる製法を提供する
ものである。
ヤ部の電源電圧が決められた中でＩ’Ｌ部の特性を向上
させ、即ちより高速化し、又同時にリニヤ部のトランジ
スタの特性をも向上させることができる製法を提供する
ものである。
■２［、素子における逆形ＮＰＮ トランジスタの電流
増巾率βＵと、遅延時間ｔ ｐｄは一般に次式で表わさ
れる。
増巾率βＵと、遅延時間ｔ ｐｄは一般に次式で表わさ
れる。
・・・（１）
・・・（２）
Ｓｐ：エピタキシャル層（ｎ）−理込み層（ｒｒ ”）
接合での正孔の再結合速度ＡＢ：Ｉ７Ｌヘース面積 Ａｃ：ＩＪ、コレクタ面積 Ｄｎ：Ｐ領域中の電イの拡散定数 ＱＢ’：ベース直のガンメル数 ＱＱ：ベース直以外のガンメル数 Ｆ ：ファンアウト Ｎｅｐｉ ：エピタキシャル層の濃度Ｗｅρｉ ：エ
ピタキシャル層の３１．さ上記（１１及び（２）式で明
らかなように、Ｉ’Ｌ特性は、ＱＢ’が小さく、エピタ
キシャル層の厚さＷｅρｉが薄く、その濃度Ｎｅｐｉが
高い程、遅延時間Ｌ ｐｃｔが小さくなる。本発明はこ
の点に着目したものである。
接合での正孔の再結合速度ＡＢ：Ｉ７Ｌヘース面積 Ａｃ：ＩＪ、コレクタ面積 Ｄｎ：Ｐ領域中の電イの拡散定数 ＱＢ’：ベース直のガンメル数 ＱＱ：ベース直以外のガンメル数 Ｆ ：ファンアウト Ｎｅｐｉ ：エピタキシャル層の濃度Ｗｅρｉ ：エ
ピタキシャル層の３１．さ上記（１１及び（２）式で明
らかなように、Ｉ’Ｌ特性は、ＱＢ’が小さく、エピタ
キシャル層の厚さＷｅρｉが薄く、その濃度Ｎｅｐｉが
高い程、遅延時間Ｌ ｐｃｔが小さくなる。本発明はこ
の点に着目したものである。
以下、図面を参照して本発明に係る半導体集積回路装置
の製法の一実施例を説明しよう。
の製法の一実施例を説明しよう。
先ず、第１導電型例えばＰ形の半導体基体（１）の−主
面に全面に亘り第２導電型即ちＮ形のＴｆｆｔ ｆ２）
を形成する。次に、爾後形成すべきＩ２Ｌ素子、縦形Ｎ
ＰＮＩ−ランジスタ及び縦形ＰＮＰ ｌ−ランジスタを
夫々分離するためのＰ＋型分ｐｆＭｆＷｔ （３ａ）を
形成し、又Ｉ２Ｌ素子のＮ中型埋込み層（４）、縦形Ｎ
ＰＮトランジスタＮ＋型埋込みｒｆｉ （４１及び分離
用のＮ＋型層（６）を形成する。次で全面にＰ型のエピ
タキシャル層（７）を成長させ、続いてＮ型のエピタキ
シャル層（８）を成長させる。
面に全面に亘り第２導電型即ちＮ形のＴｆｆｔ ｆ２）
を形成する。次に、爾後形成すべきＩ２Ｌ素子、縦形Ｎ
ＰＮＩ−ランジスタ及び縦形ＰＮＰ ｌ−ランジスタを
夫々分離するためのＰ＋型分ｐｆＭｆＷｔ （３ａ）を
形成し、又Ｉ２Ｌ素子のＮ中型埋込み層（４）、縦形Ｎ
ＰＮトランジスタＮ＋型埋込みｒｆｉ （４１及び分離
用のＮ＋型層（６）を形成する。次で全面にＰ型のエピ
タキシャル層（７）を成長させ、続いてＮ型のエピタキ
シャル層（８）を成長させる。
次に、本発明の特徴である比較的薄い濃度（例えばドー
ズ量で１． Ｘ １０１″！〜Ｉ Ｘ ＩＱ１３ｃｎｒ
−２程度）のＮ型不純物をイオン注入し、夫々形成され
るべき縦型ＮＰＮ ）ランジスタのコレクタ部分にＮ型
領域（９）を、縦形ＰＮＰ ｌ−ランジスタのベース部
分にＮ型領域（ｌＯ）を、工２［２部のベース部分にＮ
型領域（１１）を夫々同時に形成する。これら各Ｎ型領
域（９）、 （１０）及び（１１）は夫々Ｎ型エピタ
キシャル層（８）よりは濃度が高い。
ズ量で１． Ｘ １０１″！〜Ｉ Ｘ ＩＱ１３ｃｎｒ
−２程度）のＮ型不純物をイオン注入し、夫々形成され
るべき縦型ＮＰＮ ）ランジスタのコレクタ部分にＮ型
領域（９）を、縦形ＰＮＰ ｌ−ランジスタのベース部
分にＮ型領域（ｌＯ）を、工２［２部のベース部分にＮ
型領域（１１）を夫々同時に形成する。これら各Ｎ型領
域（９）、 （１０）及び（１１）は夫々Ｎ型エピタ
キシャル層（８）よりは濃度が高い。
次に、上記Ｐ＋型分ＮｔＪ？５ （３ａ）に達するよう
に拡散によってＰ千生分離ＪｆＳ（３ｂ）を形成し、同
時に縦形ＰＮＰ ）ランジスクのコレクタ取出領域（１
６）を形成し、この分ＭＩＩＪ’ｍ （３ａ） 、
（３ｂ）によってＩ’ｌ、部が形成されるＮ型の第１の
島領域（１２）と、縦形ＰＮＰ ｌ−ランジスタが形成
される第２の島領域（１３）と、縦形ＮＰＮ）ランジス
タが形成される第３の島領域（１４）を形成する。
に拡散によってＰ千生分離ＪｆＳ（３ｂ）を形成し、同
時に縦形ＰＮＰ ）ランジスクのコレクタ取出領域（１
６）を形成し、この分ＭＩＩＪ’ｍ （３ａ） 、
（３ｂ）によってＩ’ｌ、部が形成されるＮ型の第１の
島領域（１２）と、縦形ＰＮＰ ｌ−ランジスタが形成
される第２の島領域（１３）と、縦形ＮＰＮ）ランジス
タが形成される第３の島領域（１４）を形成する。
次に、Ｉ２Ｌ部に埋込み層（４）に達するＮ千生のウオ
ール部（１５）を拡散によって形成する。次に、Ｐ型不
純物を拡散し、Ｉ′Ｌ部のベース部分（１７）及びイン
ジェクタ部分（１８）と、縦形ＰＮＰＩ・ランジスタの
エミッタ部分（１９）と、縦形ＮＰＮ ｌ・ランジスタ
のベース部分（２０）を形成する。この場合、Ｉ”Ｌ部
のベース部分（１７）はそのインジェクタ部分（１８）
と対向する部分がその直下にＮ型領域（１１）が存在し
ないように形成する。即ち換言すれば、Ｎ型領域（１１
）はベース部分（１７）のインジェクタ部分（１８）と
対向する端部よりＰ１ｒ定距離だけ内方にあるように形
成する。
ール部（１５）を拡散によって形成する。次に、Ｐ型不
純物を拡散し、Ｉ′Ｌ部のベース部分（１７）及びイン
ジェクタ部分（１８）と、縦形ＰＮＰＩ・ランジスタの
エミッタ部分（１９）と、縦形ＮＰＮ ｌ・ランジスタ
のベース部分（２０）を形成する。この場合、Ｉ”Ｌ部
のベース部分（１７）はそのインジェクタ部分（１８）
と対向する部分がその直下にＮ型領域（１１）が存在し
ないように形成する。即ち換言すれば、Ｎ型領域（１１
）はベース部分（１７）のインジェクタ部分（１８）と
対向する端部よりＰ１ｒ定距離だけ内方にあるように形
成する。
次に、Ｎ十型不純物を拡散させ、Ｌ部部にＮ型型のマル
チコレクタ領域（２１） ［（２ｂ ） 。
チコレクタ領域（２１） ［（２ｂ ） 。
（２１２＞ 、 （２１ｉ ＞ 、 （２１４）
）を形成すると同時に、縦形ＰＮＰ ｌ・ランジスタの
Ｎ＋型ヘース取出部（２２）と、縦形ＮＰＮ ｌ−ラン
ジスタのＮ十型エミッタ部分（２３）及びＮ＋型コレク
タ取出部（２４）を形成する。
）を形成すると同時に、縦形ＰＮＰ ｌ・ランジスタの
Ｎ＋型ヘース取出部（２２）と、縦形ＮＰＮ ｌ−ラン
ジスタのＮ十型エミッタ部分（２３）及びＮ＋型コレク
タ取出部（２４）を形成する。
斯くして、第１の島領域（１２）において領域（２１＞
、 （１７）及び（１１）によるインバータトラン
ジスタ即ち逆型ＮＰＮ ｌ−ランジスタと、領域（１７
） 、 （８）及び（１８）による横形ＰＮＰ ）ラン
ジスタとからなるＩ２Ｌ素子が形成され、第２の島領域
（１３）において領域＋？）、 （１０）及び（１９
）をコレクタ、ベース及びエミッタとする縦形ＰＮＰ
トランジスタが構成され、第３の島領域（１４）におい
て領域（８１、（２０）及び（２３）をコレクタ、ベー
ス及びエミッタとする縦形ＮＰＮ ）ランジスタが構成
された所謂Ｉ２Ｌ素子とコンプリメンタリＩＣとが一体
に設けられた目的の半導体集積回路装置を得る。
、 （１７）及び（１１）によるインバータトラン
ジスタ即ち逆型ＮＰＮ ｌ−ランジスタと、領域（１７
） 、 （８）及び（１８）による横形ＰＮＰ ）ラン
ジスタとからなるＩ２Ｌ素子が形成され、第２の島領域
（１３）において領域＋？）、 （１０）及び（１９
）をコレクタ、ベース及びエミッタとする縦形ＰＮＰ
トランジスタが構成され、第３の島領域（１４）におい
て領域（８１、（２０）及び（２３）をコレクタ、ベー
ス及びエミッタとする縦形ＮＰＮ ）ランジスタが構成
された所謂Ｉ２Ｌ素子とコンプリメンタリＩＣとが一体
に設けられた目的の半導体集積回路装置を得る。
かかる構成によれば、Ｎ型エピタキシャル層（８）の厚
さ及び濃度はリニヤ部（ＮＰＮ及びＰＮＰ トランジス
タ）の耐圧により決定されるが、Ｉ’Ｌ部においてはベ
ース部分（１７）の直下のＮ型エピタキシャルｒ＠（８
１によるエミッタ部分に選択的にイオンノを主人によっ
てそのエピタキシャル屓よりも濃い不純物濃度のＮ型領
域（１１） （斜線で図示）を形成したことにより、
領域（１１）における正孔電荷の蓄積が小さくなり、逆
型ＮＰＮトランジスタの電流増巾率βＵが上る。しかも
、この場合、Ｎ型領域（１１）がＩ２Ｌの横形ＰＮＰ
ｌ−ランジスタのベース部分（エピタキシャル層より成
る）り８）にかからないようにその横形ＰＮＰトランジ
スタのコレクタを兼ねるベース部分（］７）のインジェ
クタ部分（１８）と対向する端部より所定距離だけ内方
に離れて形成されるので、横形ＰＮＰ ）ランジスタに
おいてベース輸送効率が落ちず、その電流増１】率αＰ
ＭＰを悪化させることがない。即ちＩ’Ｌにおける横形
ＰＮＰ トランジスタの電流増巾率αＩ’Ｎｒを悪化さ
せることなく逆形ＮＰＮ ）ランジスタの電流増巾率β
Ｕを上げることが可能となる。このように、従来ではリ
ニヤ部の耐圧によりほとんどＩＪ、素子のスピード（ｊ
！！！延時間ｔ ｐｄ）が決定されていたが、本発明で
はリニヤ部の耐圧を名慮することなく、Ｉ’Ｌ素子の高
速化を計ることが出来る。
さ及び濃度はリニヤ部（ＮＰＮ及びＰＮＰ トランジス
タ）の耐圧により決定されるが、Ｉ’Ｌ部においてはベ
ース部分（１７）の直下のＮ型エピタキシャルｒ＠（８
１によるエミッタ部分に選択的にイオンノを主人によっ
てそのエピタキシャル屓よりも濃い不純物濃度のＮ型領
域（１１） （斜線で図示）を形成したことにより、
領域（１１）における正孔電荷の蓄積が小さくなり、逆
型ＮＰＮトランジスタの電流増巾率βＵが上る。しかも
、この場合、Ｎ型領域（１１）がＩ２Ｌの横形ＰＮＰ
ｌ−ランジスタのベース部分（エピタキシャル層より成
る）り８）にかからないようにその横形ＰＮＰトランジ
スタのコレクタを兼ねるベース部分（］７）のインジェ
クタ部分（１８）と対向する端部より所定距離だけ内方
に離れて形成されるので、横形ＰＮＰ ）ランジスタに
おいてベース輸送効率が落ちず、その電流増１】率αＰ
ＭＰを悪化させることがない。即ちＩ’Ｌにおける横形
ＰＮＰ トランジスタの電流増巾率αＩ’Ｎｒを悪化さ
せることなく逆形ＮＰＮ ）ランジスタの電流増巾率β
Ｕを上げることが可能となる。このように、従来ではリ
ニヤ部の耐圧によりほとんどＩＪ、素子のスピード（ｊ
！！！延時間ｔ ｐｄ）が決定されていたが、本発明で
はリニヤ部の耐圧を名慮することなく、Ｉ’Ｌ素子の高
速化を計ることが出来る。
一方、リニヤ部即ちコンプリメンタリＩＣにおいては、
その縦形ＰＮＰ ｌ−ランジスタのベース部分に上記ｌ
２ＬＯＮ型領域（１１）と同時形成でＮ型領域（１０）
（斜線で図示）を形成したことにより、縦形ＰＮＰ
ｌ−ランジスタの遮断周波数ｆ丁が高くなり且つ電流
特性（直流のｌ＋ｐＩりが良好となる。
その縦形ＰＮＰ ｌ−ランジスタのベース部分に上記ｌ
２ＬＯＮ型領域（１１）と同時形成でＮ型領域（１０）
（斜線で図示）を形成したことにより、縦形ＰＮＰ
ｌ−ランジスタの遮断周波数ｆ丁が高くなり且つ電流
特性（直流のｌ＋ｐＩりが良好となる。
又縦形ＮＰＮ ｌ−ランジスタのコレクタの一部分に同
時にＮ型領域（９）（斜線で図示）を形成したので、縦
形ＮＰＮ ｔ−ランジスタのコレクタ直列低抗Ｒｓｃが
低下する。
時にＮ型領域（９）（斜線で図示）を形成したので、縦
形ＮＰＮ ｔ−ランジスタのコレクタ直列低抗Ｒｓｃが
低下する。
上述廿る如く本発明によれば、Ｉ’Ｌ素子とＮＰＮ及び
ＰＮＰ ｌ−ランジスタのコンプリメンタリＩＣとを一
体に形成した平導体集積回路装置の製法において、簡単
な構成によりそのリニヤ部のＮ Ｉ） Ｎ及びＰＮＰ
トランジスタの特性を向上させることができると同時に
、Ｉ２Ｌ特性を高速化することが出来る。
ＰＮＰ ｌ−ランジスタのコンプリメンタリＩＣとを一
体に形成した平導体集積回路装置の製法において、簡単
な構成によりそのリニヤ部のＮ Ｉ） Ｎ及びＰＮＰ
トランジスタの特性を向上させることができると同時に
、Ｉ２Ｌ特性を高速化することが出来る。
図は本発明による半導体集積回路装置の製法例を示す断
面図である。 （７１，（８１はエピタキシャルＩｓ、（９１，（１０
） 、 （１１）は第１導電型の領域、（１８）はイ
ンジェクタ部、（１７）はベース部分、（２１）はコレ
クタ部分である。
面図である。 （７１，（８１はエピタキシャルＩｓ、（９１，（１０
） 、 （１１）は第１導電型の領域、（１８）はイ
ンジェクタ部、（１７）はベース部分、（２１）はコレ
クタ部分である。
Claims (1)
- 【特許請求の範囲】 Ｉ＾２Ｌ素子の形成された第１導電型の第１の島領域と
、第２導電型の縦型トランジスタを含む第１導電型の第
２の島領域を有する半導体集積回路装置の製法において
、 夫々Ｉ＾２Ｌ素子のインバータ・トランジスタのベース
の下のエミッタ部分と縦型トランジスタのベース部分と
に第１導電型の領域を同時に形成したことを特徴とする
半導体集積回路装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61309744A JPS62169358A (ja) | 1986-12-27 | 1986-12-27 | 半導体集積回路装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61309744A JPS62169358A (ja) | 1986-12-27 | 1986-12-27 | 半導体集積回路装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62169358A true JPS62169358A (ja) | 1987-07-25 |
| JPS6255307B2 JPS6255307B2 (ja) | 1987-11-19 |
Family
ID=17996773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61309744A Granted JPS62169358A (ja) | 1986-12-27 | 1986-12-27 | 半導体集積回路装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62169358A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008039965A (ja) * | 2006-08-03 | 2008-02-21 | Konica Minolta Business Technologies Inc | 現像装置及び画像形成装置 |
| US7406280B2 (en) | 2003-09-09 | 2008-07-29 | Sharp Kabushiki Kaisha | Magnet roller developing device and image forming apparatus for reducing obstructions in developer circulation path |
-
1986
- 1986-12-27 JP JP61309744A patent/JPS62169358A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7406280B2 (en) | 2003-09-09 | 2008-07-29 | Sharp Kabushiki Kaisha | Magnet roller developing device and image forming apparatus for reducing obstructions in developer circulation path |
| JP2008039965A (ja) * | 2006-08-03 | 2008-02-21 | Konica Minolta Business Technologies Inc | 現像装置及び画像形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6255307B2 (ja) | 1987-11-19 |
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