KR102654340B1 - 양방향 트렌치 파워 스위치를 위한 시스템 및 방법 - Google Patents

양방향 트렌치 파워 스위치를 위한 시스템 및 방법 Download PDF

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Abstract

양방향 트렌치 파워 스위치 적어도 하나의 실시예는 반도체 디바이스이며, 이것은 반도체 재료의 기판의 제1 면과 관련된 상부 베이스 영역; 제1 면 상에 획정된 상부-CE 트렌치 - 이 상부-CE 트렌치는 제1 면에 근위 개구를 획정하고 기판 내에 원위 단부를 획정함 -; 상부-CE 트렌치의 원위 단부에 배치된 상부 콜렉터-이미터 영역; 기판의 제2 면과 관련된 하부 베이스 영역; 및 제2 면과 관련된 하부 콜렉터-이미터 영역을 포함한다.

Description

양방향 트렌치 파워 스위치를 위한 시스템 및 방법
관련 출원의 상호 참조
이 출원은 "양방향 트렌치 파워 스위치를 위한 시스템 및 방법"이라는 명칭으로 2021년 8월 10일에 출원된 미국 가출원 제63/231,351호의 이익을 주장한다. 이 가출원은 아래에 그 전문을 인용하는 것으로서 본 명세서에 참조에 의해 통합된다.
양방향 바이폴라 접합 트랜지스터(이하 B-TRAN)는 반도체 재료의 제1 면 상에 베이스와 콜렉터-이미터를 그리고 이 제1 면의 반대측의 반도체 재료의 제2 면 상에 별개의 독립된 베이스와 콜렉터-이미터를 구비하여 구성된 접합 트랜지스터이다. 외부 드라이버에 의해 적절히 구성되면, 전류가 B-TRAN을 통해 어느 한 방향으로 선택적으로 흐를 수 있으므로 B-TRAN 디바이스는 양방향 디바이스로 간주된다. 콜렉터-이미터를 콜렉터(예, 전류가 B-TRAN 내로 흘러 들어감) 또는 이미터(예, 전류가 B-TRAN로부터 흘러 나옴)로 간주할지는 인가된 외부 전압과 따라서 B-TRAN를 통한 전류 흐름 방향에 따라 달라진다.
콜렉터-이미터를 통해 전류가 흐르는 경우, B-TRAN 디바이스는 VCEON이라고 부르는 콜렉터-이미터 간 전압 강하를 보인다. B-TRAN 디바이스는 파워 스위치로 많이 사용되므로 VCEON을 저감하는 시스템 및 방법은 전체적인 전력 손실을 저감하고, 이에 따라 효율을 높여준다.
양방향 파워 스위치. 적어도 하나의 실시예는 반도체 디바이스이며, 이것은 반도체 재료의 기판의 제1 면과 관련된 상부 베이스 영역; 제1 면 상에 획정된 상부-CE 트렌치 - 이 상부-CE 트렌치는 제1 면에 근위 개구를 획정하고 기판 내에 원위 단부를 획정함 -; 상부-CE 트렌치의 원위 단부에 배치된 상부 콜렉터-이미터 영역; 기판의 제2 면과 관련된 하부 베이스 영역; 및 제2 면과 관련된 하부 콜렉터-이미터 영역을 포함한다.
이 예시적인 반도체 디바이스에서, 상부-CE 트렌치는 10 내지 50 마이크론의 깊이를 획정할 수 있다.
예시적인 반도체 디바이스는 제1 면 상에 획정된 상부-베이스 트렌치를 더 포함할 수 있고, 이 상부-베이스 트렌치는 제1 면에 근위 개구를 획정하고 기판 내에 원위 단부를 획정하고, 상부 베이스 영역은 상부-베이스 트렌치의 원위 단부에 배치된다. 상부-베이스 트렌치는 제1 깊이를 획정하고, 상부-CE 트렌치는 제2 깊이를 획정하고, 제1 깊이는 제2 깊이보다 더 클 수 있다.
예시적인 반도체 디바이스는 제2 면 상에 획정된 하부-CE 트렌치를 더 포함할 수 있고, 이 하부-CE 트렌치는 제2 면에 근위 개구를 획정하고 기판 내에 원위 단부를 획정하고; 하부 콜렉터-이미터 영역은 하부-CE 트렌치의 원위 단부에 배치된다. 상부-CE 트렌치는 오브라운드(obround)를 더 포함할 수 있고, 하부-CE 트렌치는 오브라운드를 더 포함할 수 있다. 상부-CE 트렌치와 하부-CE 트렌치는 제조 공차 내에서 일치할 수 있다. 예시적인 반도체 디바이스는 제1 면 상에 획정된 상부-베이스 트렌치 및 제2 면 상에 획정된 하부-베이스 트렌치를 더 포함할 수 있고, 상부-베이스 트렌치는 제1 면에 근위 개구를 획정하고 기판 내에 원위 단부를 획정하고, 상부 베이스 영역은 상부-베이스 트렌치의 원위 단부에 배치되고, 하부-베이스 트렌치는 제2 면에 근위 개구를 획정하고 기판 내에 원위 단부를 획정하고, 하부 베이스 영역은 하부-베이스 트렌치의 원위 단부에 배치된다. 상부-베이스 트렌치는 제1 깊이를 획정하고, 상부-CE 트렌치는 제2 깊이를 획정하고, 제1 깊이는 제2 깊이보다 클 수 있고; 하부-베이스 트렌치는 제3 깊이를 획정하고, 하부-CE 트렌치는 제4 깊이를 획정하고, 제3 깊이는 제4 깊이보다 클 수 있다.
예시적인 반도체 디바이스는 상부-CE 트렌치의 측벽 상에 배치된 산화물 층을 더 포함할 수 있다.
예시적인 반도체 디바이스는 P형 상부 베이스 영역 및 N형 상부 콜렉터-이미터 영역을 더 포함할 수 있다.
또 다른 실시예는 반도체 디바이스 제조 방법으로, 이 방법은 도핑하여 반도체 재료의 기판의 제1 면과 관련된 상부 베이스 영역을 생성하는 것; 제1 면을 에칭하여 상부-CE 트렌치를 생성하는 것 - 이 상부-CE 트렌치는 일면에 근위 개구를 획정하고 기판 내에 원위 단부를 획정함 -; 상부-CE 트렌치의 원위 단부를 통해 도핑하여 상부 콜렉터-이미터 영역을 생성하는 것; 도핑하여 기판의 제2 면과 관련된 하부 베이스 영역을 생성하는 것; 및 도핑하여 제2 면과 관련된 하부 콜렉터-이미터 영역을 생성하는 것을 포함한다.
이 예시적인 방법에서, 상부-CE 트렌치를 생성하기 위한 에칭은 상부-CE 트렌치가 10 내지 75 마이크론의 깊이를 획정하도록 에칭하는 것을 더 포함할 수 있다.
이 예시적인 방법은 상부 베이스 영역을 생성하기 위한 도핑 전에 제1 면을 에칭하여 상부-베이스 트렌치를 생성하는 것을 더 포함할 수 있고, 이 상부-베이스 트렌치는 제1 면에 근위 개구를 획정하고 반도체 재료의 기판 내에 원위 단부를 획정하고; 상부 베이스 영역을 생성하기 위한 도핑은 상부-베이스 트렌치의 원위 단부를 통한 도핑을 더 포함할 수 있다. 상부-베이스 트렌치는 제1 깊이를 획정하고, 상부-CE 트렌치는 제2 깊이를 획정하고, 제1 깊이는 제2 깊이보다 더 클 수 있다.
이 예시적인 방법은 하부 콜렉터-이미터 영역을 생성하기 위한 도핑 전에 기판의 제2 면을 에칭하여 하부-CE 트렌치를 생성하는 것을 더 포함할 수 있고, 이 하부-CE 트렌치는 제2 면에 근위 개구를 획정하고, 반도체 재료의 기판 내에 원위 단부를 획정하고; 하부 콜렉터-이미터 영역을 생성하기 위한 도핑은 하부-CE 트렌치의 원위 단부를 통한 도핑을 더 포함할 수 있다. 이 예시적인 방법은 상부 베이스 영역을 생성하기 위한 도핑 전에, 제1 면을 에칭하여 상부-베이스 트렌치를 생성하는 것을 더 포함할 수 있고, 이 상부-베이스 트렌치는 제1 면 상에 근위 개구를 획정하고 반도체 재료의 기판 내에 원위 단부를 획정하고; 상부 베이스 영역을 생성하기 위한 도핑은 상부-베이스 트렌치의 원위 단부를 통한 도핑을 더 포함할 수 있고; 하부 베이스 영역을 생성하기 위한 도핑 전에 이 예시적인 방법은 제2 면을 에칭하여 하부-베이스 트렌치를 생성하는 것을 더 포함할 수 있고, 이 하부-베이스 트렌치는 제2 면 상에 근위 개구를 획정하고 반도체 재료의 기판 내에 원위 단부를 획정하고, 하부 베이스 영역을 생성하기 위한 도핑은 하부-베이스 트렌치의 원위 단부를 통한 도핑을 더 포함할 수 있다. 상부-베이스 트렌치는 제1 깊이를 획정하고, 상부-CE 트렌치는 제2 깊이를 획정하고, 제1 깊이는 제2 깊이보다 클 수 있고; 하부-베이스 트렌치는 제3 깊이를 획정하고, 하부-CE 트렌치는 제4 깊이를 획정하고, 제3 깊이는 제4 깊이보다 클 수 있다.
이 예시적인 방법은 상부-CE 트렌치의 측벽 상에 제1 산화물 층을 배치하는 것; 상부-베이스 트렌치의 측벽 상에 제2 산화물 층을 배치하는 것; 하부-CE 트렌치의 측벽 상에 제3 산화물 층을 배치하는 것; 및 하부-베이스 트렌치의 측벽 상에 제4 산화물 층을 배치하는 것을 더 포함할 수 있다.
이 예시적인 방법에서, 상부 베이스 영역을 생성하기 위한 도핑은 P형의 상부 베이스 영역을 생성하기 위해 주입(implanting)하는 것을 더 포함할 수 있고, 상부 콜렉터-이미터 영역을 생성하기 위한 도핑은 P형 콜렉터-이미터 영역을 생성하기 위해 주입하는 것을 더 포함한다.
예시적인 실시형태의 상세한 설명을 위해, 이하에서 첨부된 도면(반드시 축척에 따른 것은 아님)을 참조한다.
도 1은 B-TRAN의 일부의 단면도를 도시하고;
도 2는 B-TRAN의 구성의 중간 단계 동안에 도 1의 반도체 재료의 기판의 상면의 부감도를 도시하고;
도 3은 적어도 일부의 실시형태에 따른 B-TRAN의 일부의 단면도를 도시하고;
도 4는 적어도 일부의 실시형태에 따른 B-TRAN의 일부의 부분적인 전기적 개략 부분 단면도를 도시하고;
도 5는 적어도 일부의 실시형태에 따른 B-TRAN의 구성의 중간 단계 동안에 반도체 재료의 기판의 상면의 부감도를 도시하고;
도 6은 적어도 일부의 실시형태에 따른 B-TRAN의 일부의 단면도를 도시하고;
도 7은 적어도 일부의 실시형태에 따른 B-TRAN의 구성의 중간 단계 동안에 반도체 재료의 기판의 상면의 부감도를 도시하고;
도 8은 적어도 일부의 실시형태에 따른 방법을 도시한다.
정의
특정의 시스템 컴포넌트를 지칭하기 위해 다양한 용어가 사용된다. 회사마다 컴포넌트를 서로 다른 이름으로 지칭할 수 있으며, 본 문서는 이름은 다르지만 기능이 같은 컴포넌트를 구별하려는 의도는 없다. 이하의 설명 및 청구항에서, 용어 "포함하다"는 확장가능한 형식으로 사용되므로, "포함하지만 이것에 제한되지 않는다"는 의미로 해석되어야 한다. 또한, 용어 "결합"은 간접 또는 직접 연결을 의미한다. 따라서, 제 1 장치가 제 2 장치에 결합되는 경우, 그 연결은 직접 연결을 통한 것이거나, 다른 장치 및 연결을 통한 간접 연결을 통한 것일 수 있다.
인용된 파라미터와 관련하여 "약"은 인용된 파라미터의 플러스 또는 마이너스 10%(+/- 10%)를 의미한다.
"양방향 더블-베이스 바이폴라 접합 트랜지스터"는 반도체 재료의 기판의 제1 면에 베이스와 콜렉터-이미터를 갖고 또한 기판의 제2 면에 베이스와 콜렉터-이미터를 갖는 접합 트랜지스터를 의미한다. 제1 면 상의 베이스 및 콜렉터-이미터는 제2 면 상의 베이스 및 콜렉터-이미터와 다르다. 제1 면에 수직인 외향 포인팅 벡터(pointing vector)는 제2 면에 수직인 외향 포인팅 벡터의 반대 방향을 가리킨다.
"상부"는 물체 또는 영역이 반도체 디바이스의 기판의 제1 면과 관련되는 것을 의미하며, 중력에 대한 위치를 의미하는 것으로 읽혀서는 안된다.
"하부"는 물체 또는 영역이 반도체 디바이스의 기판의 제1 면과는 반대인 제2 면과 관련되는 것을 의미하며, 중력에 대한 이치를 의미하는 것으로 읽혀서는 안된다.
"베이스"는 양방향 더블-베이스 바이폴라 접합 트랜지스터의 베이스를 의미한다.
"콜렉터-이미터"는 양방향 더블-베이스 바이폴라 접합 트랜지스터의 콜렉터-이미터를 의미한다. 콜렉터-이미터가 콜렉터로 작동하는지 또는 이미터로 작동하는지 여부는 양방향 더블-베이스 바이폴라 접합 트랜지스터에 인가되는 전압의 극성에 의해 제어된다.
"오믹 접점(ohmic contact)"은 두 재료(예, 금속과 반도체) 사이의 비정류(non-rectifying) 전기 접합을 의미한다.
반도체 재료의 "기판"은 그 위에 및/또는 그 내부에 트랜지스터가 조립되는 반도체 재료를 의미한다. 트랜지스터의 특정 부분(예, 콜렉터-이미터 영역, 베이스 영역)이 기판 내에 존재할 수 있다고 하는 사실은 기판으로서의 반도체 재료의 상태를 부정하지 않는다.
다음의 설명은 본 발명의 다양한 실시형태에 관한 것이다. 이들 실시형태 중 하나 이상이 바람직한 것일 수 있으나, 개시된 실시형태는 청구범위를 포함하는 본 개시의 범위를 제한하는 것으로서 해석되거나 사용되어서는 안된다. 또한, 당업자는 다음의 설명이 광범위하게 적용될 수 있고, 임의의 실시형태에 대한 설명은 그 실시형태의 예시에 불과하며, 청구항을 포함한 본 개시의 범위가 해당 실시예에 한정됨을 알시하기 위한 것이 아님을 이해한다.
다양한 실시예는 반도체 재료 기판의 적어도 일면 상의 콜렉터-이미터가 트렌치-팁 도핑(trench-tip doping)에 의해 생성되어 콜렉터-이미터 영역이 표면 아래 및 기판 내에 존재하도록 하는 양방향 더블-베이스 바이폴라 접합 트랜지스터(이하 B-TRAN)에 관한 것이다. 경우에 따라, 기판의 양면 상의 콜렉터-이미터는 트렌치-팁 도핑에 의해 생성된다. 이렇게 하면, 콜렉터-이미터 영역들 사이의 유효 거리가 더 가까워져 전도(conduction) 기간 동안 VCEON가 감소할 수 있고, 비전도 기간 동안 콜렉터-이미터 영역과 관련 베이스 영역 사이의 누설 전류도 감소할 수 있다. 또 다른 추가의 실시예에서, 기판의 일면 또는 양면 상의 베이스 영역은 트렌치-팁 도핑에 의해 생성되고, 따라서 베이스 영역(들)은 표면 아래 및 기판 내에 존재한다. 베이스 영역의 배치에 의해 전도 기간 동안 베이스 전류 흐름의 바람직하지 않은 핀치 오프(pinch-off)를 감소시킬 수 있다. 본 명세서에서는 먼저 B-TRAN 디바이스를 예시한다.
도 1은 B-TRAN의 일부의 부분 단면도를 도시한다. 특히, 도 1은 상면(102) 및 하면(104)을 갖는 B-TRAN(100)을 도시한다. "상부" 및 "하부"라는 말은 임의적인 것으로서 단지 설명의 편의를 위해 사용된다. 상면(102)은 하면(104)의 반대 방향을 향한다.
상면(102)은 드리프트 또는 벌크 영역(108)과의 접합부를 형성하는 콜렉터-이미터 영역(106)을 포함한다. 상면(102)은 또한 콜렉터-이미터 영역(106)과 관련하여 배치된 베이스 영역(110)을 획정한다. 콜렉터-이미터 영역(106)은 상면(102)을 덮는 절연 재료(구체적으로 도시되지 않음) 내의 창을 통해 적용되는 금속 재료 등의 콜렉터-이미터 접점(112)에 전기적으로 결합된다. 상면(102)은 벌크 영역(108)과의 접합부를 형성하는 베이스 영역(110)을 더 포함한다. 베이스 영역(110)은 금속 재료 등의 베이스 접점(114)에 전기적으로 결합된다. 도 1에는 2개의 콜렉터-이미터 접점(112) 및 관련 영역이 도시되어 있고, 오직 1개의 베이스 접점(114) 및 관련 영역이 도시되어 있으나, 예시적인 시스템에서는 2개 이상의 콜렉터-이미터 접점 및 관련 영역이 구현될 수 있고, 2개 이상의 베이스 접점 및 관련 영역이 구현될 수 있다. 콜렉터-이미터 접점들은 함께 결합되어 상부 콜렉터-이미터(116)를 형성한다. 베이스 접점들은 함께 결합되어 상부 베이스(118)를 형성한다.
마찬가지로, 하면(104)은 벌크 영역(108)과의 접합부를 형성하는 콜렉터-이미터 영역(120) 및 이 콜렉터-이미터 영역(120)에 전기적으로 결합되는 콜렉터-이미터 접점(122)을 포함한다. 하면(104)은 베이스 영역(126) 및 이 베이스 영역(126)에 전기적으로 결합되는 베이스 접점(128)을 포함한다. 도 1에는 2개의 콜렉터-이미터 접점(122) 및 관련 영역이 도시되어 있고, 오직 1개의 베이스 접점(128) 및 관련 영역이 도시되어 있으나, 예시적인 시스템에서는 2개 이상의 콜렉터-이미터 접점 및 관련 영역이 구현될 수 있고, 2개 이상의 베이스 접점 및 관련 영역이 구현될 수 있다. 하면(104) 상의 콜렉터-이미터 접점들은 함께 결합되어 하부 콜렉터-이미터(124)를 형성한다. 하면(104) 상의 베이스 접점들은 함께 결합되어 하부 베이스(130)를 형성한다.
이 예시적인 B-TRAN(100)은 NPN 구조이고, 즉 콜렉터-이미터 영역(106, 120)은 N형이고, 베이스 영역(110, 126)은 P형이고, 벌크 영역(108)은 P형이다. 그러나, PNP형 B-TRAN 디바이스도 고려되지만 설명이 지나치게 길어지지 않도록 하기 위해 도시하지는 않는다.
도 2는 도 1의 B-TRAN(100)을 구성하는 중간 단계 동안 기판의 상면(102)의 부감도를 도시한다. 특히, 도 2에서는 콜렉터-이미터 영역(200)을 볼 수 있다. 이 콜렉터-이미터 영역(200)은 내부 영역(202, 204, 206)과 같은 도핑되지 않은 여러 개의 내부 영역을 획정한다. 예시적인 내부 영역(206) 내에는 베이스 영역(208)이 획정되어 있다. 일례로서 베이스 영역(208)은 P+ 영역이고, 콜렉터-이미터 영역(200)은 N+ 영역이므로 도 1의 단면도는 도 2의 선 1-1을 따라 취한 것으로 간주될 수 있으나, 도 2는 예시적인 콜렉터-이미터 접점(112)(도 1) 및 베이스 접점(114)(도 1)을 생성하는 금속 증착 전 반도체 기판의 상면(102)을 도시한다는 것의 유의한다.
도 1로 돌아가서, 예시적인 B-TRAN(100)에서 기판의 두께(T)는 250 마이크로미터(이하 단지 마이크론) 내지 300 마이크론 정도일 수 있다. 상면(102) 상의 예시적인 콜렉터-이미터 영역(106)은 상면(102)의 표면에 충돌하는 도펀트 원자가 주입되어 기판 내로 확산 깊이(DD)를 갖는 도핑된 영역이다. 마찬가지로, 하면(104) 상의 예시적인 콜렉터-이미터 영역(120)은 하면(104)의 표면에 충돌하는 도펀트 원자가 주입되어 기판 내로 확산 깊이(DD)를 갖는 도핑된 영역이다. 콜렉터-이미터 영역의 확산 깊이는 콜렉터-이미터 영역들 사이의 분리 또는 간격(SCE)을 유발한다.
B-TRAN(100)이 외부에서 인가된 전압을 가지며, 상면(102)의 콜렉터-이미터(116)가 하면(104)의 콜렉터-이미터(124)보다 더 높은 전압을 갖는 상황을 고려해 보자. B-TRAN(100)이 완전히 전도성이면, 전류는 콜렉터로서 작용하는 콜렉터-이미터 영역(106)으로부터 벌크 영역(108)을 통해 이미터로서 작용하는 하면(104) 상의 콜렉터-이미터 영역(120)으로 흐른다. 예시적인 B-TRAN(100)이 완전히 포화된 경우에도, B-TRAN(100)을 통한 전류 흐름은 콜렉터로부터 이미터로 전압 강하(CEON)(예, 1.0V 내지 0.2V)를 유발하며, 그 대부분은 벌크 영역(108)을 통한 전류 흐름과 관련된 전압 강하에 기인한다. 또한, 베이스 영역과 콜렉터-이미터 영역이 각각의 표면에 근접해 있으므로 B-TRAN(100)이 비전도성인 경우에도 이들 영역 사이에서 누설 전류가 발생할 수 있다.
다양한 실시예에서 기판의 표면으로부터 콜렉터-이미터 영역(106)을 분리하거나 이격시킴으로써 콜렉터-이미터 영역으로부터 관련 베이스 영역으로 전압 강하(VCEON)를 감소시킬 수 있고, 마찬가지로 누설 전류를 감소시킬 수 있다. 보다 구체적으로, 예시적인 B-TRAN에서, 기판의 적어도 일면 상의 콜렉터-이미터 영역은 콜렉터-이미터 영역이 기판 표면 아래 및 기판 내에 존재하도록 트렌치를 통해 도펀트 재료를 배치 또는 주입함으로써 생성된다. 경우에 따라, 반도체 재료의 슬래브(slab)의 양면 상의 콜렉터-이미터 영역은 각각의 트렌치를 통해 주입함으로써 생성된다. 이렇게 하면, 콜렉터-이미터 영역들 사이의 분리가 더 작고, 전도 기간 동안 VCEON이 감소할 수 있고, 비전도 기간 동안 콜렉터-이미터 영역과 관련 베이스 영역 사이의 누설 전류도 감소할 수 있다.
도 3은 예시적인 B-TRAN(300)의 일부의 단면도를 도시한다. 특히, 도 3은 상면(304) 및 하면(306)을 갖는 반도체 재료의 기판(302)을 포함하는 B-TRAN(300)을 도시한다. 역시,"상부" 및 "하부"라는 말은 임의적인 것으로서 단지 설명의 편의를 위해 사용된다. 상면(304)은 하면(306)의 반대 방향을 향한다. 달리 표현하면, 상면(304)의 평균 표고(average elevation)의 외향 포인팅 벡터(이 벡터는 구체적으로 도시되지 않음)는 하면(306)의 평균 표고의 외향 포인팅 벡터(이 벡터는 구체적으로 도시되지 않음)에 대해 반대 방향을 가리킨다.
상면(304)은 상부 콜렉터-이미터 트렌치(308)(이하, 상부-CE 트렌치(308))를 포함한다. 예시적인 상부-CE 트렌치(308)는 개방 단부 또는 근위 개구(310) 및 바닥 단부 또는 원위 단부(312)를 획정하며, 원위 단부(312)는 기판(302) 내에 배치된다. 상부-CE 트렌치(308)는 플라즈마 에칭 등의 임의의 적절한 기술을 사용하여 기판 내에 생성될 수 있다. 상부-CE 트렌치(308)는 상면(304)으로부터 원위 단부(312)까지 측정되는 깊이(DT)를 획정한다. 또한, 상부-CE 트렌치(308)는 너비(WT)를 획정한다. 예시적인 경우에, 트렌치 깊이와 트렌치 너비의 비율은 5:1 이하(예, 4:1, 2:1)일 수 있다. 예를 들면, 깊이(DT)가 10 마이크론인 트렌치의 경우, 너비(WT)는 적어도 2 마이크론일 수 있다. 약 600V 내지 1200V의 디바이스 전압 정격 및 250 마이크론의 웨이퍼 두께의 경우, 예시적인 상부-CE 트렌치(308)는 10 내지 50 마이크론의 깊이(DT)를 가질 수 있고, 따라서 각각 적어도 2 마이크론 내지 적어도 10 마이크론의 너비(WT)를 가질 수 있다. 약 600V 내지 1200V의 디바이스 전압 정격 및 300 마이크론의 웨이퍼 두께의 경우, 예시적인 상부-CE 트렌치(308)는 35 내지 75 마이크론의 깊이(DT)를 가질 수 있고, 따라서 각각 적어도 6 마이크론 내지 적어도 15 마이크론의 너비(WT)를 가질 수 있다.
여전히 도 3을 참조하면, 예시적인 상부-CE 트렌치(308)는 산화물 층(314)과 관련되어 있다. 특히, 제조 프로세스의 일부로서, 산화물 층(314)이 적어도 예시적인 상부-CE 트렌치(308)의 측벽 상에 성장하거나 다른 방식으로 생성된다. 실제로, 산화물 층(314)은 처음에는 상면(304)의 표면을 피복할 수 있으나, 에칭(예, 플라즈마 에칭, 습식 에칭)되어 상부-CE 트렌치(308)의 원위 단부(312)의 개구 및 이하에서 설명하는 상부 베이스 영역을 노출하기 위한 베이스 개구(316) 등의 다양한 개구를 생성할 수 있다. 예시적인 산화물 층(314)은 여러 가지 목적에 기여할 수 있다. 산화물 층(314)은 상부 콜렉터-이미터 영역(이하에서 상세히 논의됨)을 생성하는 동안 장벽으로서 작용할 수 있다. 더욱, 산화물 층(314)은 상부 콜렉터-이미터 영역과 관련된 전기적 접속(예, 금속, 미도시)을 상부-CE 트렌치(308) 주위의 도핑된 반도체 재료 및 비도핑 반도체 재료로부터 전기적으로 절연시키는 역할을 할 수 있다.
예시적인 B-TRAN(300)은 상면(304)과 관련된 상부 콜렉터-이미터 영역(320)을 포함하고, 이것은 벌크 또는 드리프트 영역(322)과의 접합부를 형성한다. 도 1의 B-TRAN(300)의 콜렉터-이미터 영역(106)과 달리, 상부 콜렉터-이미터 영역(320)은 상부-CE 트렌치(308)의 원위 단부(312)를 통해 도펀트 재료를 배치함으로써 생성될 수 있다. 즉, 예를 들면, 주입하는 동안 도펀트가 상면(304)에 충돌하는 대신에 도펀트는 상부-CE 트렌치(308)를 따라 이동하여 상부-CE 트렌치(308)의 원위 단부(312)에 노출된 반도체 재료 상에 충돌한다. 이러한 주입을 트렌치-팁 주입이라고 할 수 있다. 다른 경우, 소수 캐리어 수명(minority carrier lifetime)을 개선하기 위해, 상부-CE 트렌치(308)를 통한 포스포릴 클로라이드(POCL3) 확산 프로세스가 사용될 수 있다 사용되는 방법에 무관하게, 트렌치-팁 도핑 결과 및 확산 깊이(DD)는 도펀트를 상면에 직접 충돌시킴에 의한 주입에(예, 도 1)에 비해 상부 콜렉터-이미터 영역(320)이 상면(304) 아래에 존재하고 기판(302) 내의 보다 깊은 위치에 존재한다는 것이다. 달리 설명하면, 일 실시예에서, 상부 콜렉터-이미터 영역(320)을 형성하는 도펀트는 상면(304)에 교차하거나 존재하지 않는다.
상면(304)은 또한 콜렉터-이미터 영역(320)과 관련하여 배치된 베이스 영역(323)에 관련된다. 도 3의 실시예에서, 베이스 영역(323)은 주입 동안 상면(304) 상에 충돌하는 도펀트에 의해 생성된다. 다른 경우, 소수 캐리어 수명을 개선하기 위해, 붕소 트리보르마이드(BBr3) 확산 프로세스가 사용될 수 있다. 그 결과 베이스 영역(126)을 형성하는 도펀트는 상면(304)에 교차하거나 존재하며, 확산 깊이(구체적으로 도시되지 않음)까지 기판(302) 내로 연장한다. 베이스 영역(323)과 C-E 영역(320) 사이의 접합 깊이는 B-TRAN의 전기적 성능에 기초하여 설계되며, 예를 들면, 통상적으로 브레이크다운 전압이 높을수록 더 깊은 접합 깊이를 필요로 한다.
마찬가지로, 하면(306)은 하부 콜렉터-이미터 트렌치(324)(이하, 하부-CE 트렌치(324))를 포함한다. 예시적인 하부-CE 트렌치(324)는 개방 단부 또는 근위 개구(326) 및 바닥 또는 원위 단부(328)를 획정하며, 이 원위 단부(328)는 기판(302) 내에 배치된다. 하부-CE 트렌치(324)는 플라즈마 에칭 등의 임의의 적절한 기술을 사용하여 기판 내에 생성될 수 있다. 하부-CE 트렌치(324)는 하면(306)으로부터 원위 단부(328)까지 측정되는 깊이(DT)를 획정한다. 또한, 하부-CE 트렌치(324)는 너비(WT)를 획정한다. 상부-CE 트렌치와 마찬가지로, 하부-CE 트렌치(324)의 깊이와 트렌치의 너비의 비율은 5:1 이하(예, 4:1, 2:1)일 수 있다. 예시적인 하부-CE 트렌치(324)는 10 내지 50 마이크론의 깊이(DT)를 가질 수 있고, 따라서 각각 적어도 2 마이크론 내지 적어도 10 마이크론의 너비(WT)를 가질 수 있다.
여전히 도 3을 참조하면, 예시적인 하부-CE 트렌치(324)는 산화물 층(330)과 관련되어 있다. 특히, 제조 프로세스의 일부로서, 산화물 층(330)이 적어도 예시적인 하부-CE 트렌치(324)의 측벽 상에 성장하거나 다른 방식으로 생성된다. 실제로, 산화물 층(330)은 처음에는 하면(306)의 표면을 피복할 수 있으나, 에칭(예, 플라즈마 에칭, 습식 에칭)되어 하부-CE 트렌치(324)의 원위 단부(328)의 개구 및 이하에서 설명하는 하부 베이스 영역을 노출하기 위한 베이스 개구(332) 등의 다양한 개구를 생성할 수 있다. 역시, 예시적인 산화물 층(330)은 여러 가지 목적에 기여할 수 있다. 산화물 층(330)은 하부 콜렉터-이미터 영역(이하에서 상세히 논의됨)을 생성하는 동안 장벽으로서 작용할 수 있다. 더욱, 산화물 층(332)은 하부 콜렉터-이미터 영역과 관련된 전기적 접속(예, 금속, 미도시)을 하부-CE 트렌치(324) 주위의 도핑된 반도체 재료 및 비도핑 반도체 재료로부터 전기적으로 절연시키는 역할을 할 수 있다.
예시적인 B-TRAN(300)은 하면(306)과 관련된 하부 콜렉터-이미터 영역(334)을 포함하고, 이것은 드리프트 영역(322)과의 접합부를 형성한다. 예시적인 경우에, 하부 콜렉터-이미터 영역(334)은 하부-CE 트렌치(324)의 원위 단부(328)를 통해 도펀트 재료를 배치함으로써 생성된다. 즉, 예를 들면, 주입하는 동안 도펀트가 하면(306)에 충돌하는 대신에 도펀트는 하부-CE 트렌치(324)를 따라 이동하여 하부-CE 트렌치(324)의 원위 단부(328)에 노출된 반도체 재료 상에 충돌한다. 다른 경우, 또한 캐리어 수명을 개선하기 위해, 하부-CE 트렌치(324)를 통한 POCL3 확산 프로세스가 사용될 수 있다. 사용되는 방법에 무관하게, 트렌치-팁 도핑 결과 및 확산 깊이(DD)는 도펀트를 하면에 직접 충돌시킴에 의한 주입에(예, 도 1)에 비해 하부 콜렉터-이미터 영역(334)이 하면(306) 아래에 존재하고 기판(302) 내의 보다 깊은 위치에 존재한다는 것이다. 달리 설명하면, 일 실시예에서, 하부 콜렉터-이미터 영역(334)을 형성하는 도펀트는 하면(306)에 교차하거나 존재하지 않는다.
하면(306)은 또한 콜렉터-이미터 영역(334)과 관련하여 배치된 베이스 영역(336)과 관련된다. 도 3의 실시예에서, 베이스 영역(336)은 주입 동안 하면(306) 상에 충돌하는 도펀트에 의해 생성된다. 다른 경우, 소수 캐리어 수명을 개선하기 위해, BBr3 확산 프로세스가 사용될 수 있다. 그 결과 베이스 영역(336)을 형성하는 도펀트는 하면(306)에 교차하거나 존재하며, 확산 깊이(구체적으로 도시되지 않음)까지 반도체 재료의 슬래브 내로 연장한다. 베이스 영역(323)과 C-E 영역(320) 사이의 접합 깊이는 B-TRAN의 전기적 성능에 기초하여 설계되며, 예를 들면, 통상적으로 브레이크다운 전압이 높을수록 더 깊은 접합 깊이를 필요로 한다.
상면(304)과 관련된 다양한 구조 및 도핑은 하면(306)과 관련된 다양한 구조 및 도핑과 일치하도록 의도된다. 그러나, 경우에 따라 상면(304)의 다양한 구조 및 도핑은 하면(306)의 다양한 구조 및 도핑과는 다른 시간에 구축되므로 두 면 사이의 구조 및 도핑에는 약간의 차이가 있을 수 있다. 그 결과 이러한 차이는 제조 공차 내의 차이에 기인하는 것일 수 있으나 양방향 더블-베이스 바이폴라 접합 트랜지스터로서의 디바이스의 동작에 악영향을 미치지는 않는다.
여전히 도 3을 참조하면, 예시적인 B-TRAN(300)에서 반도체 재료의 슬래브의 두께(T)는 250 마이크론 내지 300 마이크론 정도일 수 있다. 상부-CE 트렌치(308) 및 하부-CE 트렌치(324)의 깊이(DT) 및 상부 콜렉터-이미터 영역(320) 및 하부 콜렉터-이미터 영역(334)의 확산 깊이(DD)를 고려하면, 결과적인 콜렉터-이미터 영역들 사이의 간격(SCE)은 도 1의 B-TRAN(100)에 비해 상당히 감소되며, 경우에 따라 약 100 마이크론만큼 감소된다. 콜렉터-이미터 영역(106)의 상면(304)과 콜렉터-이미터 영역(106)의 하면(306) 사이의 간격이 짧으면 짧을수록 Vceon은 더 낮아진다. 또한, 베이스 영역과 콜렉터-이미터 영역 사이의 추가 거리는 B-TRAN(300)이 비전도성인 경우 누설 전류를 낮출 수 있다. 상부 콜렉터-이미터 영역과 하부 콜렉터-이미터 영역 사이의 간격은 드리프트(drift) 영역 너비라고 부르며, 고전압(HV) 디바이스의 전압 정격에 의해 결정된다. 예를 들면, 1200V의 HV 디바이스는 90 내지 160 마이크론의 드리프트 영역 너비를 가질 수 있고, 600V HV는 45 내지 75 마이크론의 드리프트 영역을 가질 수 있다.
도 4는 예시적인 B-TRAN(300)의 일부의 부분 전기적 개략 부분 단면도를 도시한다. 특히, 도 4는 상부 베이스 영역(323), 상부-CE 트렌치의 원위 단부(308) 주위에 배치된 상부 콜렉터-이미터 영역(320), 하부 베이스 영역(336), 및 하부-CE 트렌치(324)의 원위 단부 주위에 배치된 하부 콜렉터-이미터 영역(334)을 포함하는 B-TRAN(300)을 도시한다. 예시적인 시스템에서, 상부 콜렉터-이미터 영역(320)은 산화물 층(314) 내의 창을 통해 적용된 금속 재료 등의 콜렉터-이미터 접점(400)에 전기적으로 결합된다. 마찬가지로, 베이스 영역(323)은 산화물 층(314) 내의 창을 통해 적용된 금속 재료 등의 베이스 접점(402)에 전기적으로 결합된다. 다양한 실시예에서, 콜렉터-이미터 접점(400)과 베이스 접점(402)의 재료는 하부의 반도체 영역과 오믹 접점을 형성하도록 선택 및 적용된다(예, 살리사이드(salicide) 프로세스). 달리 설명하면, B-TRAN(300)이 양방향 디바이스인 것으로 의도된 경우, 접점(400, 402)은 쇼트키 장벽을 형성하기 않거나 매우 약한 쇼트키 장벽만을 형성한다. 도 4에서, 2 개의 콜렉터-이미터 접점(400)이 도시되어 있고, 하나의 베이스 접점(402)만이 도시되어 있으나, 예시적인 시스템에서는 2개 이상의 콜렉터-이미터 접점이 구현될 수 있고, 2개 이상의 베이스 접점이 구현될 수 있다. 콜렉터-이미터 접점들은 함께 결합되어 상부 콜렉터-이미터(404)를 형성한다. 베이스 접점들은 함께 결합되어 상부 베이스(406)를 형성한다.
마찬가지로, 하부 콜렉터-이미터 영역(334)은 산화물 층(330) 내의 창을 통해 적용된 금속 재료 등의 콜렉터-이미터 접점(408)에 전기적으로 결합된다. 마찬가지로, 베이스 영역(336)은 산화물 층(330) 내의 창을 통해 적용된 금속 재료 등의 베이스 접점(410)에 전기적으로 결합된다. 다양한 실시예에서, 콜렉터-이미터 접점(408)과 베이스 접점(410)의 재료는 하부의 반도체 영역과 오믹 접점을 형성하도록 선택 및 적용된다. 도 4에서, 2 개의 콜렉터-이미터 접점(408)이 도시되어 있고, 하나의 베이스 접점(410)만이 도시되어 있으나, 예시적인 시스템에서는 2개 이상의 콜렉터-이미터 접점이 구현될 수 있고, 2개 이상의 베이스 접점이 구현될 수 있다. 콜렉터-이미터 접점들은 함께 결합되어 하부 콜렉터-이미터(412)를 형성한다. 베이스 접점들은 함께 결합되어 하부 베이스(414)를 형성한다.
이 예시적인 B-TRAN(300)은 NPN 구조로 도시되어 있고, 즉 콜렉터-이미터 영역(320, 334)은 N형이고, 베이스 영역(323, 336)은 P형이고, 벌크 기판은 P형이다. PNP형 B-TRAN 디바이스도 고려되지만 설명이 지나치게 길어지지 않도록 하기 위해 도시하지는 않음에 유의한다.
도 5는 도 3의 B-TRAN(300)을 구성하는 중간 단계 동안 기판의 상면(304)의 부감도를 도시한다. 특히, 도 5에는 3개의 예시적인 상부-CE 트렌치(500, 502, 504)가 도시되어 있다. 상부-CE 트렌치(500, 502, 504)와 관련된 콜렉터-이미터 영역은 이들 콜렉터-이미터 영역이 표면 아래에 따라서 기판 내에 배치되므로 도 5에서 보이지 않는다. 각각의 상부-CE 트렌치의 내부 경계 내에는 영역(506) 등의 베이스 영역이 획정되어 있다. 문맥상, 도 4의 단면도는 도 5의 선 4-4를 따라 취해진 것으로 간주될 수 있으나, 도 5는 예시적인 콜렉터-이미터 접점(400)(도 4) 및 베이스 접점(402)(도 4)을 생성하는 금속 증착 전의 기판의 상면(304)을 도시하는 것임에 유의한다.
예시적인 경우, 도시된 바와 같이, 각각의 상부-CE 트렌치(500, 502, 504)는 레이스트랙(racetrack) 패턴 또는 오브라운드를 형성한다. 상부-CE 트렌치(504)를 대표적인 것으로 고려하면, 대표적인 상부-CE 트렌치(504)의 근위 개구는 제2 직선변(510)에 대해 평행한 그리고 제2 직선변(510)으로부터 오프셋된 제1 직선변(508)을 획정한다. 대표적인 상부-CE 트렌치(504)의 근위 개구는 반원형 단부(512) 및 이 제1 반원형 단부(512)의 반대측의 제2 반원형 단부(514)를 획정한다.
도 4 및 도 5를 동시에 고려하면, 도 4에 도시된 상부-CE 트렌치(308)의 두 부분은 실제로 상면(304)에 생성된 연속 트렌치이다. 상부-CE 트렌치(308)는 개방된 상단부(상면(304)에서 개방됨) 및 원위 단부(312)를 획정하는 폐쇄된 바닥을 규정한다. 상부-CE 트렌치(308)의 모든 일관된 특징은 위로부터 보았을 때 그 형상(본 실시예에서는 오브라운드)을 규정하지만 임의의 적절한 형상이 사용될 수 있다. 마찬가지로, 도 4에 도시된 상부 콜렉터-이미터 영역(320)의 두 부분은 실제로 상부-CE 트렌치(308)을 통해 도핑된 그리고 상부-CE 트렌치(308) 아래에 존재하는 연속 콜렉터-이미터 영역(320)이다. 상부 콜렉터-이미터 영역(320)이 상부-CE 트렌치(504)를 통해 이식되므로 상부 콜렉터-이미터 영역(320)은 도펀트의 등방성 확산을 고려하여 위로부터 보았을 때 유사한 형상을 갖는다. 따라서, 상부-CE 트렌치(308)가 오브라운드를 획정하면, 상부 콜렉터-이미터 영역(320)도 마찬가지이다. 유사한 논의가 하부-CE 트렌치(324) 및 하부 콜렉터-이미터 영역(334)에도 적용가능하지만 명세서가 지나치게 길어지지 않도록 다시 반복하지는 않는다.
B-TRAN(300)의 동작 시뮬레이션은 도 1의 B-TRAN(100)과 비교하여 감소된 VCEON을 보인다. 예를 들면, 깊이(DT)가 5 마이크론이지만 유사한 콜렉터-이미터 영역 및 베이스 영역 주입 밀도, 확산 깊이, 인가 전압, 및 콜렉터-베이스 구동 전류를 갖는 상부-CE 트렌치(308)를 갖는 시뮬레이션된 시스템의 경우, B-TRAN(300)은 전압 강하(VCEON)가 약 20% 감소(예, 약 0.95V로부터 약 0.75V로 감소)한 것으로 나타났다. 콜렉터-이미터 전류의 관점에서 설명하면, B-TRAN(300)은 동일한 전압 강하(VCEON)에서 약 2 암페어(A)의 전류 증가를 나타냈다(예, 동등한 인가 전압 및 베이스 구동 전류의 경우에 18A에서 20A로 증가).
다시 도 4만을 참조한다. 상부 콜렉터-이미터(404) 및 하부 콜렉터-이미터(412)에 외부 전압(예, 1200V)이 인가되고, 상부 콜렉터-이미터(404)가 더 양극(즉, 양단자)인 상황을 고려한다. "오프" 상태 또는 비전도성 모드에서는, 하부 베이스(414)는 하부 콜렉터-이미터(412)와 단락되고, 상부 베이스(406)는 전기적으로 플로팅(floating)된다. 오프 상태에서, 하부 콜렉터-이미터 영역(334)을 둘러싸는 공핍 영역(depletion region)이 확대되어 B-TRAN(300)을 통한 전류 흐름을 방지한다. "온" 상태 또는 전도성 모드에서는, 하부 베이스(414)는 전기적으로 플로팅되고, 상부 콜렉터-이미터(404)로부터 상부 베이스(406)로 구동 전압이 인가되고, 상부 콜렉터-이미터(404)(콜렉터 역할을 함)로부터 하부 콜렉터-이미터(412)(이미터 역할을 함)로 전류가 흐른다.
온 상태에서 공핍 영역이 상부 콜렉터-이미터 영역 주위에 형성되고, 공핍 영역의 크기는 상부 콜렉터-이미터(404)로부터 상부 베이스(406)로 인가되는 전압에 기초한다. 일반적으로, 상부 콜렉터-이미터(404)에 대하여 상부 베이스(406)에 인가되는 전압을 증가시키면 베이스(406) 구동 전류가 증가한다. 베이스(406) 구동 전류가 증가하면 콜렉터로부터 이미터로의 전류 흐름이 증가한다. 그러나, 어는 시점에서 상부 콜렉터-이미터(404)에 대한 상부 베이스(406)의 전압의 증가는 상부 콜렉터-이미터 영역(320) 주위의 공핍 영역의 크기를 충분히 증가시켜 상부 베이스 영역(323)으로부터 드리프트 영역(322)으로 공급되는 구동 전류를 핀치 오프(pinch off)를 개시한다. 이 전압 이상에서 상부 콜렉터-이미터(404)에 대해 상부 베이스(406)의 전압을 증가시키면 베이스(406) 구동 전류가 감소한다. 베이스(406) 구동 전류가 감소하면 콜렉터로부터 이미터로의 전류 흐름이 감소한다. 한편으로 상부 베이스(406)의 전압과 다른 한편으로 콜렉터로부터 이미터로의 전류 사이의 관계가 반전하는 점을 변곡점이라고 부를 수 있다. 달리 설명하면, 예시적인 상부 콜렉터-이미터 영역(320)이 예시적인 베이스 영역(323)과 드리프트 영역(322) 사이에 존재하므로 상부 콜렉터-이미터 영역(320) 주위의 공핍 영역은 베이스(406)에 공급되는 구동 전류를 핀치 오프하는 역할을 할 수 있다. 외부 전압이 하부 콜렉터-이미터(412)가 양단자인 경우, 하부 콜렉터-이미터 영역(334) 및 하부 베이스 영역(336)에 대해 동일한 상황이 발생할 수 있다.
변곡점 이하에서 전류가 흐르도록 설계된 B-TRAN의 경우, 베이스 구동 전류의 핀치 오프에는 특별한 문제가 없다. 그러나, 더 높은 전력 및 더 높은 전류 디바이스의 경우, 트렌치 및 트렌치-팁 주입을 사용하여 베이스 영역의 위치를 변경할 수 있다. 예시적인 구조는 도 6에 도시되어 있다.
도 6은 예시적인 B-TRAN(600)의 일부의 단면도를 도시한다. 특히, 도 6은 상면(604) 및 하면(306)을 갖는 반도체 재료의 기판(602)을 포함하는 B-TRAN(600)을 도시한다. 역시,"상부" 및 "하부"라는 말은 임의적인 것으로서 단지 설명의 편의를 위해 사용된다. 상면(604)는 상부-CE 트렌치(308) 및 관련 산화물 층(314)을 포함한다. 더욱, 상면(604)은 관련 상부 콜렉터-이미터 영역(320)을 갖는다. 상부 콜렉터-이미터 영역(320)은 마찬가지로 콜렉터-이미터 접점(400)(도 4)과 관련되지만, 이 접점들은 도면을 더 복잡하게 하지 않도록 포함되어 있지 않다. 마찬가지로, 하면(604)은 하부-CE 트렌치(324) 및 관련 산화물 층(330)을 포함한다. 또한, 하면(606)은 관련 하부 콜렉터-이미터 영역(334)을 갖는다. 하부 콜렉터-이미터 영역(334)은 마찬가지로 콜렉터-이미터 접점(408)(도 4)과 관련되지만, 이 접점들은 도면을 더 복잡하게 하지 않도록 포함되어 있지 않다.
도 6의 예시적인 B-TRAN(600)은 상부-베이스 트렌치(620)를 포함한다. 예시적인 상부-베이스 트렌치(620)는 개방 단부 또는 근위 개구(622) 및 바닥 단부 또는 원위 단부(624)를 획정하며, 원위 단부(624)는 기판(602) 내에 배치된다. 상부-베이스 트렌치(620)는 플라즈마 에칭 등의 임의의 적절한 기술을 사용하여 기판(602) 내에 생성될 수 있다. 상부-베이스 트렌치(620)는 상면(604)으로부터 원위 단부(624)까지 측정되는 깊이(DBT)를 획정한다. 또한, 상부-베이스 트렌치(620)는 너비(WBT)를 획정한다. 예시적인 경우에, 트렌치 깊이와 트렌치 너비의 비율은 5:1 이하(예, 4:1, 2:1)일 수 있다. 예시적인 상부-베이스 트렌치(620)는 10 내지 50 마이크론의 깊이(DBT)를 가질 수 있고, 따라서 각각 적어도 2 마이크론 내지 적어도 10 마이크론의 너비(WT)를 가질 수 있다. 예시적인 경우에, 도시된 바와 같이, 상부-베이스 트렌치(620)는 상부-CE 트렌치(308)의 깊이(DT)보다 큰 깊이(DBT)를 가질 수 있다.
여전히 도 6을 참조하면, 예시적인 상부-베이스 트렌치(620)는 산화물 층과 관련되어 있다. 도시된 실시예에서, 상부-CE 트렌치(308)와 관련된 산화물 층(314)은 마찬가지로 상부-베이스 트렌치(620)와 관련될 수 있다. 특히, 제조 프로세스의 일부로서, 산화물 층(314)이 적어도 예시적인 상부-베이스 트렌치(620)의 측벽 상에 성장하거나 다른 방식으로 생성된다. 실제로, 산화물 층(314)은 처음에는 상면(604)의 표면을 피복할 수 있으나, 에칭(예, 플라즈마 에칭, 습식 에칭)되어 상부-베이스 트렌치(620)의 원위 단부(624)의 개구 등의 다양한 개구를 생성할 수 있다. 역시, 예시적인 산화물 층(314)은 여러 가지 목적에 기여할 수 있다. 산화물 층(314)은 상부 베이스 영역(이하에서 상세히 논의됨)의 생성 동안에 주입 장벽의 역할을 할 수 있다. 더욱, 산화물 층(314)은 상부 베이스 영역과 관련된 전기적 접속(예, 금속, 미도시)을 상부-베이스 트렌치(620) 주위의 도핑된 반도체 재료 및 비도핑 반도체 재료로부터 전기적으로 절연시키는 역할을 할 수 있다.
도 1의 B-TRAN(100)의 상부 베이스 영역(110)과는 달리, 이 상부 베이스 영역(626)은 상부-베이스 트렌치(620)의 원위 단부(624)를 통한 도핑에 의해 생성된다(예, 주입 프로세스 또는 BBr3 확산 프로세스). 트렌치-팁 도핑의 결과, 그리고 더 적은 정도이지만 베이스 영역 도핑의 확산 깊이(이 확산 깊이는 구체적으로 도시되지 않음)는 도펀트를 상면(304)에 직접 충돌시켜 주입하는 것에 비해 상부 베이스 영역(626)이 상면(604) 아래에 존재하고 기판(602) 내의 더 깊은 위치에 존재한다는 것이다. 달리 설명하면, 상부 베이스 영역(626)을 형성하는 도펀트는 상면(604)에 교차하거나 존재하지 않는다. 더욱, 예시적인 상부 베이스 영역(626)은 상부-CE 트렌치(308)의 원위 단부(312) 아래에 존재하고, 경우에 따라 상부 베이스 영역(626)의 가장 깊거나 가장 낮은 경계는, 점선(628)으로 예시한 바와 같이, 상부 콜렉터-이미터 영역(320)의 가장 깊거나 가장 낮은 경계와 거의 동일한 깊이를 갖는다.
도 6의 예시적인 B-TRAN(600)은 하부-베이스 트렌치(630)를 포함한다. 예시적인 하부-베이스 트렌치(630)는 개방 단부 또는 근위 개구(632) 및 바닥 단부 또는 원위 단부(634)를 획정하며, 원위 단부(634)는 기판(602) 내에 배치된다. 하부-베이스 트렌치(630)는 플라즈마 에칭 등의 임의의 적절한 기술을 사용하여 기판(602) 내에 생성될 수 있다. 하부-베이스 트렌치(630)는 하면(606)으로부터 원위 단부(634)까지 측정되는 깊이(DBT)를 획정한다. 또한, 하부-베이스 트렌치(630)는 너비(WBT)를 획정한다. 예시적인 경우에, 트렌치 깊이와 트렌치 너비의 비율은 5:1 이하(예, 4:1, 2:1)일 수 있다. 예시적인 하부-베이스 트렌치(630)는 10 내지 50 마이크론의 깊이(DBT)를 가질 수 있고, 따라서 각각 적어도 2 마이크론 내지 적어도 10 마이크론의 너비(WT)를 가질 수 있다. 예시적인 경우에, 하부-베이스 트렌치(630)는 하부-CE 트렌치(324)의 깊이보다 큰 깊이(DBT)를 가질 수 있다. 도 6의 실시예에서, 하부-베이스 트렌치(630)와 상부-베이스 트렌치(620)의 깊이(DBT)는 거의 동일한 것으로 도시되어 있다. 그러나, 일치하지 않는 다른 깊이도 고려할 수 있다.
여전히 도 6을 참조하면, 예시적인 하부-베이스 트렌치(630)는 산화물 층과 관련되어 있다. 도시된 실시예에서, 하부-CE 트렌치(324)와 관련된 산화물 층(330)은 마찬가지로 하부-베이스 트렌치(630)와 관련될 수 있다. 특히, 제조 프로세스의 일부로서, 산화물 층(330)이 적어도 예시적인 하부-베이스 트렌치(630)의 측벽 상에 성장하거나 다른 방식으로 생성된다. 실제로, 산화물 층(330)은 처음에는 상면(606)의 표면을 피복할 수 있으나, 에칭(예, 플라즈마 에칭, 습식 에칭)되어 하부-베이스 트렌치(630)의 원위 단부(634)의 개구 등의 다양한 개구를 생성할 수 있다. 역시, 예시적인 산화물 층(330)은 여러 가지 목적에 기여할 수 있다. 산화물 층(330)은 하부 베이스 영역(이하에서 상세히 논의됨)의 생성 동안에 주입 장벽의 역할을 할 수 있다. 더욱, 산화물 층(330)은 상부 베이스 영역과 관련된 전기적 접속(예, 금속, 미도시)을 하부-베이스 트렌치(630) 주위의 도핑된 반도체 재료 및 비도핑 반도체 재료로부터 전기적으로 절연시키는 역할을 할 수 있다.
도 1의 B-TRAN(100)의 하부 베이스 영역(126)과는 달리, 이 하부 베이스 영역(636)은 하부-베이스 트렌치(630)의 원위 단부(634)를 통한 도핑에 의해 생성된다(예, 주입 프로세스 또는 BBr3 확산 프로세스). 트렌치-팁 도핑의 결과, 그리고 더 적은 정도이지만 베이스 영역 도핑의 확산 깊이(이 확산 깊이는 구체적으로 도시되지 않음)는 도펀트를 하면(606)에 직접 충돌시켜 주입하는 것에 비해 하부 베이스 영역(626)이 하면(606) 아래에 존재하고 기판(602) 내의 더 깊은 위치에 존재한다는 것이다. 달리 설명하면, 하부 베이스 영역(636)을 형성하는 도펀트는 하면(604)에 교차하거나 존재하지 않는다. 더욱, 예시적인 하부 베이스 영역(636)은 하부-CE 트렌치(324)의 원위 단부(328) 아래에 존재하고, 경우에 따라 하부 베이스 영역(636)의 가장 깊거나 가장 낮은 경계는, 점선(334)으로 예시한 바와 같이, 하부 콜렉터-이미터 영역(334)의 가장 깊거나 가장 낮은 경계와 거의 동일한 깊이를 갖는다.
도 7는 도 6의 B-TRAN(600)을 구성하는 중간 단계 동안 기판의 상면(604)의 부감도를 도시한다. 특히, 도 7에는 3개의 예시적인 상부-CE 트렌치(500, 502, 504)가 도시되어 있다. 상부-CE 트렌치(500, 502, 504)와 관련된 콜렉터-이미터 영역은 이들 콜렉터-이미터 영역이 표면 아래에 따라서 기판 내에 배치되므로 도 7에서 보이지 않는다. 각각의 상부-CE 트렌치의 내부 경계 내에는 상부-베이스 트렌치(700, 702, 704) 등의 베이스 트렌치가 획정되어 있다. 상부-베이스 트렌치(700, 702, 704)와 관련된 베이스 영역은 이들 베이스 영역이 표면 아래에 따라서 기판 내에 배치되므로 도 7에서 보이지 않는다. 문맥상, 도 6의 단면도는 도 7의 선6-6을 따라 취해진 것으로 간주될 수 있으나, 도 7은 예시적인 콜렉터-이미터 접점 및 베이스 접점을 생성하는 금속 증착 전의 기판의 상면(604)을 도시하는 것에 유의한다.
예시적인 경우, 도시된 바와 같이, 각각의 상부-CE 트렌치(500, 502, 504)는 레이스트랙(racetrack) 패턴 또는 오브라운드를 형성한다. 상부-CE 트렌치(504)를 대표적인 것으로 고려하면, 역시 대표적인 상부-CE 트렌치(504)의 근위 개구는 제1 직선변(508) 및 제2 직선변(510)을 획정한다. 대표적인 상부-CE 트렌치(504)의 근위 개구는 반원형 단부(512, 514)를 더 획정한다. 상부-베이스 트렌치(700, 702, 704)는 그 각각의 상부-CE 트렌치 내에 존재하고 이것에 평행하다.
도 3으로 돌아간다. 도 3의 예시적인 B-TRAN은 트렌치-팁 도핑에 의해 생성된 콜렉터-이미터 영역(320, 334)을 도시하며, 베이스 영역은 그 각각의 측면의 표면에 존재한다. 그러나, 또 다른 추가의 경우, 콜렉터-이미터 영역을 생성하기 위한 트렌치-팁 도핑은 일면 상에만 (예, 상면(304)에만) 구현될 수 있다. 이러한 경우, 콜렉터-이미터 영역 및 반대측의 베이스 영역은 도 1의 일측의 배열(즉, 표면을 통한 도펀트 주입에 의해 생성되는 영역)과 유사하지만, 이러한 시스템은 여전히 도 1의 관련 기술의 B-TRAN에 비해 전압 강하(VCEON)를 감소시킬 수 있다. 예를 들면, 기판의 두께(T)는 감소될 수 있으나, 감소된 두께는 양면에 콜렉터-이미터 트렌치를 지지하지 않을 수 있다(양면 상의 콜렉터-이미터 트렌치의 원위 단부들 사이의 유효 두께가 너무 얇아서 프로세스를 견디지 못할 수 있음).
도 6으로 돌아간다. 도 6의 예시적인 B-TRAN은 트렌치-팁 도핑(예, 주입, 또는 POCL3 확산)에 의해 생성되는 콜렉터-이미터 영역(320, 334), 및 트렌치-팁 도핑에 의해 생성되는 베이스 영역(626, 636)을 도시한다. 그러나, 또 다른 추가의 경우, 콜렉터-이미터 및 베이스 영역을 생성하기 위한 트렌치-팁 주입은 일면 상에서만 (예, 상면(304)에서만) 구현될 수 있다. 이러한 경우, 콜렉터-이미터 영역 및 반대측의 베이스 영역(즉, 표면을 통한 도핑에 의해 생성되는 영역)은 도 1의 일면의 배치와 유사할 수 있다. 다른 경우, 콜렉터-이미터 영역 및 반대측의 베이스 영역은 도 3의 일면의 배치와 유사할 수 있다(즉, 도 6의 상면으로서 구현되는 상면, 및 도 3의 하면으로서 구현되는 하면). 이러한 모든 조합은 도 1의 관련 기술의 B-TRAN에 비해 전압 강하(VCEON)를 감소시킬 수 있다. 예를 들면, 기판의 두께(T)는 감소될 수 있으나, 감소된 두께는 양면에 더 깊은 베이스 트렌치를 지지하지 않을 수 있다(양면 상의 콜렉터-이미터 트렌치의 원위 단부들 사이의 유효 두께가 너무 얇아서 프로세스를 견디지 못할 수 있음). 따라서, 상면은 상부-CE 트렌치 및 상부-베이스 트렌치, 및 대응하는 영역을 구현할 수 있고, 하면(예, 도 1의 하면)은 트렌치를 갖지 않을 수 있고, 또는 하부-CE 트렌치만을 가질 수 있다(예, 도 3의 하면).
도 8은 적어도 일부의 실시형태에 따른 방법을 도시한다. 예시적인 방법은 시작(블록 800)되며, 다음을 포함한다: 도핑하여 반도체 재료의 기판의 제1 면과 관련된 상부 베이스 영역을 생성하는 것(블록 802); 제1 면을 에칭하여 상부-CE 트렌치를 생성하는 것(블록 804) - 이 상부-CE 트렌치는 제1 면에 근위 개구를 획정하고 기판 내에 원위 단부를 획정함 -; 상부-CE 트렌치의 원위 단부를 통해 도핑하여 상부 콜렉터-이미터 영역을 생성하는 것(블록 806); 도핑하여 기판의 제2 면과 관련된 하부 베이스 영역을 생성하는 것(블록 808); 및 주입하여 제2 면과 관련된 하부 콜렉터-이미터 영역을 생성하는 것(블록 810). 그 후, 이 방법은 종료된다(블록 812).
이상의 논의는 본 발명의 원리 및 다양한 실시형태를 예시적으로 설명하기 위한 것이다. 위의 개시가 완전히 이해되면 당업자는 많은 변형 및 개조를 명백히 이해할 것이다. 예를 들면, 다양한 구조는 서로 맞물린 구조를 갖는 모든 반도체 디바이스에 대해 구현될 수 있다. 다음의 청구범위는 이러한 모든 변형 및 개조를 포함하는 것으로 해석되는 것을 의도한다.

Claims (20)

  1. 반도체 디바이스로서,
    반도체 재료의 기판의 제1 면과 관련된 상부 베이스 영역;
    상기 제1 면 상에 획정된 상부-CE 트렌치(trench) - 상기 상부-CE 트렌치는 상기 제1 면 상에 근위 개구를 획정하고 상기 기판 내에 원위 단부를 획정함 -;
    상기 상부-CE 트렌치의 원위 단부에 배치되는 상부 콜렉터-이미터 영역 - 상기 상부 콜렉터-이미터 영역을 형성하는 도펀트는 상기 기판의 제1면과 교차하지 않음 -;
    상기 기판의 제2 면과 관련된 하부 베이스 영역; 및
    상기 제2 면과 관련된 하부 콜렉터-이미터 영역을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 상부-CE 트렌치는 10 내지 50 마이크론의 깊이를 획정하는, 반도체 디바이스
  3. 제1항에 있어서,
    상기 제1 면 상에 획정된 상부-베이스 트렌치를 더 포함하고, 상기 상부-베이스 트렌치는 상기 제1 면에 근위 개구를 획정하고 상기 기판 내에 원위 단부를 획정하고;
    상기 상부 베이스 영역은 상기 상부-베이스 트렌치의 원위 단부에 배치되는, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 상부-베이스 트렌치는 제1 깊이를 획정하고, 상기 상부-CE 트렌치는 제2 깊이를 획정하고, 상기 제1 깊이는 상기 제2 깊이보다 더 큰, 반도체 디바이스.
  5. 반도체 디바이스로서,
    반도체 재료의 기판의 제1 면과 관련된 상부 베이스 영역;
    상기 제1 면 상에 획정된 상부-CE 트렌치(trench) - 상기 상부-CE 트렌치는 상기 제1 면 상에 근위 개구를 획정하고 상기 기판 내에 원위 단부를 획정함 -;
    상기 상부-CE 트렌치의 원위 단부에 배치된 상부 콜렉터-이미터 영역;
    상기 기판의 제2 면과 관련된 하부 베이스 영역; 및
    상기 제2 면과 관련되는 하부 콜렉터-이미터 영역;
    상기 제2 면 상에 획정된 하부-CE 트렌치를 포함하고, 상기 하부-CE 트렌치는 상기 제2 면에 근위 개구를 획정하고 상기 기판 내에 원위 단부를 획정하고;
    상기 하부 콜렉터-이미터 영역은 상기 하부-CE 트렌치의 원위 단부에 배치되는, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 상부-CE 트렌치는 오브라운드(obround)를 획정하고, 상기 하부-CE 트렌치는 오브라운드를 획정하는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 상부-CE 트렌치 및 하부-CE 트렌치는 제조 공차 내에서 일치하는, 반도체 디바이스.
  8. 제5항에 있어서,
    상기 제1 면 상에 획정된 상부-베이스 트렌치 - 상기 상부-베이스 트렌치는 상기 제1 면에 근위 개구를 획정하고 상기 기판 내에 원위 단부를 획정하고;
    상기 상부 베이스 영역은 상기 상부-베이스 트렌치의 원위 단부에 배치됨 -; 및
    상기 제2 면 상에 획정된 하부-베이스 트렌치 - 상기 하부-베이스 트렌치는 상기 제2 면에 근위 개구를 획정하고 상기 기판 내에 원위 단부를 획정하고;
    상기 하부 베이스 영역은 상기 하부-베이스 트렌치의 원위 단부에 배치됨 -
    를 더 포함하는, 반도체 디바이스.
  9. 제8항에 있어서,
    상기 상부-베이스 트렌치는 제1 깊이를 획정하고, 상기 상부-CE 트렌치는 제2 깊이를 획정하고, 상기 제1 깊이는 상기 제2 깊이보다 더 크고;
    상기 하부-베이스 트렌치는 제3 깊이를 획정하고, 상기 하부-CE 트렌치는 제4 깊이를 획정하고, 상기 제3 깊이는 상기 제4 깊이보다 더 큰, 반도체 디바이스.
  10. 제1항에 있어서,
    상기 상부-CE 트렌치의 측벽 상에 배치된 산화물 층을 더 포함하는, 반도체 디바이스.
  11. 제1항에 있어서,
    상기 상부 베이스 영역은 P형이고, 상기 상부 콜렉터-이미터 영역은 N형인, 반도체 디바이스.
  12. 양방향 더블-베이스 바이폴라 접합 트랜지스터로서,
    반도체 재료의 기판의 제1 면 상에 획정된 제1 상부 트렌치 - 상기 제1 상부 트렌치는 상기 제1 면에 근위 개구를 획정하고 상기 기판 내에 원위 단부를 획정함 -;
    상기 제1 상부 트렌치의 원위 단부에 배치되는 상부 콜렉터-이미터 영역;
    상기 제1 면 상에 획정된 제2 상부 트렌치 - 상기 제2 상부 트렌치는 상기 제1 면에 근위 개구를 획정하고 상기 기판 내에 원위 단부를 획정함 -;
    상기 제2 상부 트렌치의 원위 단부에 배치되는 상부 베이스 영역;
    상기 기판의 제2 면과 관련된 하부 베이스 영역; 및
    상기 제2 면과 관련된 하부 콜렉터-이미터 영역을 포함하는, 양방향 더블-베이스 바이폴라 접합 트랜지스터.
  13. 제12항에 있어서,
    상기 제1 상부 트렌치는 10 내지 50 마이크론의 깊이를 획정하는, 양방향 더블-베이스 바이폴라 접합 트랜지스터.
  14. 제12항에 있어서,
    상기 제2 상부 트렌치는 제1 깊이를 획정하고, 상기 제1 상부 트렌치는 제2 깊이를 획정하고, 상기 제1 깊이는 상기 제2 깊이보다 큰, 양방향 더블-베이스 바이폴라 접합 트랜지스터.
  15. 제12항에 있어서,
    상기 제2 면 상에 획정된 제1 하부 트렌치를 더 포함하고, 상기 제1 하부 트렌치는 상기 제2 면에 근위 개구를 획정하고 기판 내에 원위 단부를 획정하고,
    상기 하부 콜렉터-이미터 영역은 상기 제1 하부 트렌치의 원위 단부에 배치되는, 양방향 더블-베이스 바이폴라 접합 트랜지스터.
  16. 제15항에 있어서,
    상기 제1 상부 트렌치는 오브라운드를 획정하고, 상기 제1 하부 트렌치는 오브라운드를 획정하는, 양방향 더블-베이스 바이폴라 접합 트랜지스터.
  17. 제16항에 있어서,
    상기 제1 상부 트렌치 및 제1 하부 트렌치는 제조 공차 내에서 일치하는, 양방향 더블-베이스 바이폴라 접합 트랜지스터.
  18. 제15항에 있어서,
    상기 제2 면 상에 획정된 제2 하부 트렌치를 더 포함하고, 상기 제2 하부 트렌치는 상기 제2 면에 근위 개구를 획정하고 상기 기판 내에 원위 단부를 획정하고,
    상기 하부 베이스 영역은 상기 제2 하부 트렌치의 원위 단부에 배치되는, 양방향 더블-베이스 바이폴라 접합 트랜지스터.
  19. 제18항에 있어서,
    상기 제2 상부 트렌치는 제1 깊이를 획정하고, 상기 제1 상부 트렌치는 제2 깊이를 획정하고, 상기 제1 깊이는 상기 제2 깊이보다 더 크고;
    상기 제2 하부 트렌치는 제 3 깊이를 획정하고, 상기 제1 하부 트렌치는 제4 깊이를 획정하고, 상기 제3 깊이는 상기 제4 깊이보다 큰, 양방향 더블-베이스 바이폴라 접합 트랜지스터.
  20. 제12항에 있어서,
    상기 상부 베이스 영역은 P형이고, 상기 상부 콜렉터-이미터 영역은 N형이고, 상기 제1 상부 트렌치의 측벽 상에 배치되는 산화물 층을 더 포함하는, 양방향 더블-베이스 바이폴라 접합 트랜지스터.
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