TWI249811B - Semiconductor device - Google Patents

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TWI249811B TW093123338A TW93123338A TWI249811B TW I249811 B TWI249811 B TW I249811B TW 093123338 A TW093123338 A TW 093123338A TW 93123338 A TW93123338 A TW 93123338A TW I249811 B TWI249811 B TW I249811B
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Kazuhiro Shimizu
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Description

1249811 五、發明說明（1) 【發明所屬之技術領域】 本發明係有關於一種半導體裝置，且特別有關於一種 高耐壓1C(以下稱為HVIC)。 【先前技術】 特許文獻一中揭示有關HVIC之技術。特許文獻一記载 之技術中，利用降低表面電場（Reduced SURface Field， RE SURF)效果而貫現高耐壓，而在高電位施加之半導體元 件使用電容元件供給電荷。 又，有關於RESURF效果係記載於例如特許文獻二。 又，多重形成由周圍絕緣之場板，由其間之電容結合而使 半導體基板之表面電界安定化之技術則揭示於特許文獻 特許文獻一 特許文獻二 特許文獻三 曰本特開2002-324848號公報 美國專利第4292642號說明書 曰本特開平5- 1 90693號公報 【發明内容】 發明所欲解決之課題 特許文獻一記載之技術 行充電。因此，該二極體< 積充足之電荷，無法得到半 電氣特性。 中’藉由二極體對電容元件進 電壓下降時，電容元件不能蓄 V體裝置之要求規格所希望之 又，特許文獻一 記載之技術中
，二極體之陽極區之P 1249811 五、發明說明（2) 型雜質區係形成於P型半導體基板上之η型半導體層。因 此，Ρ型雜質區、η型半，導體層以及ρ型半導體基板係構成 ρηρ寄生雙極性電晶體，該pnj)寄生雙極性電晶體動作而使 向電容元件之充電電流漏失，因而無法得到所希望之電氣 特性。 用以解決課題之手段 在此’有鑑於上述問題，本發明之目的在於提供一種 可提昇半導體裝置之電氣特性之技術。 本發明之第一種半導體裝置，係包括·Ρ型之半導體 基板，η型之半導體層，形成於該半導體基板上；ρ型之第 二雜質區，從該半導體層之上面與該半導體基板之界面形 成於該半導體層内，在該半導體層内區分第一至第三區， 且雜質濃度較該半導體層高；η型之第一埋入雜質區，在 該第一區中之該半導體層與該半導體基板之界面形成，且 雜質濃度較該半導體層高；以及半導體元件，在該第一埋 入雜質區之上方形成於該半導體層；其中，該第一區中之 該半導體層係電性連接有電容元件；該第一區中該半導體 層與該第二區中之該半導體層係由該第三區中之該半導體 層互相連接；於平面視上，對應於該第一區與該第三區並 列方向之垂直方向之該第三區中之該半導體層之寬度，係 較該第一區中之該半導體層之寬度小。 本發明之第二種半導體裝置，係包括：ρ型之半導體 基板，η型之半導體層，形成於該半導體基板上；ρ塑之第 一雜質區，從該半導體層之上面與該半導體基板之界面形 第8頁 2108-6474-PF(N3);Ahddub.ptd 1249811 五、發明說明（3) 成於該半導體層内，在該半導體層内區分第一至第三區， 且雜質濃度較該半導體層高；η型之第一埋入雜質區，在 該第一區中之該半導體層與該半導體基板之界面形成，且 雜質濃度較該半導體層高；半導體元件，在該第一埋入雜 質區之上方形成於該半導體層，ρ型之第二雜質區5在該 第二區中之該半導體層之上面内，與該第一雜質區分離而 設置；以及η型之第二埋入雜質區，在該第二雜質區之下 方’在該第二區中之該半導體層與該半導體基板之界面形 成，且雜質濃度較該半導體層高；其中，該第一區中之該 半導體層係電性連接有電容元件；該第一區中該半導體層 與該第二區中之該半導體層係由該第三區中之該半導體層 互相連接；於平面視上，對應於該第一區與該第三區並列 方向之垂直方向之該第三區中之該半導體層之寬度，係較 該第一區中之該半導體層之寬度小。 根據本發明之第一種半導體裝置，在Ρ型之第一雜質 區與η型之半導體層形成之ρη接合施加逆電壓，半導體元 件係以空乏層圍繞而保護半導體元件。 另外，可將第三區中之半導體層之兩端部分別做為汲 極以及源極，而將接觸於第三區中之半導體層之第一雜質 區做為閘極而構成寄生之接面型場效電晶體（Junet i on Field Effect Transistor，JFET)。因此，在第二區中之 半導體層施加正電位，藉由該JFET，可對第一區中之半導 體層電性連接之電容元件充電。因此，充電電流係不通過 ρη接合而供給至電容元件，較藉由二極體充電之場合可對
2108-6474-PF(N3);Ahddub.ptd 第9頁 1249811 五、發明說明（4) ，容元件供給充足之電荷。此一結果，可得到電氣特性優 良之半導體裝置。 係設定成較 大之半導體 合，可使第 在該第三區 層。因此， 電位較第二 元件之蓄積 另外，由於第三區中之半導體層之寬度， 第：區中之半導體層之寬度小，形成佔有面積 兀件而使第-區中之半導體層之寬度變大之場 :區中之半導體層之寬度維持在較小之值，且 :之：導體層之寬度之大體全域容易形成空乏 電谷7G件之充電後’第一區中之半導體層之 區中之半導體層之電位大之場合，可抑制電容 電荷之漏失。 又，根據本發明之第二種半導體裝置，在第二區中之 半導體層施加正電位，可藉由第二雜質區與其接觸之半導 體層構成之pn接合二極體對電容元件供給充電電流，充電 後第一區中之半導體層之電位較第二區中之半導體層之電 位大之場合’可抑制電容元件之蓄積電荷之漏失。 另外’由於設有雜質濃度較半導體層高之η型之第二 埋入雜質區，可降低ρ型之第二雜質區、η型之半導體層、 以及ρ型之半導體基板構成之ρηρ寄生雙極性電晶體之電流 增幅率，且可抑制由該ρηρ寄生雙極性電晶體動作之充電 電流之漏失。因此，半導體裝置之電氣特性提昇。 另外，由設有η型之第二埋入雜質區，第二區中之半 體層之空乏層之延伸被阻礙’然而第二區中之半導體芦 與第一區中之半導體層之間，設有較第一區中之半導體^ 之寬度小之第三區中之半導體層，該第三區中之半導體^
1249811 五、發明說明（5) 容易空乏化，可使丰莫辦- ^ 』便牛導體兀件確實以空乏層圍繞。因此， 技置第一埋入雜質區可抑制耐壓低下。 易懂為其他目的、特徵和優點能更明顯 細說明。 佳實施例’並配合所附圖式做詳 【實施方式】 第一實施例 及盆Γ邊圖雷係政本發明立第一實施例之半導體裝置之等價電路 HVlV ΐίΪΪ不忍圖。本第一實施例之半導體裝置係為 匕括在後述之高電位島區101形成之邏輯電路103, 路m連接於源極之η通道型之接面型場效 路1〇3之正電源端/聊m之源極係例如連接於邏輯電 邏輯電路103係連接於啟動電容元件2〇〇之一端2〇〇a 。本例中，邏輯電路1〇3之正電源端子以及 及另，、分別連接於啟動電容元件200之一端200a以 =稱:電 接地^ 1〇2之〉及極係連接於電壓源15〇L ’其閉極施加有 =電位。又’啟動電容元件⑽之另一端2_係連接於 未圖不之負荷，其連接點之電位係由負荷之狀態變動。舉 例而言’該連接點之電位係、為接地電位或數百 (以下稱為「電位VH」）。因此，如第！圖所示，啟電^立 Η 第11頁 2108-6474-PF(N3)；Ahddub.ptd 1249811
= 200之另一端2〇〇13可連接於假想之可變電壓源之假想電 壓源150H，該假想電壓源15〇H之輸出電位 為接接地 位或雷位v„。 ^為啟動電容元件20 0之另一端2〇〇b連接之負荷，舉 例而言，在電位~與接地電位之間以圖騰柱連接之兩個絕 緣閉雙極性電晶體（Insulated Gate Bip〇lar
Tra^sjstor，IGBT)，這兩個IGBT間之連接點連接於啟動 電谷元件200之另一端2〇〇b。兩個IGBT係以互相不同之時 脈進行切換動作，在兩者之連接點連接之負荷施加電位％ 或接地電位。又，電壓源丨5 〇 L係例如定電壓源，其輸出電 位VL為十數v。 “〜其次，說明本第一實施例之半導體裝置之動作。啟動 電谷元件200未充電之場合中，假想電壓源15〇11之輸出電 位Vs係為接地電位（〇V)時，從電壓源150L藉由JFET ι〇2對 啟動電容元件20 0供給電荷，將啟動電容元件2〇〇充電。其 結果係在啟動電容元件2 0 0蓄積電壓Vl( = Vl_〇v)。又，此時 邏輯電路103之電源係施加電壓\，由此該邏輯電路1〇3進 行動作。 其次’在啟動電容元件200充電之狀態，假想電壓源 15 0H之輸出電位Vs係為電位％，從後述之JFET ι〇2之源極 向沒極’電流幾乎不流動，JFET 1 02之源極電位係變為上 昇電位VH(VL + VH)。由此，從電壓源150L向邏輯電路1〇3之正 電源端子之電流供給停止，邏輯電路丨〇 3之正電源端子係 供給對啟動電容元件2〇〇充電之電荷。亦即，在邏輯電路
2108-6474-PF(N3);Ahddub.ptd
1249811 五、發明說明（8) ________ 層3與低電位島區104中之-半導體層3之間，且連 如第2圖所示，於半而$ 導體層3係略成正方形，且:電位島區101中之n-半 與狹縫區105中之rr本道: 邊。又，低電位島區104 形。 ϋ5中之n +導體層3係在於平面視上略成長方 於平：Ϊ位島區1〇1、狹縫區105以及低電位島區104係在 ::面視上沿X軸方向依序直線並列。又，於平面視上， 中，"導體層軸方向之寬度[係設定為 立島區101中之『半導體層3之丫軸方向之寬度腳小。 古t Y軸方向係為與X軸方向垂直之方向。因此，對應於 1電位島區101與狹縫區105並列方向之垂直方向之狹^區 ，曾中之η半導體層3之寬度，係較高電位島區丨〇 J中之半 導體層3之寬度小。又，第2圖之z軸係與χ軸及γ軸正交之 轴亦即’ X轴、Υ軸以及Ζ軸形成一直角座標系。 如此’狹縫區105中之ΓΤ半導體層3之寬度W，係較高電 位島區1 0 1中之rr半導體層3之寬度HW小，如第2圖所示，於 平面視上，可將狹缝區1 〇 5中之η-半導體層3部分連接於高 電位島區101中之n-半導體層3之一邊。 高電位島區101中之it半導體層3與p-半導體基板1之界 面係選擇性地形成有n+埋入雜質區2。又，n+埋入雜質區2 之上方係在rr半導體層3形成有邏輯電路103。 邏輯電路103係例如包括p通道金屬氧化物半導體場效 電晶體（Metal Oxide Semiconductor Field Effect 2108-6474-PF(N3);Ahddub.ptd 第14頁 1249811 五、發明說明（9)
Transistor，MOSFET)130 以及 η 通道 MOSFET 131 通道 M0SFET 1 30係具有p+型之汲極區3 1以及源極區32與閘極電 極36。汲極區31與源極區32係成既定距離而形成於rr半導 體層3之上面内，閘極電極36係在夾持於汲極區31與源極 區3 2之rr半導體層3上藉由閘極絕緣膜3 4而形成。又，在汲 極區3 1之鄰側，n+雜質區3〇係成既定距離而形成於^半導 體層3之上面内。 η通道M0SFET 131係配置於p通道JJ0SFET 130之鄰側， 在η半導體層3之上面内形成ρ井區2〇通道M0SFET 131係 具有η+型之汲極區2 3以及源極區2 2與閘極電極2 6。汲極區 23與源極區22係成既定距離而形成於ρ井區2〇之上面内， ，極電極26係在夾持於汲極區23與源極區22之ρ井區2〇上 2由閘極絕緣膜2 4而形成。又，在源極區2 2之鄰側，ρ+雜 貝區2 1係成既定距離而形成於ρ井區2〇之上面内。 在南電位島區101中之n-半導體層3之上面内，也形成 有以η+雜質區^與#雜質區5b構成之η+雜質區5。η+雜質區5 =η-半導體層3之上面設置於η+埋入雜質區2，與埋入雜 二二2之周緣部連接。又，η+雜質區5係圍繞邏輯電路1〇3而 雜質區5&係形成於『半導體層3之上面附近，而η+ "、品b係與η雜質區5a連接而延伸至η+埋入雜質區2。 Μ折，在高電位島區101中之『半導體層3之上面内，η+ 7、卜侧沿著高電位島區1〇1之周圍形成有Ρ+雜質區 7置該二雜質區7係與p+雜質區4連接。又，p+雜質區？係未設 、间電位島區101與狹縫區1〇5之境界部分中之『半導體
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層3。又，在低電位島區i〇4中之n-半導體層3之上面内，形 成有與P+雜質區4分離之n+雜質區6。 在高電位島區101、低電位島區1〇4以及狹縫區1〇5中 之η—半導體層3之上面上、p+雜質區4之上面上、以及p井區 2 〇之上面上，選擇性地形成有使η+雜質區5、、ρ+雜質區 7、21、源極區22、32、沒極區23、31、以及雜質區6露 出之氧化膜12。又，在η+雜質區5與ρ+雜質區7之間之η-半導 體層3之上面上設置之氧化膜12之上，在於平面視上形成 有圍繞η+雜質區5以及邏輯電路1〇3之複數電極9。這些複數 電極9係形成多重場板，由此而達到本實施例之半導體裝 置之耐壓向上。又，電極9係由例如與閘極電極2 6、3 6同 樣之多晶矽形成。 本第一實施例之半導體裝置中，形成有覆蓋η_半導體 層3、氧化膜12、閘極電極26、36以及電極g之絕緣膜18。 又，貫通絕緣膜18，n+雜質區6係與電極16，n+雜質區5係 與電極15，雜質區7係與電極17分別連接。又，p'通道 MOSFET 130之汲極區31、源極區32以及閘極電極36盥以雜 質區30係分別貫通絕緣膜18而連接於電極35。又，/通道 MOSFET 131之汲極區23、源極區22以及閘極電極“與^雜 質區2 1係分別貫通絕緣膜1 8而連接於電極2 5。 電極1 5係沿其自身連接之n+雜質區5而在於平面視上園 繞邏輯電路103而配置。又，電極15係與汲極區31以及^雜 貝區3 0上之電極3 5由電極1 3而連接。又，電極丨7係沿其自 身連接之P+雜質區7而在於平面視上圍繞邏輯電路1〇3以及
五、發明說明（11) 電極1 5而形成。 在電極9之上方之絕緣膣】 > 10，由這些電極1〇與電極9 = ΐ係洋動配置有複數電極 半導體裝置之耐壓向上。又、谷結合而達到本實施例之 極之絕緣膜8。 ，絕緣膜18上形成有覆蓋各電 本第一實施例之半導體# 半導體層3之“由方向兩端做中，係將狹縫區105中之η— 層3在Υ軸方向夾持之ρ+雜質巴為/^以及汲極，該η—半導體 1〇2。由該JFET 102之動作為閘極而形成寄生之JFET 件200供給充足之電荷。又，=所述’可對啟動電容元 X軸方向兩端之中，低電位良縫區105中之11_半導體層3之 極之劢处> _位島區104侧係做為JFET 1〇2之汲 極之功施，南電位島區101侧係做為源極之功能。 如此結構之本第一實施例之半導體裝置中，ρ+雜質區 力雷：=半導體基板1係施加接地電位。又，電極16係施 力H原150L之輸出電位Vl，由此，低電位島區1()4中之η_ 半導體層3施加電位八，且JFET 1〇2之汲極施加電位八。 “、又，P+雜質區21連接之電極25係具有邏輯電路1〇^之負 電源端子，該電極25係施加假想電壓源150H之輸出電位 Vs。又’ n+雜質區30連接之電極35係具有邏輯電路1〇3之正 電源端子’該電極35係電性連接於啟動電容元件2〇〇之一 端2 0〇a。由此，高電位島區1(n中之n_半導體層3施加電位 Vb且J F E T 1 0 2之源極施加電位Vb。 如上所述，啟動電容元件2 〇〇未充電之場合中，電位^ 為接地電位時，由電壓源丨50L對啟動電容元件2〇〇充電。 2108-6474-PF(N3);Ahddub.ptd 第17頁 1249811 五、發明說明（12) 此時之充電電流係依序通過低 3、做為JFET 102之通道之釉&島4令之n_半導體層 ώ 通道狹縫區105中之η—半導體層3、以 及回電位島區101中之η-半導俨爲 曰 件2〇〇。 干^體層3，而供給至啟動電容元 供技t 本第一實施例中，充電電流不會通過叩接合而 出電位V 。 冤位Vb可上昇至電壓源150L之輸 啟動電容元件200之充電後，假想電壓源15〇H之輸出 係變為電位vH，電位Vb係變為(Vl+Vh)。因❿，狹縫 :05中之n半導體層3與其在γ軸方向夹持之雜質區乂形 成之pn接合係施加數百V之逆電壓。由此，本第一實施例 之狹縫區105中之rr半導體層3之大體全域形成空乏層。此 、⑺果，上述之電位vb係變為（vL + vH)而較電壓源丨5 〇 L之輸 出電CVL大之場合，啟動電容元件2〇〇之蓄積電荷係不向低 電位島區1 04中之rr半導體層3流動，電位丸係維持在 (VL + VH)。因而，邏輯電路103之電源係經常供給電壓、。 又，假想電壓源150H之輸出電位vs變為電位\，^電 位島區101中之rr半導體層3與其圍繞之p+雜質區/構成°之叩 接合係施加數百V之逆電壓，由RESURF效果，高電位島區 1 01中之rr半導體層3之中，對應於^雜質區5與邏輯電路 1 03反對侧之部分，換言之，較n+雜質區5外側之部分之全 區形成空乏層。由此，邏輯電路1〇3係以空乏層圍繞，而 得到高财壓之半導體裝置。又，第2圖中斜線所示之 RESURF分離區106係顯示假想電壓源15〇H之輸出電位％變為 2108-6474-PF(N3);Ahddub.ptd 第18頁 1249811 五、發明說明（13) 電位VH之際空乏層形成之區之概略。 ⑴又+’本第一實施例之半導體裝置中，⑯電位島區 〃 ”藉由ρ雜質區4連接之η-半導體層3也形成有電壓 源150L做為正電源之電路（去岡 「低财壓電路」。（未圖不）。又，該電路以下稱為 如此之本第一實施例之半導體裝置中，狹縫區1〇5中 之η半導體層3之X軸方向兩端做為源極以及汲極，該η半 導體層3在Υ軸方向夾持之ρ+雜質區4做為閘極而形成寄生之 JFET l〇j，可藉由該jFET 1〇2對啟動電容元件2〇〇供給充 足之電荷。因此，充電電流不會通過pn接合而供給至啟動 電容元件200，較藉由二極體充電之場合可對啟動電容元 件200供給充足之電荷。此一結果，可得到電氣特性優良 之半導體裝置。 〜另外’本第一實施例中，狹縫區丨〇 5中之n_半導體層3 之寬度w係設定為較高電位島區丨〇 i中之『半導體層3之 HW小〔在此，定，與本第一實施例不同，寬度¥設定為寬 度HW以上之％合，由形成佔有面積大之大規模之邏輯電路 =3而使高電位島區1〇1中之半導體層3之寬度㈣變大，則 見度¥也變大’而在電位丨設定成高電位之場合，狹缝區 105中之η-半導體層3之大體全域不易形成空乏層。因此， 啟動電容元件20 0之蓄積電荷容易漏失至狹縫區1〇5中之n_ 半導體層3。 然而’本第一實施例中，寬度W設定為較寬度小，
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由形成佔有面積大之大規模之邏輯電路1 03而使寬度HW變 大之場合’寬度w可維持在較小之值，且狹缝區1〇5中之『 半導體層3之大體全域容易形成空乏層。因此，可抑制啟 動電容元件200之蓄積電荷之漏失，且可維持於 〔VL + VH)。 又，本第一實施例之狹縫區1 0 5中之ΙΓ半導體層3之寬 度W最好滿足以下之公式（丨）。 【公式1】 W=2 · ^(2 . £s . VL/(q . Nd))…⑴ 然而，Na>>Nd，es係本第一實施例之半導體裝置使用 之半導體之介電率（F/cm)、q係單位電荷量（c)、比係『半 導體層3之雜質濃度（cm —3)、比係p+雜質區4之雜質濃度 (cm-3) 〇 上述公式（1)係啟動電容元件2 〇〇進行充電時，狹縫區 1 0 5中之rr半導體層3之汲極侧之端部變為夾斷狀態之條件 式。由此，JFET 1 02係對於充電電流做為電流限制阻抗之 功能’可降低電壓源1 5 〇 L必要之電流電容。以下說明其 第6圖係本第一實施例之半導體裝置中，不設XJFEt 102而直接連接電壓源15OL與啟動電容元件200之場合之電 路結構之示意圖，第7圖係設置代替JFET 102之電流限制 阻抗201之場合之電路結構之示意圖。又，第8圖係第6、7 圖所示之電路之充電特性之示意圖。第8(a)圖係顯示對廉 於啟動電容元件2 0 〇之充電電流I與充電時間t之關係，第
2108-6474-PF(N3) ;Ahddub.ptd 第20頁 1249811 五、發明說明（15) 8 ( b )圖則顯示電位Vb與充電時間t之關係。又，第6、7圖 中’為便於說明’邏輯電路103之圖示省略。又，第$圖中 之虛線係顯示第6圖所示之特性，實線係顯示第7圖 特性。 如第6圖所示，將電壓源150L與啟動電容元件2〇〇直接 連接之場合，係如第8 (a)圖所示，充電開始後之充電電汽 (以下稱為「初期充電電流」）非常大。因而，在此一場抓 合’不使用具有大電流電容之電壓源150L，初期充電^流 流動時電壓源15 0L之輸出電位VL低下。如上所述，輸出| 位VL係做為未圖示之低耐壓電路之正電源使用，輸出電位 VL低下則該低财壓電路誤動作。因而，為防止此一現象， 必須使用大電容之電壓源150L。 另一方面，如第7圖所示之藉由電流限制阻抗2 〇 1連接 電壓源150L與啟動電谷元件200之場合，如第圖所 示’可抑制初期充電電流。因此，相較於兩者直接連接之 場合，可使用具有小電流電容之電壓源15〇l。因而，本第 一實施例之JFET 102係做為電流限制阻抗之功能，可降低 電壓源1 5 0 L之電流電容。 第9圖係在對啟動電容元件200充電時，狹縫區1〇5中 之rr半導體層3中空乏層形成之樣子之示意圖，該n-半導體 層3由上方所見之平面圖。第9(a)圖係顯示Vb = 〇V之場合， 亦即開始對啟動電容元件200充電時之樣子，第9(b)圖係 顯示0<Vb<VL之場合，亦即從充電開始後至充電完了之間之 樣子。又，第9 (c)圖係顯示Vb = VL之場合，亦即充電完了時
2108-6474-PF(N3);Ahddub.ptd 第21頁 1249811 五、發明說明（16) 之樣子。 如第9(a)圖所示，在充電開始時，狹縫區1〇5令之n半 導體層3之汲極側之端部中，該η-半導體層3&γ軸方向夾持 雜質區4延伸出空乏層250，其互相接觸而變為夾斷狀 態。因而，電荷蓄積於啟動電容元件2〇〇，電位ν上田，如 第9(b)圖所示，狹縫區105中之η-半導體層3之源^侧幵之 部也從ρ+雜質區4延伸出空乏層250。 ，對啟動電容元件200進行充電，狹 ΓΓ半導體層3之源極侧之端部也形成有空乏 中 JFET，之通道之阻抗上昇，然而如第8U)圖所示H 充電時間t之經過，必要之充電電流丨減少， 係不大受充電時間影響。 Μ阻抗之心加
vb- vL 入 件200之蓄積電荷不會向低電 ▲，豕5 ，啟動電容； 動，可使電位\確實維持（Vl + Vh) 1〇4中之『半導體層 如此，由將狹缝區1〇5中^
滿足公式⑴，膽1()2係做為^ 層3之寬度w設定¥ 此，施加於低電位島區丨04中二『艮制阻抗之功能，由 可降低必要之電流電容。另外 ‘體層3之電壓源1 5 0 L 3係由Vb = VL而全區覆蓋於空乏芦狹。縫區105中之n-半導體， 一端20 0a之電位Vb確實上昇至^ ^使啟動電容元件200之 動電容元件2 0 〇之電荷之漏失。 L ’且可抑制蓄積於啟 1249811 五、發明說明（17) 第二實施例 第1 〇〜1 2圖係顯示本發明第二實施例之半導體裝置之 結構之剖面圖。第1 〇〜1 2圖係分別顯示相當於第2圖中箭 頭A-A〜C-C之剖面圖。本第二實施例之半導體裝置，係在 上述第一實施例之半導體裝置中，更設有基本之p+埋入雜 質區50。 ” 如第1〇〜12圖所示，P+埋入雜質區50係在rr半導體層3 與P-半導體基板1之界面中，圍繞n+埋入雜質區2而形成。 具體而言，p+埋入雜質區50係在高電位島區1〇1中之『半導 體層3之周緣部與矿半導體基板1之界面，以及含有低電位 島區104與狹縫區105中之η-半導體層3之高電位島區1〇1以 外之it半導體層3與？-半導體基板丨之界面中，圍繞n+埋入雜 貝區2而形成。又，p+雜質區4係與第一實施例不同，到達 P埋入雜質區5 〇而形成。其他結構係與第一實施例之半導 體裝置相同，故其說明省略。
如此、’个昂二π抛例之平導體裝置中，在狹缝區1〇E 4、車之』丨導體層3與15-半導體基板1之界面，設有與〆雜質 由此質濃度較n_半導體層3高之p+埋入雜質區50。 入雜f區5〇 ’在與n半導體層3 JL不：從方加广電壓’在狹縫區中之η-半導體層3 也大幅延伸有空乏層。因Ρ而雜質=，且從Ρ+埋入雜質區5【 之動作時，；FET 1G2之通道㈣之半導體裝
Vb係較電位、大之場合，更可之:二上汁。由此，即使電， 更j抑制畜積於啟動電容元件2 (
1249811 五、發明說明（18) 之電荷之漏失。 又，本第二實施例之p+雜質區4，係到達P+埋入雜質區 5 0而形成，p+雜質區4係相較於到達n_半導體層3與P-半導體 基板1之界面而形成之第一實施例之半導體裝置’可使p+雜 質區4之擴散深度較淺。因而，可降低複數半導體裝置間 之狹縫區105中之n-半導體層3之寬度W之變量。 又，本第二實施例中，由將狹縫區中之η半導體層 3之寬度W設定成滿足上述公式（1 )，可更抑制蓄積於啟動 電容元件200之電荷之漏失。 第三實施例 第1 3圖係顯示本發明第三實施例之半導體裝置之結構 之平面圖。第14圖係第13圖中箭頭D-D之剖面圖。本第三 實施例之半導體裝置，係在上述第一實施例之半導體裝置 中，設置複數之狹縫區105。 如第1 3、1 4圖所示，本第三實施例之Ρ+雜質區4係圍繞 rr半導體層3之一部分而形成，在rr半導體層3内區分為高 電位島區101、低電位島區104、以及複數狹縫區105。複 數狹缝區1 0 5中之rr半導體層3係分別位於高電位島區1 01以 及低電位島區104中之ir半導體層3之間，且連接於兩方。 其他結構係與第一實施例之半導體裝置相同，故其說明省 略。 如此，本第三實施例之半導體裝置中，由於設置有複 數狹縫區105，寄生之JFET 102係複數設置。因而，對於 啟動電容元件20 0，可使用並列連接之複數JFET 102進行
2108-6474-PF(N3);Ahddub.ptd 第24頁 1249811 、發明說明（19) 充電。此一結果，由JFET 102之通道之阻抗高等等之理 由’即使在以單一 jFET 1 02不能供給充足之充電電流之場 σ ’可設置對應於啟動電容元件2〇〇之電容值之複數jFET 1 0 2，且可縮短充電時間。 又’本第三實施例之半導體裝置中，由將各狹縫區 1 〇 5中之rr半導體層3之寬度^設定成滿足上述公式（1)，可 更抑制蓄積於啟動電容元件2〇〇之電荷之漏失。在此一場 合’由夾斷效果對啟動電容元件2 〇 〇限制充電電流大小， 本第二實施例設置複數狹縫區1 05而形成複數JFET 1 02特 別有效。 又’第二實施例之半導體裝置中，也可與本第三實施 例之半導體裝置同樣設置複數狹縫區丨〇5。此一場合中， 相當於第13圖中之箭頭D — d之剖面圖係顯示於第15圖中。 第四實施例 第1 6圖係顯示本發明第四實施例之半導體裝置之結構 之平面圖。第17圖係第16圖中箭頭E-E之剖面圖。本第四 只施例之半導體裝置，係在上述第三實施例之半導體裝置 中’將基本之低電位島區1 〇 4複數分割。 y如第1 6、1 7圖所示，本第四實施例之低電位島區1 04 係分割為複數，包括複數分割區1 〇 4a。亦即，本第四實施 例之p雜質區4係在ir半導體層3區分為複數分割區1 〇 4 a。 又’複數分割區104a中之n-半導體層3係一對一連接於複數 狹縫區105中之it半導體層3。又，n+雜質區6係個別設置於 刀割區1 0 4 a，電極1 6也係個別設置於分割區1 〇 & a。
2108-6474-PF(N3);Ahddub.ptd 第25頁 1249811 五、發明說明（20) 另外，本第四實施例之半導體裝置中，設置有複數切 換電路sw，這些切換電路sw之一端係與複數電極16 一對一 =性連接。又，各切換電路sw之另一端係與電壓源15儿連 本^四實施例之切換電路sw係預先固定於開啟狀態或 關閉狀態。舉例而言，切換電路sw可由與複數電極丨6二對 y電性連接之電極端子、連接於電壓源1 50L之電極端子， 以^連接其間之鋁線構成，且在組裝製程中，由線路結合 進行與否，將切換電路sw之開啟/關閉狀態預先固定。° 口 “ 又’切換電路SW可由與複數電極16 —對一電性連接之 電極端子、連接於電壓源150L之電極端子，以及在i間個 數配線構成，且在組裝製程中，由該配線以雷 ^等切斷與否，將切換電路sw之開啟/關閉狀態預先固 人又j也可採用半導體元件做為切換電路SW。在此一場 :門ί =中形成_，以該_寫入之情報可控制半導 ==成。又，其後之測試製程中，由在該_寫人 閉狀熊』ϊ ί開啟/關閉情報’將各半導體開關之開啟/關 置於：述低：：雷i，Ϊ換電路⑽或上述半導體開關係設 ί置m::省:他結構係與第三實施例之半導體 m Λ此t’/、第四實施例之半導體裝置中，低電位島區 半導體Λ，^區1〇4a形成、’由於該等分割區104a中之n_ " ，、一對一連接於複數狹縫區105中之η-半導體 第26頁 2108-6474-PF(N3);Ahddub.ptd 1249811 五、發明說明（21) 層3，由設置上述切換電路gw，複數JFET 102之中，使用 任一 JFET 102進行啟動電容元件20 0之充電，可在組裝製 程或測試製程等晶圓製程後之製程自由選擇。因而，使用 同一晶圓製程，可對應於不同電容值之啟動電容元件2〇〇 而可製造出複數半導體裝置，由此而降低製造成本。 第五實施例 第1 8圖係顯示本發明第五實施例之半導體裝置之結構 之平面圖。第19〜21圖係分別顯示第18圖中箭頭F-F〜Η-Η 之剖面圖。本第五實施例之半導體裝置，係在上述第一實 施例之半導體裝置中，更設置有基本之閘極電極6 〇以及閘 極絕緣膜6 1。 如第18〜21圖所示，狹缝區105中之η—半導體層3上設 置有代替氧化膜1 2且相較之下非常薄之閘極絕緣膜6 1，該 閘極絕緣膜61上設有閘極電極60。另外，閘極電極6〇係狹 縫區105中之η-半導體層3在Υ軸方向夾持之ρ+雜質區4上部 为精由乳化膜12而設置。 閘極電極6 0係例如由多晶矽形成之導電膜。又，閘極 絕緣膜61係例如由矽氧化膜形成。其他結構係與第一實施 例之半導體裝置相同，故其說明省略。 如此’本第五實施例之半導體裝置中，由在狹縫區 105中之ir半導體層3上藉由閘極絕緣膜61而設置閘極電極 6 0 ’在該閘極電極6 0施加正電位，在狹缝區丨〇 5中之n_半導 體層3之上面附近形成蓄積層。因而，可使JFET ι〇2之通 道之電子之移動度上昇。此一結果，對啟動電容元件2〇〇
2108-6474-PF(N3);Ahddub.ptd 第27頁 1249811 五、發明說明（22) 之充電電流增加，在短時間内可充電完了。 又，對於閘極電極60之施加電位v增加 中之it半導體層3之電子移動产上篡，如他 包）砂勒度上幵，初期充電電流增加。 亦即，由施加於閘極電極60之電位Vg可控制初期充電電 流。第22圖係施加電位Vg與初期充電電流之關係之示意 圖。由第22圖所示之方塊，可理解增加對於閘極電極6〇之 施加電位Vg則初期充電電流增加。 又，對啟動電容元件2GG充電完了，且電位\設定為電 位VH時，由對閘極電極6 〇施加接地電位，可抑制蓄積於啟 動電容元件200之電荷之漏失。又，在p+雜質區4上部分藉 由氧化膜1 2而設置，然而由調整氧化膜丨2之厚度，可防止 在P+雜質區4之表面附近形成反轉層。 又，上述第三、第四實施例之半導體裝置中，可在複 數狹縫區105中之η-半導體層3之上形成閘極絕緣膜61，該 閘極絕緣膜6 1上設有對複數狹縫區丨〇5共通之閘極電極乂 60，由在該閘極電極6〇施加正電位，可使jFET 1〇2之通道 之電子之移動度上昇，而得到與本第五實施例之半導體妒 置同樣之效果。 & 第六實施例 第2 3圖係顯示本發明第六實施例之半導體裝置之結構 之平面圖。第24圖係第23圖中箭頭1-1之剖面圖。本第六 實施例之半導體裝置，係在上述第三實施例之半導體裝置 中，在狹縫區105等更設置有基本之上述閘極電極6〇以及 閘極絕緣膜61。 2108-6474-PF(N3);Ahddub.ptd 第28頁 1249811 五、發明說明（23) 如第23、24圖所示，複數狹縫區1〇5中之n-半導體層3 之上分別有互相分離而設置之閘極絕緣膜6丨。又，各閘極 、、、邑緣膜6 1上分別有互相分離而設置之閘極電極6 〇。亦即， 閉極電極60係一對一對應於複數狹縫區1〇5中之n_半導體層 3而設置。 、另外’本第六實施例之半導體裝置中，設置有上述之 j數切換電路sw，這些切換電路sw之一端係與複數電極16 一對一電性連接。又，各切換電路sw之另一端係與電壓源 1 5 0L連接。本第六實施例之切換電路⑽係與第四實施例相 同可在組裝製程或測試製程等晶圓製程後之製程個別決 定開啟狀態或關閉狀態。 如此’本第六實施例之半導體裝置中，在複數狹缝區 1 0 5中之ΓΓ半導體層3之上分別藉由閘極絕緣膜6丨而個別設 置閘極電極60，由設置上述之複數切換電路sw，複數狹縫 區105中之rr半導體層3之中，在任一n—半導體層3形成蓄積 層，均可在組裝製程或測試製程等晶圓製程後之製程自由 選擇。亦即’複數JFET 102之中，無論提昇任一 jFET 1〇2 之電子移動度，均可在晶圓製程後自由決定。因而，使用 同一晶圓製程，可對應於不同電容值之啟動電容元件2〇() 而可製造出複數半導體裝置，由此而降低製造成本。 第七實施例 第2 5圖係顯示本發明第七實施例之半導體裴置之結構 之平面圖。第26〜28圖係分別顯示第25圖中箭頭j — j〜l-L 之剖面圖。本第七實施例之半導體裝置，係在上述第一實
2108-6474-PF(N3);Ahddub.ptd 第 29 頁 1249811 五、發明說明（24) 〜 施例之半導體裝置中，更設置有代替n+雜質區6之p+雜質區 70，且更設置有n+埋入雜質區。 如第25〜28圖所示，P+雜質區70係在低電位島區104中 之η半導體層3上面内與^雜質區4分離而設置。又，p+雜質 區7 0係連接有電極丨6。又，#埋入雜質區7丨係在雜質區 70下方’ a又置於低電位島區中之『半導體層3與p-半導 體基板1之界面。其他結構係與第一實施例之半導體裝置 相同，故其說明省略。 如此’本第七實施例之半導體裝置中，在低電位島區 1 04中之it半導體層3之上面内，設置連接於施加電位％之 電極16之P+雜質區70。由此，P+雜質區70與其接觸之it半導 體層3構成pn接合二極體。 一 $29圖係本發明第七實施例之半導體裝置之等價電路 之示思圖。如第29圖所示，由設置P+雜質區70 ,在JFET 1 0 2之；及極與電壓源1 5 〇 l之間等價地插入二極體11 〇，啟動 電容元件20 0係藉由該二極體110與JFET 102供給充電電 流。亦即，由電壓源15儿供給之充電電流，係依序通過二 極體11〇之陽極區之p+雜質區70、狹縫區1〇5中之n半導體 層3、以及高電位島區1〇1中之n_半導體層3，而至啟動 電容元件20 0。 如此，本第七實施例之半導體装置中，藉由p+雜質區 70與其接觸之rr半導體層3構成之二極體對啟動電容元件 2^0供給充電電流，即使充電完了後電位丸係較電位、大之 場合，仍可抑制蓄積於啟動電容元件2〇〇之電荷之漏失。
1249811 五、發明說明（25) 另外，本第七實施例之半導體裝置中，由設置雜質濃 度較η-半導體層3高之n+埋入雜質區71，可抑制由本半導體 裝置形成之寄生雙極性電晶體之充電電流之漏失。以下 此具體說明之。 第30圖係在本第七實施例之半冑體裝置形成之寄生雙 極性電晶體之示意圖。第3〇圖中’顯示第25圖中之箭頭 L-L之剖面圖之寄生雙極性電晶體。又，第3〇圖中，為避 免圖面煩雜，省略電極16以及絕緣膜8、18之記載。 了^二^圖/^^雜質區卜厂半導體層^細+雜質區 雙極性電晶體16Q。又，P-半導體基板1、 /I及”埋入雜質區71、與P+雜質區70係構成卿 金電晶體161。又’卿寄生雙極性電晶體160、 1 61係並列連接。 士雜S 2施例之半導體裝置中’由形成以上之卿寄 雙史V-電曰曰體160、161 ’啟動電容元件200充電時，該 ρηρ寄生雙極性電晶體叙於 ^ . ^ ^ ^ ^lbU 161動作，由電壓源150L供給 之充電電&之一部分係做為其電容器電流，設定於接地 ΐ而基板1漏失。因而’為抑制充電電流之漏 ^率有必要降低pnp寄生雙極性電晶體16〇、161之電流增 本第七實施例中，在p+雜質區70之下方，低 104中之it半導體層3與卩-半導體基板}之界面中設奴埋入 二質Λ71 太「相較於未設置之場合，pnp寄生雙極性電晶體 161之基本區之雜質濃度提昇。因而，ΡΠΡ寄生雙極V電晶 第31頁 2108-6474-PF(N3);Ahddub.ptd 1249811 五、發明說明（26) 體1 61之電流增幅率hFE降低。此一結果，可抑制充電電流 之漏失。 又，關於pnp寄生雙極性電晶體160，如第28圖所示， 由放大P+雜質區4與p+雜質區70之距離l，可降低其電流增 幅率hFE。
又’本第七貫施例中，由設置n+埋入雜質區71，阻礙 低電位島區1 04中之ir半導體層3之空乏層之延伸。然而， 低電位島區104中之it半導體層3與高電位島區1〇1中之n_半 導體層3並未直接連接，其間係設有狹縫區1〇5中之n_半導 體層3。該狹縫區105中之it半導體層3係設定成其寬度…較 高電位島區101中之it半導體層3之寬度HW小而容易空乏 化。為此，由RESURF效果，邏輯電路1〇3可確實以空乏層 圍繞。因而，由設置n+埋入雜質區71，可抑制耐壓低下。 第八實施例
弟31圖係顯示本發明第八實施例之半導體裝置之結構 之平面圖。本第八實施例之半導體裝置係在上述第四實施 例之半導體裝置中，基本地設置只有兩組由狭缝區丨與 刀割£ 1 0 4 a成組，其中一組之分割區1 q 4 a中之n_半導體層3 電性連接之檢測電路80代替切換電路SW而設置。 如第31圖所示’本第八實施例中，狹縫區1 〇 $以及分 割區104a係分別設置兩個，分割區1〇“中之『半導體層3與 狹縫區1 0 5中之rr半導體層3係一對一連接。又，n+雜質區6 以及電極1 6係個別設置於分割區丨〇 4a。 本第八實施例中，在兩個分割區1 〇4a之一方中之n_半
1249811 五、發明說明（27) ，藉由電極16以及n+雜質區6而施力口電 輸出電位\，另一方中之n-半導體層3係電性連接於檢 路80 °以下將該一方之分割區104&稱為「分割區 104aa」，另一方之分割區1〇4&稱為「分割區i〇4ab」。 又’與分割區l〇4aa組成之狹縫區105稱為「狹縫區 l〇5aa」，與分割區104以組成之狹縫區1〇5稱為「狹縫區 105ab」。 檢測電路80係將分割區1 〇4ab中之n-半導體層3之電位 vo檢測之電路，設置於上述低耐壓電路。檢測電^路8〇係包 括加強型之ρ通道MOSFET 80ρ、同樣加強型之η通道m〇sfet 8〇n、與保護二極體80d，且施加電位\做為該正電源電 位0 ^ P通道M0SFET 8〇P與η通道MOSFET 80η係構成CMOS換流 器80pn，p通道MOSFET 80p以及n通道M0SFET 8〇n之源極係 分別施加電位vL以及接地電位。又，p通道M0SFET 8〇p以及 η通道MOSFET 80η之閘極係與分割區104ab中之『半導體層3 電性連接’更連接於保護二極體8 〇 d之陰極。又，保護二 極體8 0d之陽極係施加接地電位。本檢測電路8〇係將CM〇s 換流器80pn之輸出電位，亦即p通道M〇SFET 8〇p以及^通道 MOSFET 80η之沒極之電位做為檢測信號DS〇而輸出。 如此之結構之檢測電路80中，分割區1〇4&1)中之『半導 體層3之電位V0係在未滿CMOS換流器80pn之門檻值電位Vth0 時輸出高位準之檢測信號DS0，而在超過門檻值電位Vth。時 輸出低位準之檢測信號DS0。
1249811 五、發明說明（28) 本第八實施例中，由使用檢測電路而檢測分判區 l〇4ab中之n-半導體層3之電位v〇，可間接檢測高電 ⑻中之n-半導體層3之電位，亦即電位'。以下對此且島體 說明之。 ~ 一第32圖係電位vb、電位V0以及檢測信號DS〇之電位 之不意圖。第32(a)圖係顯示電位％、第32(b)圖係顯示^ 位V0、第32(c)圖係顯示檢測信號DS〇。如第32(a)圖所 示刀割區1 04aa中之rr半導體層3係施加電位\，開 動電容元件200之充電，則電位Vb上$。電位^上# 32(b)圖所示，可當做浮游狀態，電位v〇係由 上昇。又，電位Vb以及電位V0上昇，則分割區1〇4ad而 半導體層3之中空乏層所佔之比例增加。 對啟動電容元件200充電完了而使Vb = VL，假想電壓 150H之輸出電位vs係設定為電位％，電位％係上昇至 (JL + VH)。此時，電位V0係由分割區1〇4ab中之『半導體層3 完全覆蓋於空乏層而只上昇至電位％。本第八實施例中曰， 該電位VF係設定成十數v，故電位v〇不會上昇十數y以上。 又*電位VF之值係可由變化狹縫區中之『半導體声3 之寬度W而調整。舉例而言，由設定寬度ff滿足上述公^ (1)，電位vF係變為十數v。 》 ^ 如上所述，本第八實施例中，電位V 0係由電位vb之上
昇而上昇，而在電位'變為數百V之場合也不會上昇b十數V 以上。因而，本檢測電路80可由十數V之電源動作之 檢測電位V0。 2108-6474-PF(N3);Ahddub.ptd 第34頁 1249811 一丨丨丨丨丨 1 五、發明說明（29) 本第八實施例之檢測電路80中，CM0S換流器8〇pn之門 檻值電位'h〇係設定為較電位VF低之值。因而，如第3 2 ( c ) 圖所不’在啟動電容元件2〇〇之充電開始時，檢測電路8〇 係輸出低位準之檢測信號DS0，而充電完了電位\為高電 位’檢測電路80係輸出低位準之檢測信號DS〇。 如此’本第八實施例之半導體裝置中，分割區丨〇4ab 中之it半導體層3之電位V0係隨電位\之上昇而上昇，由檢 測該電位V0，可觀測高電位島區丨〇 }中之『半導體層3之 位變化。 另外，電位Vb、V0上昇，狹縫區105以中之『半導體層 3完全空乏化，電位v〇不會上昇至其以上，即使在高電位 島區101中之rr半導體層3施加高電位之場合，由對狹缝區 105ab中之rr半導體層3之寬度？適切調整，本第八實施例之 檢測電路80可由比較低電位之電源而動作。此一幹 減小本半導體裝置全體之電路規模。 另外，狹縫區l〇5ab中之n-半導體層3之寬度w，係設 成較高電位島區101中之n-半導體層3之寬度〇小 ° 持高電位島區ΗΠ中之〇導體層3之寬細，且 K 縫區105ab中之η-半導體層3之寬前。目而，可確保 邏輯電路103之區，且狹縫區1〇5ab中 / 空乏化之電位V0可為低電位。T牛導體層3之全區 又，本第八實施例之檢測電路8〇中，電位 檻：電位V·則輸出低位準之檢測信號DS0，：在啟 動電容元件200充電期間與否均可大致判定。 故在啟 第35頁 2108-6474-PF(N3);Ahddub.ptd 1249811 五、發明說明（30) 第九貫施例 、第3 3圖係顯示本發明第九實施例之半導體裝置之結構 之平，圖。本第九實施例之半導體裝置係在上述第八實施 例之半導體裝置中，設有代替檢測電路8 0之檢測電路81。 如第33圖所示，本檢測電路81係包括壓制型通道 MOSFET 81η與阻抗81r，且施加電位、做為該正電源電位。 η通道MOSFET 81η之汲極係與阻抗81r之一端連接，其源極 施加接地電位。又，阻抗8丨r之另一端施加電位％。又，本 檢測電路81係將n通道M0SFET 81n之汲極電位做為檢測信 號DS1而輸出。又，檢測電路81也設置於上述低耐壓電 路0 如此之結構之檢測電路81中，分割區1〇4&1)中之『半導 =層3之電位V0係在負電位之門檻值電位u時輸出低位 準之檢測信號DS1，而在較門檻值電位Vthi小時輸出高位準 之檢測信號DS1。 平 一 如上所述，啟動電容元件200之另一端2〇〇b，舉例而 吕，係連接於在電位VH與接地電位之間以圖騰柱連接之兩 個IGB:間之，接點。χ，這兩個⑽了間之連接點連接於感 應成分之^荷之場合，高電位側之IGBT係由開啟狀態遷移 至，閉狀態，且低電位側之1(；肘係由開啟狀態遷移^關閉 狀態、’由上述感應成分而在該連接點發生負電位之峰值雜 訊。為此，啟動電容元件2〇〇之另一端2〇〇1)施加大之負電、 位、,’而電位Vb變為負電位。此一結果，在p_半導體基板工與 η半導體層3形成之pn接合施加順電壓，由p_半導體基板f、 第36頁 2108-6474-PF(N3);Ahddub.ptd 1249811
流經大電流，上述低财壓電路誤動作。 因而，為進行對低耐壓電路之保護動作，必需對高電 位島區1 0 1中之η半導體層3施加負電位檢測。本第九實施 例中，由使用檢測電路81而檢測分割區1〇4ab中之η_半導體 層3之電位V0，可間接檢測對高電位島區1〇1中之『半導體 層3之負電位之施加。以下對此具體說明之。 一 =34圖係電位Vb、電位V0以及檢測信號DS1之電位波形 之不意圖。第34(3)圖係顯示電位％、第34(1))圖係顯示電 位V0、第34(c)圖係顯示檢測信號DS1。如第34(a)圖、第 34(b)圖所示’開始啟動電容元件2〇〇 昇。又’充電完了，電位Vs係設定為電位Vh電而%電位^係上上 歼至（VL+VH)。此時，如上所述，電位v〇係由狹縫區1〇5ab 中之η半導體層3之全區變為空乏層而只上昇至電位％。 啟動電谷元件200之另一端2〇〇b連接之兩個igbt之中 高電位侧之IGBT係由開啟狀態遷移至關閉狀態，且低電位 側之IGBT係由關閉狀態遷移至開啟狀態，電位％減少，因 此電位Vb減少。又，由連接於IGBTi感應成分之負荷而電 位vH變為負電位，由此電位Vb也變為負電位。此時，如第 34(b)圖所示，電位V0也由電位％誘起而變為負電位。 電位V0變為負電位，該電位乂〇係較檢測電路81中之n 通道MOSFET 81η之負電位之門檻值電位¥加小，η通道 MOSFET 81η變為關閉狀態，如第34(c)圖所示，則由檢測 電路81輸出高位準之檢測信號DS1。其後，自電位1變為接 地電位，電位Vb也變為接地電位，由此電位v 〇也變為接地
1249811 --------— 五、發明說明（32) 電位。又，電位V0為接地電位時， MOSm 81n之負電位之門檻值電=V0係較η通道 輸出低位準之檢測信號的1。 大，則由檢測電路8] 電位Ϊ二本Λ九之半導體裝置中，電·系由高 檢測電位V0為負電位與否，而可由檢測電路' 半導體層3係施加負電位與否；防my:: =與η—半導體層3形成之pn接合施加順mV；/// 述低耐壓電路之誤動作。 」丨万上 另外m施例之半導體裝置相同，電位^、y〇 幵，，縫區105ab中之η-半導體層3完全空乏化，電位v〇 不會上〜昇至其以上，即使在高電位島區1〇1中之『半導體声 3施加高電位之場合，由對狹縫區1〇5ab中之『半導體戶 寬度W適切調整，本第九實施例之檢測電路8〇可由比^低 電位之電源而動作。此一結果，可減小本半導體置體 之電路規模。 另外，狹缝區105ab中之rr半導體層3之寬度W，係設定 成較咼電位島區1 01中之n-半導體層3之寬度Hw小，故可維 持高電位島區101中之η-半導體層3之寬度HW，且可調整狹 縫區105ab中之it半導體層3之寬度w。因而，可確保可形成 邏輯電路103之區，且狹縫區i〇5ab中之η-半導體層3之^區 空乏化之電位V 0可為低電位。 王。〇 又，第八、九實施例之半導體裝置，係如上述說明所 說明’在第一實施例之半導體裝置，由低電位島區丨〇 4與 2108-6474-PF(N3);Ahddub.ptd 第38頁 1249811 五、發明說明（33) 狭縫區105組成而新設，由檢測該新設之低電位島區1〇4中 之η半導體層3之電位V0而設置之檢測電路之結構形成，然 :，第二〜第七實施例之半導體裝置更設置同樣之結構， 也可=與第八、九實施例之半導體裝置同樣之效果。 用以已：^較佳實施例揭露如上，然其並非 之精神和範圍a，2:;習此項技藝者，在不脫離本發明 之保護範圍當視後附^些許的更動與潤飾，因此本發明 寸^申請專利範圍所界定者為準。
1249811 圖式簡單說明 【圖示簡單說明】 第1圖係本發明第一實施例之半導體裝置之等價電路 之示意圖。 第2圖係顯示本發明第一實施例之半導體裝置之結構 之平面圖。 第3圖係顯示本發明第一實施例之半導體裝置之結構 之剖面圖。 第4圖係顯示本發明第一實施例之半導體裝置之結構 之剖面圖。 第5圖係顯示本發明第一實施例之半導體裝置之結構 之剖面圖。 第6圖係顯示本發明第一實施例之半導體裝置中，直 接連接電壓源與啟動電容元件之場合之電路結構之示意 圖。 第7圖係顯示本發明第一實施例之半導體裝置中，藉 由限制阻抗而連接電壓源與啟動電容元件之場合之電路結 構之不意圖。 第8(a)圖至第8(b)圖係對啟動電容元件進行充電時之 充電特性之示意圖。 第9(a)圖至第9(c)圖係空乏層形成之樣子之示意圖。 第1 0圖係顯示本發明第二實施例之半導體裝置之結構 之剖面圖。 第11圖係顯示本發明第二實施例之半導體裝置之結構 之剖面圖。
2108-6474-PF(N3) ;Ahddub.ptd 第40頁 1249811 圖式簡單說明 第1 2圖係顯示本發明第二實施例之半導體裝置之結構 之剖面圖。 第1 3圖係顯示本發明第三實施例之半導體裝置之結構 之平面圖。 第1 4圖係顯示本發明第三實施例之半導體裝置之結構 之剖面圖。 第1 5圖係顯示本發明第三實施例之半導體裝置之變形 例之結構之剖面圖。 第1 6圖係顯示本發明第四實施例之半導體裝置之結構 之平面圖。 第1 7圖係顯示本發明第四實施例之半導體裝置之結構 之剖面圖。 第1 8圖係顯示本發明第五實施例之半導體裝置之結構 之平面圖。 第1 9圖係顯示本發明第五實施例之半導體裝置之結構 之剖面圖。 第2 0圖係顯示本發明第五實施例之半導體裝置之結構 之剖面圖。 第2 1圖係顯示本發明第五實施例之半導體裝置之結構 之剖面圖。 第2 2圖係施加電位Vg與初期充電電流之關係之示意 圖。 第23圖係顯示本發明第六實施例之半導體裝置之結構 之平面圖。
2108-6474-PF(N3) ;Ahddub.ptd 第41頁 1249811 -—__ 圖式簡單說明 --- " 第24圖係_示本發明第六實施例之半導體裝置之結構 之剖面圖。 第2 5圖係|員示本發明第七實施例之半導體裝置之結構 之平面圖。 第2 6圖係顯示本發明第七實施例之半導體裝置之結構 之剖面圖。 第2 7圖係顯示本發明第七實施例之半導體裝置之結構 之剖面圖。 第28圖係顯示本發明第七實施例之半導體裝置之結構 之剖面圖。 第29圖係本發明第七實施例之半導體裝置之等價電路 之示意圖。 第30圖係寄生雙極性電晶體之示意圖。 第31圖係顯示本發明第八實施例之半導體裝置之結構 之平面圖。 第32(a)圖至第32(c)圖係電位vb、電位ν〇以及檢測信 號DS0之電位波形之示意圖。 第3 3圖係顯示本發明第九實施例之半導體裝置之結構 之平面圖。 第3 4 ( a )圖第3 4 ( c )圖係電位vb、電位V 〇以及檢測信號 DS1之電位波形之示意圖。 【主要元件符號說明】 1〜p_半導體基板； 2〜η+埋入雜質區；
2108-6474-PF(N3);Ahddub.ptd 第42頁 1249811 圖式簡單說明 3〜rr半導體層； 5(5a，5b)〜n+雜質區 7〜p+雜質區； 9，1 0〜電極， 1 3〜電極； 1 8〜絕緣膜； 21〜p+雜質區； 2 3〜汲極區； 2 5〜電極； 30〜n+雜質區； 3 2〜源極區； 3 5〜電極； 5 0〜p+埋入雜質區； 6 1〜閘極絕緣膜； 71〜n+埋入雜質區； 80d〜保護二極體； 80η〜η 通道MOSFET ; 81〜檢測電路； 81 r〜阻抗； 1 03〜邏輯電路； I 04a〜分割區； II 0〜二極體； 150L〜電壓源； 200〜啟動電容元件 4〜p+雜質區； 6〜n+雜質區； 8〜絕緣膜； 1 2〜氧化膜； 15, 1 6, 17〜電極； 2 0〜p井區； 2 2〜源極區； 2 4〜閘極絕緣膜； 2 6〜閘極電極； 3 1〜汲極區； 3 4〜閘極絕緣膜； 3 6〜閘極電極； 6 0〜閘極電極； 70〜p+雜質區； S 0〜檢測電路； 80p〜p 通道MOSFET 80pn〜CMOS換流器 81η〜η 通道MOSFET 101〜局電位島區； 1 0 4〜低電位島區， 1 0 5〜狹縫區； m〜η通道MOSFET ； 1 5 0 Η〜假想電壓源； 2 (Π〜電流限制阻抗；
2108-6474-PF(Ν3);Ahddub.p t d 第43頁 1249811 圖式簡單說明 250〜空乏層； SW〜切換電路； 160〜pnp寄生雙極性電晶體； 1 6 1〜ρ η p寄生雙極性電晶體； 102〜接面型場效電晶體（JFET); 106〜降低表面電場（RESURF)分離區； 130〜ρ通道金屬氧化物半導體場效電晶體（MOSFET)。
2108-6474-PF(N3);Ahddub.ptd 第44頁

Claims (1)

1249811 ^、申請專利範圍" 一 '"~ '' 1· 一種半導體裝置，包括： P型之半導體基板； π型之半導體層，形成於該半導體基板上； P型之第一雜質區，從該半導體層之上面與該半 基板，界面形成於該半導體層内，在該半導體層内 一至第二區，且雜質濃度較該半導體層高； η型之第一埋入雜質區，在該第一區中之該半導體声 與該半導體基板之界面形成，且雜質濃度較該半導 曰 南，以及 9 半導體元件，在該第一埋入雜質區之上方形成於該 導體層； 、μ干 其中，該第一區中之該半導體層係電性連接有電容 件； 該第一區中該半導體層與該第二區中之該半導體層係 由該第三區中之該半導體層互相連接； 曰” 於平面視上，對應於該第一區與該第三區並列方向之 垂直方向之該第三區中之該半導體層之寬度，係較該第一 區中之該半導體層之寬度小。 2·如申請專利範圍第1項所述之半導體裝置，其中該 垂直方向之該第三區中，該半導體層之寬度W滿足下列公 式·· W =2 · /"(2 · es · vL/(q · Nd)) :半導體之介電率（F/cm) VL :對應第一雜質區之第二區中之半導體層之電位（v)
2108-6474-PF(N3);Ahddub.ptd 第45頁 1249811 . 六、申請專利範圍 q :單位電荷量（C) Nd :半導體層之雜質濃度（cm-3) Na :第一雜質區之雜質濃度（cnr3 )。 3. 如申請專利範圍第1或2項所述之半導體裝置，更包 括p型之第二埋入雜質區，在該第三區中之該半導體層與 該半導體基板之界面與該第一雜質區連接而設置，且雜質 濃度較該半導體層高。 4. 如申請專利範圍第1或2項所述之半導體裝置，其中 該第一雜質區係將該第三區在該半導體層内複數區分。 5. 如申請專利範圍第4項所述之半導體裝置，其中該 第二區係由複數分割區構成，且該等複數分割區中之該半 導體層係與該等第三區中之該半導體層一對一連接。 6. 如申請專利範圍第1或2項所述之半導體裝置，更包 括： 絕緣膜，設置於該第三區中之該半導體層上；以及 導電膜，設置於該絕緣膜上。 7. 如申請專利範圍第4項所述之半導體裝置，更包 括： 絕緣膜，設置於每一該等第三區中之該半導體層上； 以及 複數導電膜，設置於與該等第三區中之該半導體層一 對一對應之該絕緣膜上。 8. 如申請專利範圍第1或2項所述之半導體裝置，其 中，該第一雜質區係在該半導體層内更區分第四以及第五
2108-6474-PF(N3);Ahddub.ptd 第46頁 1249811 、申請專利範圍 區 ； 該 係在該 於 垂直方 區中之 更 位。 9. 檢測電 門檻值 10 該檢測 之門檻 11 第四區中之該半導體層與该第，區中之該半導體層 :五區中之該半導體層速；與該第五區並列方向之 :面視上，對應於該第之寬度，係較該第一 向之該第五區中之該半導發 =體層之寬度小；3 該半導體層之電 包括檢測電路，檢測該第沙b ,^ 半導體裝置，其中該 如申請專利範圍第8項所述 ^ 7 路係在該第四區中之該半導雜層之電位較正電位之 電位大時輸出檢測信號。 •如申請專利範圍第8項所述之半導體裝置，其中， 電路係在該第四區中之該半導體層之電位較負電位 值電位小時輸出檢測信號。 .一種半導體裝置，包括·· p型之半導體基板； η型之半導體層，形成於該半導體基板上； Ρ型之第一雜質區’從該半導體層之上面與該半導體 基板之界面形成於該半導體層内，在該半導體層内區分第 一至第二區，且雜質濃度較該半導體層高； η型之第一埋入雜質區，在該第一區中之該半導體層 與該半導體基板之界面形成，且雜質濃度較該半導體層 高； 半導體元件，在該第一埋入雜質區之上方形成於該半
1249811 ------- 六、申請專利範園 - 導體層； 面内P，W笛二雜f⑤’在該第二區中之該半導體層之上 該第一雜質區分離而設置；以及 誃繁η一型w之第二埋入雜質區，在該第二雜質區之下方，在 中之該半導體層與該半導體基板之界面形成，且 ’、貿/辰度較該半導體層高； 件·其中，該第一區中之該半導體層係電性連接有電容元 由兮Ϊ第一區中該半導體層與該第二區中之該半導體層係 ~ £中之該半導體層互相連接； 《平面視上，對應於該第一區與該第三區並列方向之 之該第三區中之該半導體層之寬度，係較該第一 ^中之該半導體層之寬度小。 中，=2、如申凊專利範圍第11項所述之半導體裝置，其 區；該第一雜質區係在該半導體層内更區分第四以及第五 該第四區中之該半導體層與該第 ^ 干等體層 係在該第五F ώ 於弟五&中之該半導體層連接； 垂直，對應於該第一區與該第五區並列方向之 區中之該半區中之該半導體層之寬度，係較該第— +導體層之寬度小；以及 位。包括檢測電路，檢測該第四區中之該半導體層之電 明寻利範圍第1 2項所述之半導體裝置，其 1 3 ·如φ含主_ & t
1249811 六、申請專利範圍 中，該檢測電路係在該第四區中之該半導體層之電位較正 電位之門權值電位大時輸出檢測彳S 5虎。 1 4.如申請專利範圍第1 2項所述之半導體裝置，其 中，該檢測電路係在該第四區中之該半導體層之電位較負 電位之門檻值電位小時輸出檢測信號。
2108-6474-PF(N3);Ahddub.ptd 第49頁
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