KR20050082418A - 반도체장치 - Google Patents

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Abstract

반도체장치의 전기적 특성을 향상시키는 것이 가능한 기술을 제공한다. p- 반도체기판(1)상의 n- 반도체층(3)에는, 그 상면으로부터 p- 반도체기판(1)과의 계면에 걸쳐 p+ 불순물영역(4)이 설치된다. p+ 불순물영역(4)은 n- 반도체층(3) 내에 고전위 섬영역(101), 저전위 섬영역(104) 및 슬릿영역(105)을 구분하고 있다. 고전위 섬영역(101)에서의 n- 반도체층(3)과, 저전위 섬영역(104)에서의 n- 반도체층(3)은, 슬릿영역(105)에서의 n- 반도체층(3)에 의해 접속되어 있고, 고전위 섬영역(101)에서의 n- 반도체층(3)에는 로직회로(103)가 형성되어 있다. 그리고, 슬릿영역(105)에서의 n- 반도체층(3)의 Y축 방향의 폭(W)은 고전위 섬영역(101)에서의 n- 반도체층(3)의 Y축 방향의 폭(HW)보다도 작게 설정되어 있다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치, 특히 고내압 IC(이후, 「HVIC」라 부름)에 관한 것이다.
특허문헌 1에는 HVIC에 관한 기술이 개시되어 있다. 특허문헌 1에 기재의 기술에서는, RESURF(REduced SURface Field) 효과를 이용해서 고내압을 실현하고 있고, 고전위가 인가되는 반도체소자에는 용량소자를 사용하여 전하를 공급하고 있다.
이때, RESURF 효과에 관해서는 예를 들면 특허문헌 2에 기재되어 있다. 또한, 주위로부터 절연된 필드 플레이트를 다중으로 형성하고, 그것들의 사이의 용량결합에 의해 반도체기판의 표면의 전계를 안정화시키는 기술이 특허문헌 3에 개시되어 있다.
[특허문헌 1] 일본특허공개 2002-324848호 공보
[특허문헌 2] 미국특허 제4292642호 명세서
[특허문헌 3] 일본특허공개평 5-190693호 공보
특허문헌 1에 기재의 기술에서는, 다이오드를 통해 용량소자에 대하여 충전을 행하고 있다. 그 때문에 해당 다이오드에서의 전압강하에 의해, 용량소자에 충분한 전하가 축적되지 않는 경우가 있어, 반도체장치의 요구 사양에 따라서는 원하는 전기적 특성이 얻어지지 않는 경우가 있었다.
또한, 특허문헌 1에 기재의 기술에서는 다이오드의 애노드 영역인 p형 불순물영역을, p형 반도체기판 상의 n형 반도체층에 형성하고 있다. 그 때문에 이러한 p형 불순물영역, n형 반도체층 및 p형 반도체기판이 pnp 기생 바이폴라 트랜지스터를 구성하고, 해당 pnp 기생 바이폴라 트랜지스터가 동작해서 용량소자에의 충전전류가 누설하는 경우가 있고, 이것에 의해 원하는 전기적 특성이 얻어지지 않는 경우가 있었다.
그래서, 본 발명은 전술한 문제를 고려하여 이루어진 것으로, 반도체장치의 전기적 특성을 향상시키는 것이 가능한 기술을 제공하는 것을 목적으로 한다.
본 발명의 제1 반도체장치는, p형의 반도체기판과, 상기 반도체기판 상에 형성된 n형의 반도체층과, 상기 반도체층의 상면으로부터 상기 반도체기판과의 계면에 걸쳐 상기 반도체층 내에 형성되고, 제1 내지 제3 영역을 상기 반도체층 내에 구분하며, 상기 반도체층보다도 불순물 농도가 높은 상기 p형의 제1 불순물영역과, 상기 제1 영역에서의 상기 반도체층과 상기 반도체기판과의 계면에 형성되고, 상기 반도체층보다도 불순물 농도가 높은 상기 n형의 제1 매립 불순물영역과, 상기 제1 매립 불순물영역의 위쪽에서 상기 반도체층에 형성된 반도체소자를 구비하고, 상기 제1 영역에서의 상기 반도체층에는 용량소자가 전기적으로 접속되며, 상기 제1 영역에서의 상기 반도체층과, 상기 제2 영역에서의 상기 반도체층은, 상기 제3 영역에서의 상기 반도체층에 의해 서로 접속되어 있고, 평면 상에서 보아, 상기 제1 영역과 상기 제3 영역이 나열되는 방향에 대하여 수직방향의 상기 제3 영역에서의 상기 반도체층의 폭은, 상기 제1 영역에서의 상기 반도체층의 그것보다도 작다.
본 발명의 제2 반도체장치는, p형의 반도체기판과, 상기 반도체기판 상에 형성된 n형의 반도체층과, 상기 반도체층의 상면으로부터 상기 반도체기판과의 계면에 걸쳐 상기 반도체층 내에 형성되고, 제1 내지 제3 영역을 상기 반도체층 내에 구분하며, 상기 반도체층보다도 불순물 농도가 높은 상기 p형의 제1 불순물영역과, 상기 제1 영역에서의 상기 반도체층과 상기 반도체기판과의 계면에 형성되고, 상기 반도체층보다도 불순물 농도가 높은 상기 n형의 제1 매립 불순물영역과, 상기 제1 매립 불순물영역의 위쪽에서 상기 반도체층에 형성된 반도체소자와, 상기 제2 영역에서의 상기 반도체층의 상면 내에, 상기 제1 불순물영역과 떨어져 설치된 상기 p형의 제2 불순물영역과, 상기 제2 불순물영역의 아래쪽으로서, 상기 제2 영역에서의 상기 반도체층과 상기 반도체기판과의 계면에 설치된, 상기 반도체층보다도 불순물 농도가 높은 상기 n형의 제2 매립 불순물영역을 구비하고, 상기 제1 영역에서의 상기 반도체층에는 용량소자가 전기적으로 접속되고, 상기 제1 영역에서의 상기 반도체층과, 상기 제2 영역에서의 상기 반도체층은, 상기 제3 영역에서의 상기 반도체층에 의해 서로 접속되어 있으며, 평면에서 보아, 상기 제1 영역과 상기 제3 영역이 나열되는 방향에 대하여 수직방향의 상기 제3 영역에서의 상기 반도체층의 폭은, 상기 제1 영역에서의 상기 반도체층의 그것보다도 작다.
본 발명의 제1 반도체장치에 의하면, p형의 제1 불순물영역과 n형의 반도체층으로 형성되는 pn 접합에 역전압을 인가하면, 반도체소자가 공핍층으로 둘러싸여져 반도체소자가 보호된다.
또한 제3 영역에서의 반도체층의 양단부를 각각 드레인 및 소스로 하고, 제3 영역에서의 반도체층에 접촉하는 제1 불순물영역을 게이트로 하는 기생의 JFET를 구성할 수 있다. 따라서, 제2 영역에서의 반도체층에 정전위를 인가하면, 해당 JFET를 통해, 제1 영역에서의 반도체층에 전기적으로 접속된 용량소자를 충전할 수 있다. 그 때문에 충전전류는 pn 접합을 통하지 않고 용량소자에 공급되고, 다이오드를 통해 충전하는 경우보다도 충분한 전하를 용량소자에 공급할 수 있다. 그 결과, 전기적 특성이 뛰어난 반도체장치를 얻을 수 있다.
또한, 제3 영역에서의 반도체층의 폭은, 제1 영역에서의 반도체층의 그것보다도 작게 설정되어 있기 때문에, 점유 면적이 큰 반도체소자를 형성하기 위해 제1 영역에서의 반도체층의 폭이 커진 경우라도, 제3 영역에서의 반도체층의 폭을 작은 값으로 유지할 수 있고, 해당 제3 영역에서의 반도체층의 거의 전역에 공핍층을 형성하는 것이 용이해진다. 따라서, 용량소자의 충전 후에 제1 영역에서의 반도체층의 전위가 제2 영역에서의 반도체층의 전위보다도 커진 경우라도, 용량소자의 축적 전하의 누설을 억제 할 수 있다.
또한, 본 발명의 제2 반도체장치에 의하면, 제2 영역에서의 반도체층에 정전위를 인가하면, 제2 불순물영역과, 그것과 접촉하는 반도체층으로 구성되는 pn 접합 다이오드를 통해 용량소자에 충전전류를 공급할 수 있으므로, 충전 후에 제1 영역에서의 반도체층의 전위가, 제2 영역에서의 반도체층의 전위보다도 커진 경우라도, 용량소자에 축적된 전하의 누설을 억제할 수 있다.
또한, 반도체층보다도 불순물 농도가 높은 n형의 제2 매립 불순물영역이 설치되기 때문에, p형의 제2 불순물영역과, n형의 반도체층과, p형의 반도체기판으로 구성되는 pnp 기생 바이폴라 트랜지스터의 전류증폭률을 감소할 수 있고, 해당 pnp 기생 바이폴라 트랜지스터의 동작에 의한 충전전류의 누설을 억제할 수 있다. 이에 따라 반도체장치의 전기적 특성이 향상한다.
또한 n형의 제2 매립 불순물영역을 설치함으로써, 제2 영역에서의 반도체층에서의 공핍층의 연장은 저해되지만, 제2 영역에서의 반도체층과 제1 영역에서의 반도체층과의 사이에는, 제1 영역에서의 반도체층보다도 폭이 작은 제3 영역에서의 반도체층이 설치되어 있으며, 해당 제3 영역에서의 반도체층은 공핍화하기 쉽기 때문에, 반도체소자를 확실하게 공핍층으로 둘러쌀 수 있다. 따라서, 제2 매립 불순물영역을 설치하는 것에 의한 내압저하를 억제할 수 있다.
[발명의 실시예]
(실시예 1)
도 1은 본 발명의 실시예 1에 관한 반도체장치의 등가회로 및 그 주변회로를 나타내는 도면이다. 본 실시예 1에 관한 반도체장치는 HVIC로서, 후술하는 고전위 섬영역(101)에 형성된 로직회로(103)와, 해당 로직회로(103)에 소스가 접속된 n채널형의 JFET(접합FET)(102)를 구비하고 있다. JFET(1O2)의 소스는, 예를 들면 로직회로(103)의 플러스 전원단자에 접속되어 있다.
로직회로(103)에는 부트 스트랩 용량소자(200)의 일단(200a) 및 타단(200b)이 접속된다. 본 예에서는, 로직회로(103)의 플러스 전원단자 및 마이너스 전원단자에 부트 스트랩 용량소자(200)의 일단(200a) 및 타단(200b)이 각각 접속된다. 여기서, 부트 스트랩 용량소자(200)의 일단(200a)의 전위를 「전위 Vb」라 부른다.
JFET(102)의 드레인에는 전압원(150L)이 접속되고, 그 게이트에는 접지전위가 인가된다. 그리고, 부트 스트랩 용량소자(200)의 타단(200b)에는 도시하지 않은 부하가 접속되고, 그 접속점의 전위는 부하의 상태에 따라 변동한다. 예를 들면, 해당 접속점의 전위는, 접지전위가 되거나 몇백V의 고전위(이후, 「전위 VH」라 부름)가 되거나 한다. 그 때문에, 도 1에 나타나는 바와 같이, 부트 스트랩 용량소자(200)의 타단(200b)에는 가상적인 가변전압원인 가상 전압원(150H)이 접속되어 있다고 볼 수 있고, 해당 가상 전압원(150H)의 출력전위 Vs는 접지전위 혹은 전위 VH가 된다.
부트 스트랩 용량소자(200)의 상기 타단(200b)에 접속되는 부하로서는, 예를 들면, 전위 VH와 접지전위와의 사이에서 토템폴(Totem-pole) 접속된 2개의 IGBT를 들 수 있고, 이 2개의 IGBT사이의 접속점에 부트 스트랩 용량소자(200)의 타단(200b)이 접속된다. 2개의 IGBT는, 서로 다른 타이밍에서 스위칭 동작을 행하고, 양자의 접속점에 접속된 부하에 전위 VH나 접지전위를 제공한다. 이때, 전압원(150L)은 예를 들면 정전압원으로서, 그 출력전위 VL은 몇십V이다.
다음에 본 실시예 1에 관한 반도체장치의 동작에 대하여 설명한다. 부트 스트랩 용량소자(200)가 충전되어 있지 않는 경우에 있어서, 가상 전압원(150H)의 출력전위 Vs가 접지전위(0V)일 때, 전압원(150L)으로부터 JFET(102)를 통해 부트 스트랩 용량소자(200)에 전하가 공급되고, 부트 스트랩 용량소자(200)가 충전된다. 그 결과, 부트 스트랩 용량소자(200)에는 전압VL(=VL-0V)이 축적된다. 또한 이때 로직회로(103)의 전원에는 전압 VL이 인가되고, 이에 따라 해당 로직회로(103)는 동작을 행한다.
다음에, 부트 스트랩 용량소자(200)가 충전된 상태에서 가상 전압원(150H)의 출력전위 Vs가 전위 VH로 되면, 후술과 같이 JFET(102)의 소스로부터 드레인으로 향하여 전류가 거의 흐르지 않기 때문에, JFET(102)의 소스 전위가 전위 VH 상승해서 (VL+VH)가 된다. 이에 따라 전압원(150L)으로부터 로직회로(103)의 플러스 전원단자로의 전류의 공급이 정지되고, 로직회로(103)의 플러스 전원단자에는 부트 스트랩 용량소자(200)에 충전된 전하가 공급된다. 즉, 로직회로(103)의 플러스 전원단자에는 전위 (VL+VH)가 인가되고, 마이너스 전원단자에는 전위 VH가 인가된다. 이렇게 로직회로(103)의 전원에는 항상 전압 VL이 공급되고, 가상 전압원(150H)의 출력전위 Vs의 값에 관계없이 로직회로(103)는 일정 전압의 전원으로 동작할 수 있다.
다음에, 본 실시예 1에 관한 반도체장치의 구조에 대하여 설명한다. 도 2는 본 실시예 1에 관한 반도체장치의 구조를 모식적으로 나타내는 평면도로서, 도 3∼5는 도 2에서의 화살표 A-A∼C-C에서의 단면도를 각각 나타내고 있다. 이때, 도 2에서는 도면의 번잡함을 피하기 위해, 도 3∼5에서의 절연막(8)의 기재를 생략하고, 절연막(18) 상에 형성되어 있는 전극 중 전극(13, 15)만을 기재하고 있다. 이후 등장하는 평면도에서도 동일하다.
또한, 이하의 설명에서의 「p」, 「p+」, 「p-」, 「n+」, 「n- 」라는 기호는 반도체에서의 불순물의 도전형 및 불순물 농도를 나타내고 있고, 「p-」, 「p」, 「p+」의 순서대로, 또한 「n-」보다도 「n+」쪽이 불순물 농도가 높은 것을 의미하고 있다. 또한 「n-」보다도 「p」, 「p+」쪽이 불순물 농도가 높고, 「n+」보다도 「p-」, 「p」쪽이 불순물 농도가 낮은 것으로 한다.
도 2∼5에 나타내는 바와 같이, 본 실시예 1에 관한 반도체장치에서는, p- 반도체기판(1) 상에 n- 반도체층(3)이 형성되어 있다. n- 반도체층(3)에는, 그 상면으로부터 p- 반도체기판(1)과의 계면에 걸쳐 p+ 불순물영역(4)이 형성되어 있다. p+ 불순물영역(4)은 n- 반도체층(3)의 일부를 둘러싸도록 형성되고 있고, n- 반도체층(3) 내에 로직회로(103)가 배치되는 고전위 섬영역(101)과, 전압원(150L)의 출력전위 VL이 인가되는 저전위 섬영역(104)과, 슬릿영역(105)을 구분하고 있다.
고전위 섬영역(101)에서의 n- 반도체층(3)과, 저전위 섬영역(104)에서의 n- 반도체층(3)은, 슬릿영역(105)에서의 n- 반도체층(3)에 의해 접속되어 있다. 바꿔 말하면, 슬릿영역(105)에서의 n- 반도체층(3)은, 고전위 섬영역(101) 및 저전위 섬영역(104)에서의 n- 반도체층(3)의 사이에 위치하고 있고, 또한 양쪽에 접속되어 있다.
도 2에 나타나는 바와 같이, 평면에서 보아, 고전위 섬영역(101)에서의 n- 반도체층(3)은 대략 정방형을 이루고 있어, 복수의 변을 가지고 있다. 또한 저전위 섬영역(104) 및 슬릿영역(105)에서의 n- 반도체층(3)은, 평면축 상에서 대략 직사각형을 이루고 있다.
고전위 섬영역(101), 슬릿영역(105) 및 저전위 섬영역(104)은, 평면에서 보아, X축 방향을 따라 이 순서대로 직선적으로 나열되어 있다. 그리고, 평면에서 보아, 슬릿영역(105)에서의 n- 반도체층(3)의 Y축 방향의 폭 W는, 고전위 섬영역(101)에서의 n- 반도체층(3)의 Y축 방향의 폭 HW보다도 작게 설정되어 있다. 여기서, Y축 방향이란 X축 방향에 수직인 방향이다. 따라서, 고전위 섬영역(101)과 슬릿영역(105)이 나열되는 방향에 대하여 수직방향의 슬릿영역(105)에서의 n- 반도체층(3)의 폭은, 고전위 섬영역(101)에서의 그것보다도 작다고 말할 수 있다. 이때, 도 2의 Z축은, X축 및 Y축에 직교하는 축이다. 요컨대, X축, Y축 및 Z축으로 직교좌표계를 형성하고 있다.
이와 같이, 슬릿영역(105)에서의 n- 반도체층(3)의 폭 W는 고전위 섬영역(101)에서의 n- 반도체층(3)의 폭 HW보다도 작기 때문에, 도 2에 나타나는 바와 같이, 평면에서 보아, 슬릿영역(105)에서의 n- 반도체층(3)을, 고전위 섬영역(101)에서의 n- 반도체층(3)의 어떤 한변에 부분적으로 접속할 수 있다.
고전위 섬영역(101)에서의 n- 반도체층(3)과 p- 반도체기판(1)과의 계면에는 n+ 매립 불순물영역(2)이 선택적으로 형성되어 있다. 그리고, n+ 매립 불순물영역(2)의 위쪽에서는 n- 반도체층(3)에 로직회로(103)가 형성되어 있다.
로직회로(103)는 예를 들면 p 채널 MOSFET(130) 및 n 채널 MOSFET(131)을 구비하고 있다. p 채널 MOSFET(130)은, p+형의 드레인영역(31) 및 소스영역(32)과 게이트 전극(36)을 가지고 있다. 드레인영역(31)과 소스영역(32)은 소정거리를 두고 n- 반도체층(3)의 상면 내에 형성되어 있고, 게이트 전극(36)은 드레인영역(31)과 소스영역(32) 사이에 끼워진 n- 반도체층(3) 상에 게이트 절연막(34)을 통해 형성되어 있다. 또한, 드레인영역(31)의 바로 옆에는 소정거리를 두고 n+ 불순물영역(30)이 n- 반도체층(3)의 상면 내에 형성되어 있다.
n 채널 MOSFET(131)은 p 채널 MOSFET(130)의 옆에 배치되어 있고, n- 반도체층(3)의 상면 내에 형성되어 있는 p 웰영역(20)에 형성되어 있다. n 채널 MOSFET(131)은 n+형의 드레인영역(23) 및 소스영역(22)과 게이트 전극(26)을 가지고 있다. 드레인영역(23)과 소스영역(22)은 소정거리를 두고 p 웰영역(20)의 상면 내에 형성되어 있고, 게이트 전극(26)은 드레인영역(23)과 소스영역(22) 사이에 끼워진 p 웰영역(20) 상에 게이트 절연막(24)을 통해 형성되어 있다. 또한 소스영역(22)의 옆에는 소정거리를 두고 p+ 불순물영역(21)이 p 웰영역(20)의 상면 내에 형성되어 있다.
고전위 섬영역(101)에서의 n- 반도체층(3)의 상면 내에는, n+ 불순물영역 5a와 n+ 불순물영역 5b로 구성되는 n+ 불순물영역 5도 형성되어 있다. n+ 불순물영역 5는, n- 반도체층(3)의 상면으로부터 n+ 매립 불순물영역(2)에 걸쳐 불순물영역 2의 주연부와 접속되어 있다. 그리고, n+ 불순물영역 5는 로직회로(103)를 둘러싸도록 형성되어 있다. n+ 불순물영역 5a는 n- 반도체층(3)의 상면 부근에 형성되어 있고, n+ 불순물영역 5b는 n+ 불순물영역 5a와 접속되어 n+ 매립 불순물영역(2)까지 연장되어 있다.
또한, 고전위 섬영역(101)에서의 n- 반도체층(3)의 상면 내에는, n+ 불순물영역 5의 외측에서 고전위 섬영역(101)의 주위에 따라 p+ 불순물영역 7이 형성되어 있고, 해당 p+ 불순물영역 7은 p+ 불순물영역(4)과 접속되어 있다. 또, p+ 불순물영역 7은, 고전위 섬영역(101)과 슬릿영역(105)과의 경계부분에서의 n- 반도체층(3)에는 설치되지 않는다. 그리고, 저전위 섬영역(104)에서의 n- 반도체층(3)의 상면 내에는, p+ 불순물영역(4)과 떨어져 n+ 불순물영역 6이 형성되어 있다.
고전위 섬영역(101), 저전위 섬영역(104) 및 슬릿영역(105)에서의 n- 반도체층(3)의 상면 상과, p+ 불순물영역(4)의 상면 상과, p 웰영역(20)의 상면 상에는, n+ 불순물영역(5, 30), p+ 불순물영역(7, 21), 소스영역(22, 32) 및 드레인영역(23, 31) 및 n+ 불순물영역(6)이 노출하도록 선택적으로 산화막(12)이 형성되어 있다. 그리고, n+ 불순물영역 5와 p+ 불순물영역 7과의 사이의 n- 반도체층(3)의 상면 상에 설치된 산화막(12) 상에는, 평면에서 보아 n+ 불순물영역 5 및 로직회로(103)를 둘러싸도록 복수의 전극(9)이 형성되어 있다. 이것들의 복수의 전극(9)은 멀티 필드 플레이트를 형성하고 있고, 이것에 의해 본 실시예에 관한 반도체장치의 내압 향상을 도모하고 있다. 또한 전극(9)은 예를 들면 게이트 전극 26, 36과 마찬가지로 폴리실리콘으로 형성된다.
본 실시예 1에 관한 반도체장치에서는, n- 반도체층 3, 산화막 12, 게이트 전극 26, 36 및 전극 9를 덮도록 절연막 18이 형성되어 있다. 그리고, 절연막 18을 관통하여, n+ 불순물영역 6에는 전극 16, n+ 불순물영역 5에는 전극 15, p+ 불순물영역 7에는 전극 17이 각각 접속되어 있다. 또한 p 채널 MOSFET(130)의 드레인영역 31, 소스영역 32 및 게이트 전극 36과, n+ 불순물영역 30에는 각각 절연막 18을 관통해서 전극 35가 접속되어 있다. 또한 n 채널 MOSFET(131)의 드레인영역 23, 소스영역 22 및 게이트 전극 26과, p+ 불순물영역 21에는 각각 절연막 18을 관통해서 전극 25가 접속되어 있다.
전극 15는 그것 자신이 접속되어 있는 n+ 불순물영역 5를 따라 평면축 상에서 로직회로(103)를 둘러싸도록 배치되어 있다. 그리고 전극 15는 드레인영역(31) 및 n+ 불순물영역 30 상의 전극 35와 전극 13에 의해 접속되어 있다. 또한, 전극 17은 그것 자신이 접속되어 있는 p+ 불순물영역 7을 따라 평면에서 보아 로직회로(103) 및 전극 15를 둘러싸도록 형성되어 있다.
전극 9의 위쪽의 절연막 18 상에는 복수의 전극 10이 플로팅으로 배치되어 있고, 이들 전극 10과 전극 9와의 용량결합에 의해 본 실시예 1에 관한 반도체장치의 내압향상을 도모하고 있다. 그리고, 절연막 18 상에는 각 전극을 덮도록 절연막 8이 형성되어 있다.
본 실시예 1에 관한 반도체장치에서는, 슬릿영역(105)에서의 n- 반도체층(3)의 X축 방향에서의 양단을 소스 및 드레인으로 하고, 해당 n- 반도체층(3)을 Y축 방향으로 끼우는 p+ 불순물영역(4)을 게이트로 하는 기생의 JFET(102)이 형성된다. 이 JFET(102)의 작용에 의해, 후술하는 바와 같이, 부트 스트랩 용량소자(200)에 충분한 전하를 공급하는 것이 가능해진다. 이때, 슬릿영역(105)에서의 n- 반도체층(3)의 X축 방향에서의 양단 중, 저전위 섬영역(104)측 쪽이 JFET(102)의 드레인으로서 기능하고, 고전위 섬영역(101)쪽이 소스로서 기능한다.
이러한 구조를 이루는 본 실시예 1에 관한 반도체장치에서는, p+ 불순물영역(4, 7) 및 p- 반도체기판(1)에는 접지전위가 인가된다. 그리고, 전극 16에는 전압원(150L)의 출력전위 VL이 인가되고, 이에 따라 저전위 섬영역(104)에서의 n- 반도체층(3)에 전위 VL이 인가되며, JFET(102)의 드레인에 전위 VL이 인가된다.
또한 p+ 불순물영역 21에 접속된 전극 25는 로직회로(103)의 마이너스 전원단자이며, 해당 전극 25에는 가상 전압원(150H)의 출력전위 Vs가 인가된다. 또한 n+ 불순물영역 30에 접속된 전극 35는 로직회로(103)의 플러스 전원단자로서, 해당 전극 35에는 부트 스트랩 용량소자(200)의 일단(200a)이 전기적으로 접속된다. 이에 따라 고전위 섬영역(101)에서의 n- 반도체층(3)의 전위에는 전위 Vb가 인가되어, JFET(102)의 소스에는 전위 Vb가 인가된다.
전술한 바와 같이, 부트 스트랩 용량소자(200)가 충전되어 있지 않을 경우에 있어서, 전위 Vs가 접지전위일 때, 전압원(150L)에 의해 부트 스트랩 용량소자(200)가 충전된다. 이때의 충전전류는, 저전위 섬영역(104)에서의 n- 반도체층(3), JFET(102)의 채널이 되는 슬릿영역(105)에서의 n- 반도체층(3) 및 고전위 섬영역(101)에서의 n- 반도체층(3)을 순서대로 통해 부트 스트랩 용량소자(200)에 공급된다.
이와 같이, 본 실시예 1에서는, 충전전류가 pn 접합을 통하지 않고 부트 스트랩 용량소자(200)에 공급되기 때문에, 전위 Vb를 전압원(150L)의 출력전위 VL까지 상승할 수 있다.
부트 스트랩 용량소자(200)의 충전 후, 가상 전압원(150H)의 출력전위 Vs가 전위 VH로 되면, 전위 Vb는 (VL+VH)이 된다. 따라서, 슬릿영역(105)에서의 n- 반도체층(3)과, 그것을 Y축 방향에서 끼우는 p+ 불순물영역(4)에서 형성되는 pn 접합에는 몇백V의 역전압이 인가되게 된다. 이에 따라 본 실시예 1에 관한 슬릿영역(105)에서의 n- 반도체층(3)에는 거의 전역에 공핍층이 형성된다. 이 결과, 전술한 바와 같이 전위 Vb가 (VL+VH)가 되어 전압원(150L)의 출력전위 VL보다도 커진 경우라도, 부트 스트랩 용량소자(200)의 축적 전하는 저전위 섬영역(104)에서의 n- 반도체층(3)으로 향하여 흐르기 어려워져, 전위 Vb는 (VL+VH)을 유지한다. 따라서, 로직회로(103)의 전원에는 항상 전압 VL이 공급된다.
또한, 가상 전압원(150H)의 출력전위 Vs가 전위 VH로 되면, 고전위 섬영역(101)에서의 n- 반도체층(3)과, 그것을 둘러싸는 p+ 불순물영역(4)으로 구성되는 pn 접합에는 몇백V의 역전압이 인가되고, RESURF 효과에 의해, 고전위 섬영역(101)에서의 n- 반도체층(3) 중, n+ 불순물영역 5에 대하여 로직회로(103)는 반대측의 부분, 바꿔 말하면 n+ 불순물영역 5보다도 외측의 부분의 전영역에 공핍층이 형성된다. 이에 따라 로직회로(103)가 공핍층으로 둘러싸게 되고, 고내압의 반도체장치를 얻을 수 있다. 이때, 도 2에서 사선으로 표시되는 RESURF 분리영역(106)은, 가상전압원(150H)의 출력전위 Vs가 전위 VH로 되었을 때에 공핍층이 형성되는 영역의 개략을 나타내고 있다.
이때, 본 실시예 1에 관한 반도체장치에서는, 저전위 섬영역(104), 슬릿영역(105) 및 고전위 섬영역(101) 이외의 n- 반도체층(3)으로서, 그것들과 p+ 불순물영역(4)을 통해 접속되는 n- 반도체층(3)에는, 전압원(150L)을 플러스 전원으로 하는 회로(도시하지 않음)도 형성되어 있다. 이때, 이 회로를 이후 「저내압회로」라 부른다.
이와 같이 본 실시예 1에 관한 반도체장치에서는, 슬릿영역(105)에서의 n- 반도체층(3)의 X축 방향에서의 양단을 소스 및 드레인으로 하고 해당 n- 반도체층(3)을 Y축 방향으로 끼우는 p+ 불순물영역(4)을 게이트로 하는 기생의 JFET(102)가 형성되기 때문에, 이 JFET(102)를 통해 부트 스트랩 용량소자(200)를 충전할 수 있다. 따라서, 충전전류는 pn 접합을 통하지 않고 부트 스트랩 용량소자(200)에 공급되기 때문에, 다이오드를 통해 충전하는 경우보다도 충분한 전하를 부트 스트랩 용량소자(200)에 공급할 수 있다. 그 결과, 전기적 특성이 뛰어난 반도체장치를 얻을 수 있다.
또한 본 실시예 1에서는, 슬릿영역(105)에서의 n- 반도체층(3)의 폭 W는, 고전위 섬영역(101)에서의 n- 반도체층(3)의 폭 HW보다도 작게 설정되어 있다. 여기에서 가령, 본 실시예 1과는 달리, 폭 W가 폭 HW 이상으로 설정되어 있는 경우, 점유면적이 큰 대규모의 로직회로(103)를 형성하기 위해 고전위 섬영역(101)에서의 n- 반도체층(3)의 폭 HW를 크게 하면 폭 W도 커지고, 전위 Vs가 고전위로 설정된 경우라도, 슬릿영역(105)에서의 n- 반도체층(3)의 거의 전역에 공핍층을 형성하기 어려워진다. 그 때문에 부트 스트랩 용량소자(200)의 축적 전하가 슬릿영역(105)에서의 n- 반도체층(3)에 누설하기 쉬워진다.
그러나, 본 실시예 1에서는, 폭 W는 폭 HW보다도 작게 설정되어 있기 때문에, 대규모의 로직회로(103)를 형성하기 위해 폭 HW가 커진 경우라도 폭 W를 작은 값으로 유지할 수 있고, 슬릿영역(105)에서의 n- 반도체층(3)의 거의 전역에 공핍층을 형성하는 것이 용이해진다. 따라서, 부트 스트랩 용량소자(200)의 축적 전하의 누설을 억제 할 수 있고, 전위 Vb를 (VL+VH)로 유지 할 수 있다.
또한, 본 실시예 1에 관한 슬릿영역(105)에서의 n- 반도체층(3)의 폭 W는 이하의 식 (1)을 만족하는 것이 바람직하다.
단, Na≫Nd로서, εs는 본 실시예 1에 관한 반도체장치에서 사용되고 있는 반도체의 유전율(F/cm), q는 단위전하량(C), Nd는 n- 반도체층(3)의 불순물 농도(cm-3), Na는 p+ 불순물영역(4)의 불순물 농도(cm-3)이다.
상기 식 (1)은, 부트 스트랩 용량소자(200)에 충전을 행할 때에 있어서, 슬릿영역(105)에서의 n- 반도체층(3)의 드레인측의 단부가 핀치오프 상태가 되는 조건식이다. 이에 따라, JFET(102)가 충전전류에 대한 전류제한저항으로서 기능하고, 전압원(150L)에 필요한 전류용량을 감소할 수 있다. 이하에 그 이유에 대하여 설명한다.
도 6은 본 실시예 1에 관한 반도체장치에 있어서, JFET(102)를 설치하지 않고 전압원(150L)과 부트 스트랩 용량소자(200)를 직접 접속한 경우의 회로구성을 나타내는 도면으로서, 도 7은, JFET(102) 대신에 전류제한저항(201)을 설치한 경우의 회로구성을 나타내는 도면이다. 또한 도 8은 도 6, 7에 표시되는 회로의 충전 특성을 나타내는 도면으로서, 도 8a가 부트 스트랩 용량소자(200)에 대한 충전전류 I와 충전시간 t와의 관계를, 도 8b가 전위 Vb와 충전시간 t와의 관계를 각각 나타내고 있다. 이때 도 6, 7에서는 설명의 편의상, 로직회로(103)의 도시는 생략하고 있다. 또한, 도 8에서의 점선은 도 6에 표시되는 회로의 특성을, 실선은 도 7에 표시되는 회로의 특성을 각각 나타내고 있다.
도 6에 나타나는 바와 같이, 전압원(150L)과 부트 스트랩 용량소자(200)를 직접 접속한 경우에는, 도 8a에 나타나는 바와 같이, 충전개시 직후의 충전전류(이후, 「초기충전전류」라 부름)가 매우 높아진다. 따라서, 이 경우에는, 큰 전류용량을 갖는 전압원(150L)을 사용하지 않으면, 초기 충전전류가 흘렀을 때에 전압원(150L)의 출력전위 VL이 저하하는 경우가 있다. 전술한 바와 같이, 출력전위 VL은 도시하지 않은 저내압회로의 플러스전원으로서 사용되기 때문에, 출력전위 VC가 저하하면 이 저내압회로가 오동작하는 경우가 있다. 따라서, 이것을 방지하기 위해서는 대용량의 전압원(150L)을 사용할 필요가 있다.
한편, 도 7에 나타나는 바와 같이 전류제한저항(201)을 통해 전압원(150L)과 부트 스트랩 용량소자(200)를 접속한 경우에는, 도 8a에 나타나는 바와 같이 초기충전전류를 억제할 수 있다. 그 때문에 양자를 직접 접속하는 경우보다도, 작은 전류용량을 갖는 전압원(150L)을 사용할 수 있다. 따라서, 본 실시예 1에 관한 JFET(102)가 전류제한저항으로서 기능하면, 전압원(150L)의 전류용량을 감소할 수 있다.
도 9는 부트 스트랩 용량소자(200)에 대하여 충전을 행할 때에, 슬릿영역(105)에서의 n- 반도체층(3)에서 공핍층이 형성되는 모양을 나타내는 도면으로서, 해당 n- 반도체층(3)을 위쪽에서 보았을 때의 평면도이다. 도 9a는 Vb=0V인 경우, 즉 부트 스트랩 용량소자(200)에 대하여 충전을 시작할 때의 모양을 나타내고 있고, 도 9b는 0<Vb<VL인 경우, 즉 충전 시작 후에서 충전이 완료하기까지의 사이의 모양을 나타내고 있다. 또한 도 9c는 Vb=VL인 경우, 즉 충전이 완료했을 때의 모양을 나타내고 있다.
도 9a에 나타나는 바와 같이, 충전 개시시에는, 슬릿영역(105)에서의 n- 반도체층(3)의 드레인측의 단부에서, 해당 n- 반도체층(3)을 Y축 방향에서 끼우는 p+ 불순물영역(4)으로부터 공핍층(250)이 연장되고, 그것들은 서로 접촉해서 핀치오프 상태가 된다. 따라서, 충전 개시시에는 JFET(102)가 전류제한저항으로서 기능한다. 그리고, 부트 스트랩 용량소자(200)에 전하가 축적되면, 전위 Vb가 상승하기 때문에, 도 9b에 나타나는 바와 같이, 슬릿영역(105)에서의 n- 반도체층(3)의 소스측의 단부에서도, p+ 불순물영역(4)으로부터 공핍층(250)이 연장되어 온다.
이와 같이, 부트 스트랩 용량소자(200)에 대한 충전이 진행하면, 슬릿영역(105)에서의 n- 반도체층(3)의 소스측의 단부에서도 공핍층(250)이 형성되고, 그에 따라 JFET(102)의 채널의 임피던스는 상승하지만, 도 8a에도 나타나 있는 바와 같이, 충전시간 t의 경과에 따라 필요한 충전전류 I는 감소하기 때문에, 이 임피던스의 증가는 충전시간에 그것만큼 영향을 주지 않는다.
그리고, Vb=VL로 되면, 도 9c에 나타나는 바와 같이, 슬릿영역(105)에서의 n- 반도체층(3)의 전영역에 공핍층(250)이 형성된다. 따라서, 전위 Vs가 그 후 전위 VH로 설정되고, 전위 Vb가 전위 VL보다도 커진 경우라도, 부트 스트랩 용량소자(200)의 축적전하는 저전위 섬영역(104)에서의 n- 반도체층(3)에 향하여 흐르기 어려워져, 전위 Vb는 (VL+VH)을 확실하게 유지 할 수 있다.
이와 같이, 슬릿영역(105)에서의 n- 반도체층(3)의 폭 W를 식 (1)을 만족하도록 설정함으로써, JFET(102)는 전류제한저항으로서 기능하고, 이것에 의해, 저전위 섬영역(104)에서의 n- 반도체층(3)에 전위를 제공하는 전압원(150L)에 필요로 되는 전류용량을 감소할 수 있다. 또한, 슬릿영역(105)에서의 n- 반도체층(3)은 Vb=VL로 되면 전영역이 공핍층에 덮어지기 때문에, 부트 스트랩 용량소자(200)의 일단(200a)의 전위 Vb를 확실하게 전위 VL까지 상승시킬 수 있는 동시에, 부트 스트랩 용량소자(200)에 축적된 전하의 누설을 억제할 수 있다.
(실시예 2)
도 10∼12는 본 발명의 실시예 2에 관한 반도체장치의 구조를 나타내는 단면도이다. 도 10∼12는 각각 도 2에서의 화살표 A-A∼C-C에 해당하는 단면도이다. 본 실시예 2에 관한 반도체장치는, 전술한 실시예 1에 관한 반도체장치에 있어서, 기본적으로는 p+ 매립 불순물영역(50)을 더 설치한 것이다.
도 10∼12에 나타나는 바와 같이, p+ 매립 불순물영역(50)은, n- 반도체층(3)과 p- 반도체기판(1)과의 계면에서, n+ 불순물영역(2)을 둘러싸도록 형성되어 있다. 구체적으로는, p+ 매립 불순물영역(50)은 고전위 섬영역(101)에서의 n- 반도체층(3)의 주연부와 p- 반도체기판(1)과의 계면 및 저전위 섬영역(104)과 슬릿영역(105)에서의 n- 반도체층(3)을 포함하는 고전위 섬영역(101) 이외의 n- 반도체층(3)과 p- 반도체기판(1)과의 계면에서, n+ 매립 불순물영역(2)을 둘러싸도록 형성되어 있다. 그리고, p+ 불순물영역(4)은 실시예 1과는 달리, p+ 매립 불순물영역(50)에 도달하도록 형성되어 있다. 그 밖의 구조에 대해서는, 실시예 1에 관한 반도체장치와 동일하기 때문에 그 설명은 생략한다.
이와 같이, 본 실시예 2에 관한 반도체장치에서는, 슬릿영역(105)에서의 n- 반도체층(3)과 p- 반도체기판(1)과의 계면에, p+ 불순물영역(4)과 접속된, n- 반도체층(3)보다도 불순물 농도가 높은 p+ 매립 불순물영역(50)이 설치된다. 그 때문에 p+ 불순물영역(4) 및 p+ 매립 불순물영역(50)과, n- 반도체층(3)에서 형성되는 pn 접합에 역전압이 인가되면, 슬릿영역(105)에서의 n- 반도체층(3)에는, 그것을 Y축 방향에서 끼우는 p+ 불순물영역(4)에서뿐만 아니라, p+ 매립 불순물영역(50)으로부터도 공핍층이 크게 연장되게 된다. 따라서, 본 실시예 2에 관한 반도체장치의 동작시에 있어서, JFET(102)의 채널의 임피던스가 향상한다. 그 때문에 전위 Vb가 전위 VL보다도 커졌을 경우의, 부트 스트랩 용량소자(200)에 축적된 전하의 누설을 더욱 억제 할 수 있다.
또한, 본 실시예 2에 관한 p+ 불순물영역(4)은, p+ 매립 불순물영역(50)에 도달하도록 형성되어 있기 때문에, p+ 불순물영역(4)이 n- 반도체층(3)과 p- 반도체기판(1)과의 계면에 도달하도록 형성되어 있는 실시예 1에 관한 반도체장치보다도, p+ 불순물영역(4)의 확산 깊이를 얕게 할 수 있다. 따라서, 복수의 반도체장치 사이에서의 슬릿영역(105)에서의 n- 반도체층(3)의 폭 W의 변동을 감소할 수 있다.
이때, 본 실시예 2에서도, 슬릿영역(105)에서의 n- 반도체층(3)의 폭 W가 전술한 식 (1)을 만족하도록 설정됨으로써, 부트 스트랩 용량소자(200)에 축적된 전하의 누설을 더욱 억제 할 수 있다.
(실시예 3)
도 13은 본 발명의 실시예 3에 관한 반도체장치의 구조를 모식적으로 나타내는 평면도이며, 도 14는 도 13에서의 화살표 D-D에서의 단면도이다. 본 실시예 3에 관한 반도체장치는, 전술한 실시예 1에 관한 반도체장치에서, 슬릿영역(105)을 복수 설치한 것이다.
도 13, 14에 나타나는 바와 같이, 본 실시예 3에 관한 p+ 불순물영역(4)은 n- 반도체층(3)의 일부를 둘러싸도록 형성되어 있고, n- 반도체층(3) 내에 고전위 섬영역(101)과, 저전위 섬영역(104)과, 복수의 슬릿영역(105)을 구분하고 있다. 복수의 슬릿영역(105)에서의 n- 반도체층(3)의 각각은, 고전위 섬영역(101) 및 저전위 섬영역(104)에서의 n- 반도체층(3)의 사이에 위치하고 있고, 또한 양쪽에 접속되어 있다. 그 밖의 구조는, 실시예 1에 관한 반도체장치와 동일하기 때문에 그 설명은 생략한다.
이와 같이, 본 실시예 3에 관한 반도체장치에서는, 슬릿영역(105)이 복수설치되어 있기 때문에, 기생의 JFET(102)가 복수설치되게 된다. 따라서, 부트 스트랩 용량소자(200)에 대하여, 병렬접속된 복수의 JFET(102)를 사용하여 충전을 행할 수 있다. 그 결과, JFET(102)의 채널의 임피던스가 높은 등의 이유에 의해, 하나의 JFET(102)에서 충분한 충전전류를 공급하는 것을 할 수 없는 경우라도, 부트 스트랩 용량소자(200)의 용량값에 따라 복수의 JFET(102)를 설치할 수 있고, 충전시간을 단축할 수 있다.
이때, 본 실시예 3에서도, 각 슬릿영역(105)에서의 n- 반도체층(3)의 폭 W가 전술한 식 (1)을 만족하도록 설정됨으로써, 부트 스트랩 용량소자(200)에 축적된 전하의 누설을 더욱 억제 할 수 있다. 이 경우에는, 핀치오프효과에 의해 부트 스트랩 용량소자(200)에 대한 충전전류가 크게 제한되기 때문에, 본 실시예 3과 같이, 슬릿영역(105)을 복수설치해서 JFET(102)를 복수형성하는 것은 특히 유효하다.
또한, 실시예 2에 관한 반도체장치에서도, 본 실시예 3에 관한 반도체장치와 동일한 방법으로 슬릿영역(105)을 복수설치해도 된다. 이 경우에서의 도 13에서의 화살표 D-D에 해당하는 단면도를 도 15에 나타내 놓는다.
(실시예 4)
도 16은 본 발명의 실시예 4에 관한 반도체장치의 구조를 모식적으로 나타내는 평면도이고, 도 17은 도 16에서의 화살축 E-E에서의 단면도이다. 본 실시예 4에 관한 반도체장치는, 전술한 실시예 3에 관한 반도체장치에서, 기본적으로는 저전위 섬영역(104)을 복수로 분할한 것이다.
도 16, 17에 나타나는 바와 같이, 본 실시예 4에 관한 저전위 섬영역(104)은 복수로 분할되어 있고, 복수의 분할영역(104a)을 구비하고 있다. 요컨대, 본 실시예 4에 관한 p+ 불순물영역(4)은 n- 반도체층(3)에 복수의 분할영역(104a)을 구분하고 있다. 그리고, 복수의 분할영역(104a)에서의 n- 반도체층(3)은, 복수의 슬릿영역(105)에서의 n- 반도체층(3)과 1대 1로 접속되어 있다. 또한, n+ 불순물영역(6)은 분할영역(104a)마다 개별적으로 설치되어 있고, 전극(16)도 분할영역(104a)마다 개별적으로 설치된다.
또한, 본 실시예 4에 관한 반도체장치에서는, 복수의 스위치회로 SW가 설치되어 있고, 이것들의 스위치회로 SW의 일단은, 복수의 전극(16)과 1대 1로 전기적으로 접속되어 있다. 그리고, 각 스위치회로 SW의 타단은 전압원(150L)과 접속된다.
본 실시예 4에 관한 스위치회로 SW는 온 상태인가 오프 상태인가가 미리 고정되어 있는 것이다. 예를 들면 스위치회로 SW를 복수의 전극(16)과 1대 1로 접속된 복수의 전극단자와, 전압원(150L)에 접속되는 전극단자와, 그것들의 사이를 접속하는 알루미늄 와이어로 구성하고, 어셈블리 공정에서, 와이어본딩을 실행하는가 아닌가로, 스위치회로 SW의 온/오프 상태를 미리 고정할 수 있다.
또한, 스위치회로 SW를, 복수의 전극(16)과 1대 1로 접속된 복수의 전극단자와, 전압원(150L)에 접속되는 전극단자와, 그것들의 사이를 개별적으로 접속하는 복수의 배선으로 구성하고, 어셈블리 공정에서, 해당 배선을 레이저 등으로 절단하는가 아닌가로, 스위치회로 SW의 온/오프 상태를 미리 고정할 수 있다.
또한, 스위치회로 SW로서 반도체 스위치를 채용해도 된다. 이 경우에는, 웨이퍼 프로세스에서 ROM을 형성하고, 해당 ROM에 기록된 정보로 반도체 스위치를 제어할 수 있게 구성해 놓는다. 그리고, 그 후의 테스트 공정에 있어서, 해당 ROM에 반도체 스위치의 온/오프 정보를 기록함으로써, 각 반도체 스위치의 온/오프 상태를 미리 고정한다. 이때, 스위치회로 SW나 상기 ROM은 전술한 저내압회로에 설치된다. 그 밖의 구조에 대해서는, 실시예 3에 관한 반도체장치와 동일하기 때문에 그 설명은 생략한다.
이와 같이 본 실시예 4에 관한 반도체장치에서는, 저전위 섬영역(104)이 복수의 분할영역(104a)으로 이루어지고, 해당 분할영역(104a)에서의 n- 반도체층(3)은 복수의 슬릿영역(105)에서의 n- 반도체층(3)과 1대 1로 접속되어 있기 때문에, 상기 스위치회로 SW를 설치함으로써, 복수의 JFET(102) 중, 어느 JFET(102)를 사용해서 부트 스트랩 용량소자(200)의 충전을 행하는가를, 어셈블리 공정이나 테스트 공정 등의 웨이퍼 프로세스 후의 공정에서 자유롭게 선택할 수 있다. 따라서, 동일한 웨이퍼 프로세스를 사용하여, 다른 용량값의 부트 스트랩 용량소자(200)에 대응하는 것이 가능한 복수의 반도체장치를 제조할 수 있고, 이에 따라 제조 비용이 감소한다.
(실시예 5)
도 18은 본 발명의 실시예 5에 관한 반도체장치의 구조를 모식적으로 나타내는 평면도로서, 도 19∼21은 도 18에서의 화살표 F-F∼H-H에서의 단면도를 각각 나타내고 있다. 본 실시예 5에 관한 반도체장치는, 전술한 실시예 1에 관한 반도체장치에서, 기본적으로는 게이트 전극(60) 및 게이트 절연막(61)을 더 설치한 것이다.
도 18∼21에 나타나는 바와 같이, 슬릿영역(105)에서의 n- 반도체층(3) 상에는 산화막(12) 대신에 그것보다도 매우 얇은 게이트 절연막(61)이 설치되어 있고, 해당 게이트 절연막(61) 상에는 게이트 전극(60)이 설치된다. 또한 게이트 전극(60)은, 슬릿영역(105)에서의 n- 반도체층(3)을 Y축 방향에서 끼우는 p+ 불순물영역(4) 상에도 부분적으로 산화막(12)을 통해 설치된다.
게이트 전극(60)은 예를 들면 폴리실리콘으로 이루어지는 도전막이다. 또한 게이트 절연막(61)은 예를 들면 실리콘 산화막으로부터 형성되어 있다. 그 밖의 구조에 대해서, 전술한 실시예 1에 관한 반도체장치와 동일하기 때문에 그 설명은 생략한다.
이와 같이, 본 실시예 5에 관한 반도체장치에서는, 슬릿영역(105)에서의 n- 반도체층(3) 상에는 게이트 절연막(61)을 통해 게이트 전극(60)이 설치되어 있기 때문에, 해당 게이트 전극(60)에 플러스 전위를 인가하면, 슬릿영역(105)에서의 n- 반도체층(3)의 상면 부근에는 축적층이 형성된다. 따라서, JFET(102)에서의 채널에서의 전자의 이동도를 향상할 수 있다. 그 결과, 부트 스트랩 용량소자(200)에 대한 충전전류가 증가하고, 단시간에 충전이 완료한다.
또한, 게이트 전극(60)에 대한 인가전위 Vg를 증가시키면, 슬릿영역(105)에서의 n- 반도체층(3)에서의 전자이동도는 향상하기 때문에, 초기충전전류는 증가한다. 즉, 게이트 전극(60)에 제공하는 전위 Vg에 의해 초기충전전류를 제어 할 수 있다. 도 22는 인가 전위 Vg와 초기충전전류와의 관계를 나타내는 도면으로서, 도 22에 나타내는 그래프로부터도, 게이트 전극(60)에 대한 인가전위 Vg를 증가시키면 초기충전전류가 증가하는 것을 이해할 수 있다.
이때, 부트 스트랩 용량소자(200)에 대한 충전이 완료하고, 전위 Vs를 전위 VH로 설정할 때는, 게이트 전극(60)에 접지전위를 인가함으로써, 부트 스트랩 용량소자(200)에 축적된 전하의 누설을 억제할 수 있다. 또한, p+ 불순물영역(4) 상에도 부분적으로 산화막(12)을 통해 게이트 전극(60)이 설치되지만, 산화막(12)의 두께를 조정함으로써, p+ 불순물영역(4)의 표면 부근에 반전층이 형성되는 것을 방지 할 수 있다.
또한 전술한 실시예 3, 4에 관한 반도체장치에서도, 복수의 슬릿영역(105)에서의 n- 반도체층(3) 상에 게이트 절연막(61)을 형성하고, 해당 게이트 절연막(61) 상에 복수의 슬릿영역(105)에 공통인 게이트 전극(60)을 설치하며, 해당 게이트 전극(60)에 플러스 전위를 인가함으로써, 각 JFET(102)의 채널에서의 전자이동도를 향상할 수 있어, 본 실시예 5에 관한 반도체장치와 동일한 효과를 얻을 수 있다.
(실시예 6)
도 23은 본 발명의 실시예 6에 관한 반도체장치의 구조를 모식적으로 나타내는 평면도로서, 도 24는 도 23에서의 화살표 I-I에서의 단면도이다. 본 실시예 6에 관한 반도체장치는, 전술한 실시예 3에 관한 반도체장치에서, 기본적으로는, 슬릿영역(105)마다 상기 게이트 전극(60) 및 게이트 절연막(61)을 더 설치한 것이다.
도 23, 24에 나타나는 바와 같이, 복수의 슬릿영역(105)에서의 n- 반도체층(3)의 각각의 위에는 게이트 절연막(61)이 서로 분리해서 설치된다. 그리고, 각 게이트 절연막(61) 상에는 게이트 전극(60)이 서로 분리해서 설치된다. 요컨대, 게이트 전극(60)은, 복수의 슬릿영역(105)에서의 n- 반도체층(3)에 1대 1로 대응해서 설치된다.
또한, 본 실시예 6에 관한 반도체장치에서는, 전술한 복수의 스위치회로 SW가 설치되어 있고, 이것들의 스위치회로 SW의 일단은, 복수의 게이트 전극(60)과 1대 1로 전기적으로 접속되어 있다. 그리고, 각 스위치회로 SW의 타단은 전압원(150L)과 접속되어 있다. 본 실시예 6에 관한 복수의 스위치회로 SW는 실시예 4와 마찬가지로, 어셈블리 공정이나 테스트 공정 등의 웨이퍼 프로세스 후의 공정에서 온 상태인가 오프 상태인가가 개별적으로 결정된다.
이와 같이, 본 실시예 6에 관한 반도체장치에서는, 복수의 슬릿영역(105)에서의 n- 반도체층(3)의 각각의 위에, 게이트 절연막(61)을 통해 게이트 전극(60)이 개별적으로 설치되기 때문에, 전술한 바와 같은 스위치회로 SW를 설치함으로써, 복수의 슬릿영역(105)에서의 n- 반도체층(3) 중, 어느 n- 반도체층(3)에 축적층을 형성하는가를, 어셈블리 공정이나 테스트 공정 등의 웨이퍼 프로세스 후의 공정에서 자유롭게 선택할 수 있다. 요컨대, 복수의 JFET(102) 중, 어느 JFET(102)의 채널에서의 전자이동도를 향상시키는가를, 웨이퍼 프로세스 후에 자유롭게 결정할 수 있다. 따라서, 동일한 웨이퍼 프로세스를 사용하여, 다른 용량값의 부트 스트랩 용량소자(200)에 대응하는 것이 가능한 복수의 반도체장치를 제조할 수 있고, 이에 따라 제조 비용이 감소한다.
(실시예 7)
도 25는 본 발명의 실시예 7에 관한 반도체장치의 구조를 모식적으로 나타내는 평면도로서, 도 26∼28은 도 25에서의 화살표 J-J∼L-L에서의 단면도를 각각 나타내고 있다. 본 실시예 7에 관한 반도체장치는 전술한 실시예 1에 관한 반도체장치에서, n+ 불순물영역(6) 대신에 p+ 불순물영역(70)을 설치하고, 또한 n+ 매립 불순물영역(71)을 설치한 것이다.
도 25∼28에 나타나는 바와 같이, p+ 불순물영역(70)은, 저전위 섬영역(104)에서의 n- 반도체층(3)의 상면 내에 p+ 불순물영역(4)과 떨어져 설치된다. 그리고, p+ 불순물영역(70)에는 전극(16)이 접속되어 있다. 또한 n+ 매립 불순물영역(71)은, p+ 불순물영역(70)의 아래쪽으로서, 저전위 섬영역(104)에서의 n- 반도체층(3)과 p- 반도체기판(1)과의 계면에 설치된다. 그 밖의 구조에 대해서는, 실시예 1에 관한 반도체장치와 동일하기 때문에 그 설명은 생략한다.
이와 같이, 본 실시예 7에 관한 반도체장치에서는, 저전위 섬영역(104)에서의 n- 반도체층(3)의 상면 내에는, 전위 VL이 인가되는 전극(16)에 접속되어 p+ 불순물영역(70)이 설치된다. 그 때문에 p+ 불순물영역(70)과, 그것과 접촉하는 n- 반도체층(3)에서 pn 접합 다이오드를 구성한다.
도 29는 본 실시예 7에 관한 반도체장치의 등가회로를 나타내는 도면이다. 도 29에 나타내는 바와 같이, p+ 불순물영역(70)을 설치함으로써, JFET(102)의 드레인과, 전압원(150L)과의 사이에는 다이오드(110)가 등가적으로 삽입되게 되고, 부트 스트랩 용량소자(200)에는, 해당 다이오드(110)와 JFET(102)를 통해 충전전류가 공급되게 된다. 요컨대, 전압원(150L)으로부터 공급되는 충전전류는, 다이오드(110)의 애노드 영역이 되는 p+ 불순물영역(70), 슬릿영역(105)에서의 n- 반도체층(3) 및 고전위 섬영역(101)에서의 n- 반도체층(3)을 순서대로 통해 부트 스트랩 용량소자(200)에 공급되게 된다.
이와 같이, 본 실시예 7에 관한 반도체장치에서는, p+ 불순물영역(70)과, 그것과 접촉하는 n- 반도체층(3)으로로 구성되는 다이오드를 통해 부트 스트랩 용량소자(200)에 충전전류를 공급하기 때문에, 충전 완료 후에 전위 Vb가 전위 VL보다도 커진 경우라도, 부트 스트랩 용량소자(200)에 축적된 전하의 누설을 억제 할 수 있다.
또한, 본 실시예 7에 관한 반도체장치에서는, n- 반도체층(3)보다도 불순물 농도가 높은 n+ 매립 불순물영역(71)이 설치되기 때문에, 본 반도체장치에 형성되는 기생 바이폴라 트랜지스터에 의한 충전전류의 누설을 억제할 수 있다. 이하에 이것에 대하여 구체적으로 설명한다.
도 30은 본 실시예 7에 관한 반도체장치에 형성되는 기생 바이폴라 트랜지스터를 나타내는 도면으로서, 도 30에서는, 도 25에서의 화살표 L-L에서의 단면도에 기생 바이폴라 트랜지스터를 나타내고 있다. 이때 도 30에서는, 도면의 번잡함을 피하기 위해서, 전극(16) 및 절연막(8, 18)의 기재를 생략하고 있다.
도 30에 나타나는 바와 같이, p+ 불순물영역(4)과, n- 반도체층(3)과, p+ 불순물영역(70)은 pnp 기생 바이폴라 트랜지스터 160을 구성한다. 또한 p- 반도체기판(1)과, n- 반도체층(3) 및 n+ 매립 불순물영역(71)과, p+ 불순물영역(70)은 pnp 기생 바이폴라 트랜지스터 161을 구성한다. 그리고, pnp 기생 바이폴라 트랜지스터(160, 161)는 병렬접속되어 있다.
본 실시예 7에 관한 반도체장치에서는, 이상과 같은 pnp 기생 바이폴라 트랜지스터(160, 161)기 형성되기 때문에, 부트 스트랩 용량소자(200)를 충전할 때, 해당 pnp 기생 바이폴라 트랜지스터(160, 161)가 동작하면, 전압원(150L)으로부터 공급되는 충전전류의 일부는, 그것들의 콜렉터 전류가 되고, 접지전위로 설정되어 있는 p- 반도체기판(1)으로 향하여 누설하게 된다. 따라서, 충전전류의 누설을 억제하려면 pnp 기생 바이폴라 트랜지스터(160, 161)의 전류증폭률 hFE를 감소할 필요가 있다.
본 실시예 7에서는, p+ 불순물영역(70)의 아래쪽으로서, 저전위 섬영역(104)에서의 n- 반도체층(3)과 p- 반도체기판(1)과의 계면에 n+ 매립 불순물영역(71)을 설치하고 있기 때문에, 그것을 설치하고 있지 않는 경우보다도, pnp 기생 바이폴라 트랜지스터 161의 베이스 영역의 불순물 농도가 향상한다. 따라서, pnp 기생 바이폴라 트랜지스터 161의 전류증폭률 hFE가 감소한다. 그 결과, 충전전류의 누설을 억제할 수 있다.
이때, pnp 기생 바이폴라 트랜지스터 160에 대해서는, 도 28에 나타내는 바와 같이, p+ 불순물영역(4)과, p+ 불순물영역(70)과의 거리 L을 크게 함으로써, 그 전류증폭률 hFE를 감소할 수 있다.
또한, 본 실시예 7에서는, n+ 매립 불순물영역(71)을 설치하고 있기 때문에 저전위 섬영역(104)에서의 n- 반도체층(3)에서의 공핍층의 연장이 저해된다. 그러나, 저전위 섬영역(104)에서의 n- 반도체층(3)과, 고전위 섬영역(101)에서의 n- 반도체층(3)은 직접 접속되어 있지 않고, 그것들의 사이에는 슬릿영역(105)에서의 n- 반도체층(3)이 설치된다. 이 슬릿영역(105)에서의 n- 반도체층(3)은, 그 폭 W가 고전위 섬영역(101)에서의 n- 반도체층(3)의 폭 HW보다도 작게 설정되어 있기 때문에 공핍화하기 쉽다. 그 때문에 RESURF 효과에 의해 로직회로(103)를 확실하게 공핍층으로 둘러쌀 수 있다. 따라서, n+ 매립 불순물영역(71)을 설치하는 것에 의한 내압저하를 억제할 수 있다.
(실시예 8)
도 31은 본 발명의 실시예 8에 관한 반도체장치의 구조를 모식적으로 나타내는 평면도이다. 본 실시예 8에 관한 반도체장치는, 전술의 실시예 4에 있어서, 기본적으로는, 슬릿영역(105)과 분할영역(104a)으로 이루어지는 쌍을 2쌍만 설치하고, 그 한쪽의 쌍의 분할영역(104a)에서의 n- 반도체층(3)과 전기적으로 접속된 검출회로(80)를 스위치회로 SW 대신에 설치한 것이다.
도 31에 나타나는 바와 같이, 본 실시예 8에서는, 슬릿영역(105) 및 분할영역(104a)이 각각 2개 설치되어 있고, 분할영역(104a)에서의 n- 반도체층(3)과, 슬릿영역(105)에서의 n- 반도체층(3)은 1대 1로 접속되어 있다. 그리고, n+ 불순물영역(6) 및 전극(16)은 분할영역(104a)마다 개별적으로 설치된다.
본 실시예 8에서는, 2개의 분할영역(104a)의 한쪽에서의 n- 반도체층(3)에는 전극(16) 및 n+ 불순물영역(6)을 통해 전압원(150L)의 출력전위 VL이 인가되고, 그 다른쪽에서의 n- 반도체층(3)에는 검출회로(80)가 전기적으로 접속된다. 이후, 이 한쪽의 분할영역 104a를 「분할영역 104aa」라 부르고, 다른쪽의 분할영역 104a를 「분할영역 104ab」라 부른다. 또한 분할영역 104aa와 쌍을 이루는 슬릿영역 105를 「슬릿영역105aa」라 부르고, 분할영역 104ab와 쌍을 이루는 슬릿영역(105)을 「슬릿영역 105ab」라 부른다.
검출회로(80)는 분할영역 104ab에서의 n- 반도체층(3)의 전위 V0을 검출하는 회로로서, 전술한 저내압회로에 설치된다. 검출회로(80)는 인핸스먼트형의 p 채널 MOSFET(80p)와, 동일하게 인핸스먼트형의 n 채널 MOSFET(80n)와, 보호 다이오드(80d)를 구비하고 있어, 그 플러스 전원전위로서는 전위 VL이 인가된다.
p 채널 MOSFET(80p)과 n 채널 MOSFET(80n)는 CMOS 인버터(80pn)를 구성하고 있고, p 채널 MOSFET(80p) 및 n 채널 MOSFET(80n)의 소스에는 각각 전위 VL 및 접지전위가 인가된다. 그리고, p채널 MOSFET(80p) 및 n 채널 MOSFET(80n)의 게이트는, 분할영역 104ab에서의 n- 반도체층(3)과 전기적으로 접속되어 있고, 또한 보호 다이오드(80d)의 캐소드에 접속되어 있다. 또한 보호 다이오드(80d)의 애노드에는 접지전위가 인가된다. 본 검출회로(80)는 CMOS 인버터(80pn)의 출력전위, 즉, 서로 접속된, p 채널 MOSFET(80p) 및 n 채널 MOSFET(80n)의 드레인의 전위를 검출신호 DS0으로서 출력한다.
이러한 구성을 이루는 검출회로(80)에서는, 분할영역 104ab에서의 n- 반도체층(3)의 전위 V0이, CMOS 인버터(80pn)의 임계치전위 Vth0 미만일 때에는 High 레벨의 검출신호 DS0을 출력하고, 임계치전위 Vth0을 넘으면 Low 레벨의 검출신호 DS0을 출력한다.
본 실시예 8에서는, 검출회로(80)를 사용하여 분할영역 104ab에서의 n- 반도체층(3)의 전위 V0을 검출함으로써, 고전위 섬영역(101)에서의 n- 반도체층(3)의 전위, 즉 전위 Vb를 간접적으로 검출할 수 있다. 이하에 이것에 대하여 구체적으로 설명한다.
도 32는 전위 Vb, 전위 V0 및 검출신호 DS0의 전위파형을 나타내는 도면으로서, 도 32a는 전위 Vb를, 도 32b는 전위 V0을, 도 32c는 검출신호 DS0을 각각 나타내고 있다. 도 32a에 나타나는 바와 같이, 분할영역 104aa에서의 n- 반도체층(3)에 전위 VL이 인가되어, 부트 스트랩 용량소자(200)의 충전이 시작하면, 전위 Vb가 상승한다. 전위 Vb가 상승하면, 도 32b에 나타나는 바와 같이, 부유 상태로 간주할 수 있는 전위 V0은 전위 Vb에 의해 유기되어 상승한다. 그리고, 전위 Vb 및 전위 V0이 상승하면, 분할영역 104ab에서의 n- 반도체층(3)에서 공핍층이 차지하는 비율이 증가한다.
부트 스트랩 용량소자(200)에 대한 충전이 완료하여 Vb=VL로 되면, 가상 전압원(150H)의 출력전위 Vs는 전위 VH로 설정되고, 전위 Vb는 (VL+V H)까지 상승한다. 이때, 전위 V0은, 분할영역 104ab에서의 n- 반도체층(3)이 공핍층에 완전하게 덮어지는 전위 VF까지밖에 상승하지 않는다. 본 실시예 8에서는, 이 전위 VF는 몇십V로 설정되어 있기 때문에, 전위 V0은 몇십V 이상으로 상승하는 일은 없다. 이때, 전위 VF의 값은, 슬릿영역 105ab에서의 n- 반도체층(3)의 폭 W를 변화시킴으로써 조정할 수 있다. 예를 들면 폭 W를 전술한 식 (1)을 만족하도록 설정함으로써 전위 VF는 몇십V가 된다.
이상과 같이, 본 실시예 8에서는, 전위 V0은 전위 Vb의 상승에 의해 상승하고, 전위 Vb가 몇백V로 된 경우라도 몇십V 이상으로는 상승하지 않는다. 따라서, 본 검출회로(80)와 같이, 몇십V의 전원으로 동작하는 회로에서 전위 V0을 검출할 수 있다.
본 실시예 8에 관한 검출회로(80)에서는, CMOS 인버터(80pn)의 임계치전위 Vth0이 전위 VF보다도 낮은 값으로 설정되어 있다. 따라서, 도 32c에 나타나는 바와 같이, 부트 스트랩 용량소자(200)의 충전 개시시에는, 검출회로(80)는 Low 레벨의 검출신호 DS0을 출력하고, 충전이 완료하여 전위 Vb가 고전위로 하면, 검출회로(80)는 Low 레벨의 검출신호 DS0을 출력한다.
이와 같이, 본 실시예 8에 관한 반도체장치로는, 분할영역 104ab에서의 n- 반도체층(3)의 전위 V0은 전위 Vb의 상승에 따라 상승하기 위해서, 해당전위 V0을 검출함으로써, 고전위 섬영역(101)에서의 n- 반도체층(3)의 전위변화를 관측할 수 있다.
또한, 전위 Vb, V0이 상승하고, 슬릿영역 105ab에서의 n- 반도체층(3)이 완전하게 공핍화하면, 전위 V0은 그 이상으로는 상승하지 않기 때문에, 고전위 섬영역(101)에서의 n- 반도체층(3)에 고전위가 인가되는 경우라도, 슬릿영역 105ab에서의 n- 반도체층(3)의 폭 W를 적절히 조정함으로써, 본 실시예 8과 같이 검출회로(80)를 비교적 저전위의 전원으로 동작시킬 수 있다. 그 결과, 본 반도체장치 전체의 회로 규모를 작게 할 수 있다.
또한, 슬릿영역 105ab에서의 n- 반도체층(3)의 폭 W는 고전위 섬영역(101)에서의 n- 반도체층(3)의 폭 HW보다도 작게 설정되어 있기 때문에, 고전위 섬영역(101)에서의 n- 반도체층(3)의 폭 HW를 유지하면서, 슬릿영역 105ab에서의 n- 반도체층(3)의 폭 W를 조정할 수 있다. 따라서, 로직회로(103)를 형성 할 수 있다. 영역을 확보하면서, 슬릿영역 105ab에서의 n- 반도체층(3)의 전영역이 공핍화하는 전위 V0을 저전위로 할 수 있다.
또한 본 실시예 8에 관한 검출회로(80)에서는, 전위 V0이 정전위의 임계치전위 Vth0을 넘으면 Low 레벨의 검출신호 DS0을 출력하기 때문에, 부트 스트랩 용량소자(200)가 충전기간인가 아닌가를 대략 판정할 수 있다.
(실시예 9)
도 33은 본 발명의 실시예 9에 관한 반도체장치의 구조를 모식적으로 나타내는 평면도이다. 본 실시예 9에 관한 반도체장치는, 전술한 실시예 8에서, 검출회로 80을 대신하여 검출회로 81을 설치한 것이다.
도 33에 나타나는 바와 같이, 본 검출회로 81은 디플리션형의 n 채널 MOSFET(81n)와, 저항(81r)을 구비하고 있고, 플러스 전원전위로서 전위 VL이 인가된다. n 채널 MOSFET(81n)의 드레인은 저항(81r)의 일단과 접속되어 있고, 그 소스에는 접지전위가 제공된다. 또한 저항(81r)의 타단에는 전위 VL이 인가된다. 그리고, 본 검출회로 81은 n 채널 MOSFET 81n의 드레인 전위를 검출신호 DS1로서 출력한다. 이때, 검출회로 81도 상기 저내압회로에 설치된다.
이러한 구성을 이루는 검출회로 81에서는, 분할영역 104ab에서의 n- 반도체층(3)의 전위 V0이 부전위의 임계치전위 Vth1보다도 클 때에는 Low 레벨의 검출신호 DS1이 출력되고, 임계치전위 Vth1보다도 작을 때에는 High 레벨의 검출신호 DS1이 출력된다.
전술한 바와 같이, 부트 스트랩 용량소자(200)에서의 타단(200b)은, 예를 들면 전위 VH와 접지전위와의 사이에서 토템폴 접속된 2개의 IGBT 사이의 접속점에 접속된다. 그리고, 이 2개의 IGBT 사이의 접속점에 인덕터 성분의 부하가 접속되었을 경우, 고전위측의 IGBT가 온 상태로부터 오프 상태로 천이하는 동시에, 저전위측의 IGBT가 온 상태로부터 오프 상태로 천이하면, 상기 인덕터 성분에 의해 부전위의 스파이크 노이즈가 해당 접속점에 발생한다. 그 때문에, 부트 스트랩 용량소자(200)의 타단 200b에 큰 부전위가 인가되어, 전위 Vb가 부전위가 된다. 그 결과, p- 반도체기판(1)과 n- 반도체층(3)에 형성되는 pn 접합에는 순전압이 인가되고, p- 반도체기판(1)에 대전류가 흐르게 됨으로써, 상기 저내압회로가 오동작할 수 있다.
따라서, 저내압회로에 대한 보호동작을 행하기 위해서는, 고전위 섬영역(101)에서의 n- 반도체층(3)에 부전위가 인가된 것을 검출할 필요가 있다. 본 실시예 9에 관한 반도체장치에서는, 검출회로 81을 사용하여 분할영역 104ab에서의 n- 반도체층(3)의 전위 V0을 검출함으로써, 고전위 섬영역(101)에서의 n- 반도체층(3)에 대한 부전위의 인가를 간접적으로 검출할 수 있다. 이하에 구체적으로 설명한다.
도 34는 전위 Vb, 전위 V0 및 검출신호 DS1의 전위파형을 나타내는 도면으로서, 도 34a는 전위 Vb를, 도 34b는 전위 V0을, 도 34c는 검출신호 DS1을 각각 나타내고 있다. 도 34a, 34b에 나타나 있는 바와 같이, 부트 스트랩 용량소자(200)에 대한 충전이 시작하여 전위 Vb가 상승하면 전위 V0도 상승한다. 그리고, 충전이 완료하고, 전위 Vs에 전위 VH가 설정되어 전위 Vb가 (VL+VH )가 된다. 이때, 전술한 바와 같이, 전위 V0은, 슬릿영역 105ab에서의 n- 반도체층(3)의 전영역이 공핍층이 되는 전위 VF까지밖에 상승하지 않는다.
부트 스트랩 용량소자(200)의 타단(200b)에 접속된 2개의 IGBT 중 고전위측의 IGBT가 온 상태로부터 오프 상태로 천이하는 동시에, 저전위측의 IGBT가 오프 상태로부터 온 상태로 천이하면 전위 VH는 감소하고, 이에 따라 전위 Vb가 감소한다. 그리고, IGBT에 접속된 인덕터 성분의 부하에 의해 전위 VH가 부전위가 되고, 이에 따라 전위 Vb도 부전위가 된다. 이때, 도 34b에 나타나는 바와 같이, 전위 V0도 전위 Vb에 유기되어 부전위가 된다.
전위 V0이 부전위가 되고, 해당 전위 V0이 검출회로 81에서의 n 채널 MOSFET(81n)의 부전위의 임계치전위 Vth1보다도 작아지면, n 채널 MOSFET(81n)은 오프 상태가 되고, 도 34c에 나타나는 바와 같이, 검출회로 81로부터는 High 레벨의 검출신호 DS1이 출력된다. 그 후에 전위 VH가 접지전위가 됨으로써 전위 Vb도 접지전위가 되고, 이에 따라 전위 V0도 접지전위가 된다. 이때, 전위 V0이 접지전위일 때에는, 전위 V0은 n 채널 MOSFET(81n)의 임계치전위 Vth1보다도 크기 때문에, 검출회로 81은 Low 레벨의 검출신호 DS1을 출력하고 있다.
이와 같이, 본 실시예 9에 관한 반도체장치에서는, 전위 V0은 고전위 섬영역(101)에서의 n- 반도체층(3)의 전위에 의해 유기되기 때문에, 검출회로 81에 의해 전위 V0이 부전위인가 아닌가를 검출함으로써, 고전위 섬영역(101)에서의 n- 반도체층(3)에 부전위가 인가된 아닌가를 검출할 수 있다. 따라서, p- 반도체기판(1)과 n- 반도체층(3)으로 구성되는 pn 접합에 순전압이 인가되는 것을 방지할 수 있고, 상기 저내압회로의 오동작을 방지 할 수 있다.
또한, 실시예 8에 관한 반도체장치와 마찬가지로, 전위 Vb, V0이 상승하고, 슬릿영역 105ab에서의 n- 반도체층(3)이 완전하게 공핍화하면, 전위 V0은 그 이상으로는 상승하지 않기 때문에, 고전위 섬영역(101)에서의 n- 반도체층(3)에 고전위가 인가되는 경우라도, 슬릿영역 105ab에서의 n- 반도체층(3)의 폭 W를 적절히 조정함으로써, 본 실시예 9와 마찬가지로 검출회로 81을 비교적 저전위의 전원으로 동작시킬 수 있다. 그 결과, 본 반도체장치 전체의 회로 규모를 작게 할 수 있다.
또한, 슬릿영역 105ab에서의 n- 반도체층(3)의 폭 W는 고전위 섬영역(101)에서의 n- 반도체층(3)의 폭 HW보다도 작게 설정되어 있기 때문에, 고전위 섬영역(101)에서의 n- 반도체층(3)의 폭 HW를 유지하면서, 슬릿영역 105ab에서의 n- 반도체층(3)의 폭 W를 조정할 수 있다. 따라서, 로직회로(103)를 형성 할 수 있다. 영역을 확보하면서, 슬릿영역 105ab에서의 n- 반도체층(3)의 전영역이 공핍화하는 전위 V0을 저전위로 할 수 있다.
이때, 실시예 8, 9에 관한 반도체장치는, 전술한 설명으로부터도 명백해지는 바와 같이, 실시예 1에 관한 반도체장치에, 저전위 섬영역(104)과 슬릿영역(105)으로 이루어지는 쌍을 새롭게 설치하고, 그 새롭게 설치한 저전위 섬영역(104)에서의 n- 반도체층(3)의 전위 V0을 검출하는 검출회로를 설치한 구조를 이루고 있지만, 실시예 2∼7에 관한 반도체장치에 동일한 구성을 더 설치하는 것에 따라서도, 실시예 8, 9에 관한 반도체장치와 동일한 효과를 얻을 수 있다.
본 발명의 제1 반도체장치에 의하면, p형의 제1 불순물영역과 n형의 반도체층으로 형성되는 pn 접합에 역전압을 인가하면, 반도체소자가 공핍층으로 둘러싸여져 반도체소자가 보호된다.
또한 제3 영역에서의 반도체층의 양단부를 각각 드레인 및 소스로 하고, 제3 영역에서의 반도체층에 접촉하는 제1 불순물영역을 게이트로 하는 기생의 JFET를 구성할 수 있다. 따라서, 제2 영역에서의 반도체층에 정전위를 인가하면, 해당 JFET를 통해, 제1 영역에서의 반도체층에 전기적으로 접속된 용량소자를 충전할 수 있다. 그 때문에 충전전류는 pn 접합을 통하지 않고 용량소자에 공급되고, 다이오드를 통해 충전하는 경우보다도 충분한 전하를 용량소자에 공급할 수 있다. 그 결과, 전기적 특성이 뛰어난 반도체장치를 얻을 수 있다.
또한, 제3 영역에서의 반도체층의 폭은, 제1 영역에서의 반도체층의 그것보다도 작게 설정되어 있기 때문에, 점유 면적이 큰 반도체소자를 형성하기 위해 제1 영역에서의 반도체층의 폭이 커진 경우라도, 제3 영역에서의 반도체층의 폭을 작은 값으로 유지할 수 있고, 해당 제3 영역에서의 반도체층의 거의 전역에 공핍층을 형성하는 것이 용이해진다. 따라서, 용량소자의 충전 후에 제1 영역에서의 반도체층의 전위가 제2 영역에서의 반도체층의 전위보다도 커진 경우라도, 용량소자의 축적 전하의 누설을 억제 할 수 있다.
또한, 본 발명의 제2 반도체장치에 의하면, 제2 영역에서의 반도체층에 정전위를 인가하면, 제2 불순물영역과, 그것과 접촉하는 반도체층으로 구성되는 pn 접합 다이오드를 통해 용량소자에 충전전류를 공급할 수 있으므로, 충전 후에 제1 영역에서의 반도체층의 전위가, 제2 영역에서의 반도체층의 전위보다도 커진 경우라도, 용량소자에 축적된 전하의 누설을 억제할 수 있다.
또한, 반도체층보다도 불순물 농도가 높은 n형의 제2 매립 불순물영역이 설치되기 때문에, p형의 제2 불순물영역과, n형의 반도체층과, p형의 반도체기판으로 구성되는 pnp 기생 바이폴라 트랜지스터의 전류증폭률을 감소할 수 있고, 해당 pnp 기생 바이폴라 트랜지스터의 동작에 의한 충전전류의 누설을 억제할 수 있다. 이에 따라 반도체장치의 전기적 특성이 향상한다.
또한 n형의 제2 매립 불순물영역을 설치함으로써, 제2 영역에서의 반도체층에서의 공핍층의 연장은 저해되지만, 제2 영역에서의 반도체층과 제1 영역에서의 반도체층과의 사이에는, 제1 영역에서의 반도체층보다도 폭이 작은 제3 영역에서의 반도체층이 설치되어 있으며, 해당 제3 영역에서의 반도체층은 공핍화하기 쉽기 때문에, 반도체소자를 확실하게 공핍층으로 둘러쌀 수 있다. 따라서, 제2 매립 불순물영역을 설치하는 것에 의한 내압저하를 억제할 수 있다.
도 1은 본 발명의 실시예 1에 관한 반도체장치의 등가회로를 나타내는 도면이다.
도 2는 본 발명의 실시예 1에 관한 반도체장치의 구조를 나타내는 평면도이다.
도 3은 본 발명의 실시예 1에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 4는 본 발명의 실시예 1에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 5는 본 발명의 실시예 1에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 6은 본 발명의 실시예 1에 관한 반도체장치에서, 전압원과 부트 스트랩 용량소자를 직접 접속한 경우의 회로구성을 나타내는 도면이다.
도 7은 본 발명의 실시예 1에 관한 반도체장치에서, 제한저항을 통해 전압원과 부트 스트랩 용량소자를 접속한 경우의 회로 구성을 나타내는 도면이다.
도 8은 부트 스트랩 용량소자에 충전을 행할 때의 충전 특성을 나타내는 도면이다.
도 9는 공핍층이 형성되는 모양을 나타내는 도면이다.
도 10은 본 발명의 실시예 2에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 11은 본 발명의 실시예 2에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 12는 본 발명의 실시예 2에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 13은 본 발명의 실시예 3에 관한 반도체장치의 구조를 나타내는 평면도이다.
도 14는 본 발명의 실시예 3에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 15는 본 발명의 실시예 3에 관한 반도체장치의 변형예의 구조를 나타내는 단면도이다.
도 16은 본 발명의 실시예 4에 관한 반도체장치의 구조를 나타내는 평면도이다.
도 17은 본 발명의 실시예 4에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 18은 본 발명의 실시예 5에 관한 반도체장치의 구조를 나타내는 평면도이다.
도 19는 본 발명의 실시예 5에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 20은 본 발명의 실시예 5에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 21은 본 발명의 실시예 5에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 22는 인가 전위 Vg와 초기 충전전류와의 관계를 나타내는 도면이다.
도 23은 본 발명의 실시예 6에 관한 반도체장치의 구조를 나타내는 평면도이다.
도 24는 본 발명의 실시예 6에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 25는 본 발명의 실시예 7에 관한 반도체장치의 구조를 나타내는 평면도이다.
도 26은 본 발명의 실시예 7에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 27은 본 발명의 실시예 7에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 28은 본 발명의 실시예 7에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 29는 본 발명의 실시예 7에 관한 반도체장치의 등가회로를 나타내는 도면이다.
도 30은 기생 바이폴라 트랜지스터를 나타내는 도면이다.
도 31은 본 발명의 실시예 8에 관한 반도체장치의 구조를 나타내는 평면도이다.
도 32는 전위 Vb, 전위 V0 및 검출신호 DS0의 전위파형을 나타내는 도면이다.
도 33은 본 발명의 실시예 9에 관한 반도체장치의 구조를 나타내는 평면도이다.
도 34는 전위 Vb, 전위 V0 및 검출신호 DS1의 전위파형을 나타내는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
1 : p- 반도체기판 2, 71 : n+ 매립 불순물영역
3 : n- 반도체층 4 : p+ 불순물영역
50 : p+ 매립 불순물영역 60 : 게이트 전극
61 : 게이트 절연막 80, 81 : 검출회로
102 : JFET 104 : 저전위 섬영역
104a : 영역 105 : 고전위 섬영역
DS0, DS1 : 검출신호

Claims (2)

  1. p형의 반도체기판과,
    상기 반도체기판 상에 형성된 n형의 반도체층과,
    상기 반도체층의 상면으로부터 상기 반도체기판과의 계면에 걸쳐 상기 반도체층 내에 형성되고, 제1 내지 제3 영역을 상기 반도체층 내에 구분하며, 상기 반도체층보다도 불순물 농도가 높은 상기 p형의 제1 불순물영역과,
    상기 제1 영역에서의 상기 반도체층과 상기 반도체기판과의 계면에 형성되고, 상기 반도체층보다도 불순물 농도가 높은 상기 n형의 제1 매립 불순물영역과,
    상기 제1 매립 불순물영역의 위쪽에서 상기 반도체층에 형성된 반도체소자를 구비하고,
    상기 제1 영역에서의 상기 반도체층에는 용량소자가 전기적으로 접속되며,
    상기 제1 영역에서의 상기 반도체층과, 상기 제2 영역에서의 상기 반도체층은, 상기 제3 영역에서의 상기 반도체층에 의해 서로 접속되어 있고,
    평면에서 보아, 상기 제1 영역과 상기 제3 영역이 나열되는 방향에 대하여 수직방향의 상기 제3 영역에서의 상기 반도체층의 폭은 상기 제1 영역에서의 상기 반도체층의 그것보다도 작은 것을 특징으로 하는 반도체장치.
  2. p형의 반도체기판과,
    상기 반도체기판 상에 형성된 n형의 반도체층과,
    상기 반도체층의 상면으로부터 상기 반도체기판과의 계면에 걸쳐 상기 반도체층 내에 형성되고, 제1 내지 제3 영역을 상기 반도체층 내에 구분하며, 상기 반도체층보다도 불순물 농도가 높은 상기 p형의 제1 불순물영역과,
    상기 제1 영역에서의 상기 반도체층과 상기 반도체기판과의 계면에 형성되고, 상기 반도체층보다도 불순물 농도가 높은 상기 n형의 제1 매립 불순물영역과,
    상기 제1 매립 불순물영역의 위쪽에서 상기 반도체층에 형성된 반도체소자와,
    상기 제2 영역에서의 상기 반도체층의 상면 내에, 상기 제1 불순물영역과 떨어져 설치된 상기 p형의 제2 불순물영역과,
    상기 제2 불순물영역의 아래쪽으로서, 상기 제2 영역에서의 상기 반도체층과 상기 반도체기판과의 계면에 설치되고, 상기 반도체층보다도 불순물 농도가 높은 상기 n형의 제2 매립 불순물영역을 구비하고,
    상기 제1 영역에서의 상기 반도체층에는 용량소자가 전기적으로 접속되고,
    상기 제1 영역에서의 상기 반도체층과, 상기 제2 영역에서의 상기 반도체층은, 상기 제3 영역에서의 상기 반도체층에 의해 서로 접속되어 있으며,
    평면에서 보아, 상기 제1 영역과 상기 제3 영역이 나열되는 방향에 대하여 수직방향의 상기 제3 영역에서의 상기 반도체층의 폭은, 상기 제1 영역에서의 상기 반도체층의 그것보다도 작은 것을 특징으로 하는 반도체장치.
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