JPH05502979A - 高速ターン―オン・スイッチング用ｓｃｒ構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称 高速ターン−オン・スイッチング用ＳＣＲ構造技術分野 本発明は、一般にラッチスイッチ、ことに改良されり高速ターン−オン・ラッチ ング・スイッチ（ｆａｓｔｔｕｒｎ−ｏｎ　ｌａｔｃｈｉｎｇ　５ｗ１ｔｃｈ　 ）に関する。

背景技術 〉リコン制御整流累子（ＳＣＲ）と［７て一般に知られているラッチング・スイ ッチは、４層ＰＮＰＮサイリスタである。この構造けＰ陽極、Ｎ陽極ビート、Ｐ 陰極’７’−ト及びＮ陰極を備えている。このＳＣＲ構造は、その単位面積当た り大電流を通すことのできる能力で多くの他の固体スイッチ（５ｏｌｉｄ　５ｔ ａｔｅ　５ｗ１ｔｃｈ　）に勝った利点がある。この理由でＥｉＣＲは、パワー ＭＯ３に対し％［レベル信号をケ９−ト・ドライブ（ｇａｔｅ　ｄｒｘｖｅ　） に３ｉ１ｆるパワー・ドライバ回路に使われる。高速回路製作に対し、ＳＣＲの ターン−オン時間は最小でなければならない。

現用の集積回路処理法と共存できる従来のＳＣＲ構造は第１図に例示しである。

埋込みＮ十層１２を持つＮ−アイランド１０は、絶縁層１６により支持構造１４ から絶縁する。Ｎ十陰極領域１８は、Ｐ十陰極ゲ９−ト′接触領域２２も含むＰ −陰極ｒ−ト接触領域１０に形成しである。Ｐ十陽極２４は、Ｎ十陽極ケ９−ト 接触頭域２８と同様に１１〜陽極’７”−トルＪ域１０に形成しである。

第２図に示すように第１図のＳＣＲは横方向ＰＮＰ　トランジスタＱＬ２に接続 した縦方向ＮＰＮ　トランジスタＱＶ１全備えている。陽極領域２４はトランジ スタＱＬ２のエミッタを形成し、１４極ゲート又は基板１０はＱＬ２０ベースを 形成し、陰極デート領域２０ばＱ　Ｌ　２のコレクタを形成する。陰憧１８は縦 方向トランジスタＱＶＩのエミッタを形成し、陰極デート２０はＱＶｌのベース を形成し、又陽極ｒ−ト又は基板１０はＱＶｌのコレクタを形成する。陽極ゲ９ −ト又は基板１０と陰極ケ”−ト２０との共用によりＱＶＩのベースに対するＱ Ｌ２のコレクタとＱＬ２のベースに対するＱＶｌのコレクタとの相互接続ができ る。この相互接続は正のフィードバックループを形成する。スイッチをターフ・ オンするには各トランジスタのベースのいずれかに電流を加える。ＳＣＲは、信 号が第２図の破線で例示したフィードパンク・ループの全周に伝わるまでは十分 にはターン・オンされない。

分りやすいように集積回路の領域は、そのＳＣＨの名前でなくてトランジスタの 名前を使って表わし、これ等の領域がそのＳＣＲの機能を表わすのはもちろんで ある。

たとえばターン−オン信号を領域２２でＱＶｌのべ−スに加えると、この信号が ＱＶｌのコレクタ１０に表われるまで遅延を伴う。この時間遅延は、陰極又はエ ミッタ１８から注入されベース領域２０を経てコレクタ１０に拡散する電子を取 る時間である。この電子電流は、次いでＱＬ２のエミツタ２４ベース１０接合に 順方向バイアスを加え、ベース領域１０内にホールを注入する。これ等のホール は次いでベース５［１０を経て拡散し、横方向トランジスタＱＬ２のコレクタ２ ０により収集される。コレクタ２０は又ＱＶｉのベースであり出発点である。こ れはフィードバックループに終る。ターンオン時間は縦方向トランジスタＱ１及 び横方向トランジスタＱ２の各遅延の和に比例する。

一定の値Ｖｂｅに対し、ベースに蓄積された１荷は、ベース幅及びコレクタ電流 に比例する。従ってベータはベース幅に逆比例する。この場合ベース過渡時間が ベース幅の自乗に逆比例する。横方向トランジスタの縦方向ベース幅の１０程度 の比に対し、横方向及び縦方向の電気的パラメータの間の差は重要である。第１ 図に示すように縦方向ベース幅Ｗｔ／１は横方向ベース幅“ｙ　＋−２に比べて 実質的に小さい。

この問題の解決法はｔＪＰＮ及びＰＮＰの各トランジスを縦方向素子として形成 することによりベース幅及びター）−オノ時間金最小にすることである。縦方向 のＰＮＰ及びＮ　ＰＮの谷トランジスタの組合せ１）′：ｔ、現在１でのブレー す処理ではできなかった。

発明の開示 すなわち本発明の目的は、縦方向ＮＰＮ及び横方向ＰＮＰ　’ｉ互いに集積して ラッチング・スイッチを形成ｆるようにした集積回路を提供することにある。

本発明の他の目的は、集積回路に組込んだＳＣＲのターン−オン時間を向上させ ることにある。

なお本発明の他の目的は、単位体積当たりのＳＣＲの陽極及び陰極のｒ−ト接合 を最大にすることにある。

これ等の又その他の目的は、相互に並列に接続されそれぞれベースを並列接続の 縦方向及び横方向のＮＰＮトランジスタのコレクタに接続され又それぞれコレク タを各ＮＰＮ　トランジスタのベースに接続した縦方向及び横方向のＰＮＰを持 つラッチング・スイッチを形成スることにより達成される。ラッチング・スイッ チでＰＮＰエミッタは陽極を形成し、ＰＮＰベースは陽極デートラ形成し、ＮＰ Ｎベースは陰極ｙ”−トを形成し、ＮＰＮエミッタは陰１に一形成する。縦方向 及び横方向のＰＮＰは共通のベースエミッタ接合を持ち、又縦方向及び横方向の ＮＰＮは共通のペースエミッタ接合を持つ。縦方向及び横方向のＰＮＰは、縦方 向ＰＮＰのコレクタ領域との接合と縦方向ＰＮＰのコレクタ領域の境界とを持つ 共通のベース領域を備える。縦方向及び横方向のＮＰＮは、縦方向ＮＰＮのコレ クタ領域との接合と縦方向ＰＮＰのコレクタ領域との境界とを持つ共通のベース 領域を備える。

プレーナ処理における集積は、第１の項六に隣接するＮ及びＰのウェルに備え適 当なウェル内に適当なベース領域及びエミッタ領域を設けて縦方向のＮＰＮ　） ランジスタ及びＰＮＰ　トランジスタ全生成することによってできる。縦方向Ｐ ＮＰのベースを形成するＮ陽極デ９−ト領暖は、縦方向コレクタ全形成しウェル 境界（て交差するＰウェル内に形成される。陽極又はＰエミッタ領域はベース額 域内に形成する。ＰＮＰ　ｇ１方向トランジスタのＰベース領域は、Ｎウェル領 域に形成されウェル境界に交差しこの境界内にＮエミッタ領域を形成する。

Ｎベース及びＰベースの領域は互いに異なる区域のつｘ　ル境”７％に交差する 。Ｐエミッタ、Ｎベース、Ｎエミッタ及びＰベースは境界を横切ってＰ及びＮの ウェル間に９ｍびる。この場合、互いに等しいペースエミッタ接合を持ち又共通 のペースエミッタ接合を持つ４つの並列のＳＣＲ接続のトランジスタが得られる 。

本発明の他の目的、利点及び新規な特長は添付図面による本発明の以下の詳しい 説明から明らかである。

図面の簡単な説明 第１図は従来のＳＣＲの横断面図である。

第２図はターン−オン中の第１図のＳＣＨの回路図である。

第３図は本発明によるラッチング・スイッチを一部を横断面にして示す斜視図で ある。

第４図はターン−オン中の第３図のスイッチの回路図である。

第５図は本発明による別のラッチング・スイッチを一部を横断面にして示す斜視 図である。

第６図は本発明によるさらに別のラッチング・スイッチ金一部全横断面にして示 す斜視図である。

実施例 本発明による第３図の集積回路は、共通の区域に対し第１図の従来の素子と同じ 参照数字を使う。陽極ｒ−ト接触領域２８及び陰極ｒ−ト接触領域２２は、分り やすいように第３図からは省いて製造したデバイス内に含めである。先ず第４図 に示すように本発明は４個のトランジスタを備えたラッチング・スイッチすなわ ちＳＣＲ’ｉ影形成る。−万は縦方向トランジスタＱＶ４であり、他方は横方向 トランジスタＱＬ２である１対のＰＮＰ　トランジスタは、それぞれエミッタ、 ベース及びコレクタにおいて並列に接続しである。１つは縦方向ＱＶ１であり１ つは横方向ＱＬ３である２個のＮＰＮ　トランジスタも又、それぞれコレクタ、 ベース及びエミッタにおいて並列に接続しである。各ＰＮＰ　ｌ−ランジスタＱ Ｌ２及びＱＶ４のベースは、各ＮＰＮ　）ランソスタＱＬ３及びＱＶｌのコレク タに接続しである。

各ＮＰＮ　トランジスタＱＬ３及びＱＶｌのベースは、各ＰＮＰ　トランジスタ ＱＶ４及びＱＬ２のコレクタに接続しである。

第２図に示した高速縦方向トランジスタＱＶ１及び低速横方向トランジスタＱＬ ２に通るフィードパンクの代りに、第４図の回路は、破線で示すように縦方向ト ランジスタＱＶ１及びＱＶｄに一通る高速ターン−オン経路を形成する。信号が ＱＶｌのベースに送られるものとすると、この信号はＱＶｌのベースからコレク タに、又ＱＶ４のベースからコレクタに進む。これ等の時間は共に比較的短いか ら、全ターンオン時間はこれ等の２つの縦方向トランジスタの和である。

特定の集積回路構成を第３図に例示しである。Ｎウェル（ｗｅｌｋ　）領域はＰ ウェル領域ろＤとの境界４０を持つ。一般的処理順序ではＰ−不純物のＮ基板へ の選択的導入はＰ−ウェル３０を生ずる。Ｐ陰極ケ９−ト領域２０は、Ｎ十陰極 領域１８の場合と同様にに一ウェル１０及びＰウェル３０内に境界４０を横切っ て延びるものとして示しである。Ｐ十陽極２４も又、Ｎ−ウェル領域１０及びＰ −ウェル領域３０を横切って延びる。Ｐ十陽極が生成されＰ−ウェルろ０から絶 縁された付加的湯極ケ９−ト領域２６が加えである。この′７９−ト領域２６も 又境界４０を横切ってＮ−ウェル領域１０及びＰ−ウェル領域ろＯ内に娘びてい る。

ＮＰＮ　及びＰＮＰの各トランジスタのエミッタを形成するＮ十領域１８及びＰ 十領蛾２４は、文字Ｖを使う縦方向トランジスタと、文字Ｌｉ使う横方向トラン ジスタとに協働するエミッタの部分１表わす２つの文字で示しである。同様にバ イポーラ・トランジスタの各ベースを形成するＰ領域２０及びＮ領域２６も又文 字Ｖ及びＬを含む。Ｎ−ウェル領域１０は、縦方向ＮＰＮ　トランジスタのコレ クタと、横方向ＰＮＰ　）ランジスタのベースの部分とを形成する。Ｐ−ウェル 領域３０は、ＰＮＰ縦方向トランジスタのコレクタと、ＮＰＮ横方向トランゾス タのベースの部分とを形成する。第３図について前記した表示は又第４図でも使 用する。又第４図では上下方向の破線は左側ではＰ−ウェル３０と右側ではＮ− ウェル１０とを表わすようにしである。

ベース２０に信号を加えると、縦方向トランジスタとして電子流がＮ十エミッタ １８ＶからＰベース２０Ｖを経て反−コレクタ領域１０内に流れる。Ｎ−コレク タ１０はＮ領域２６ＬによりＰＮＰ縦方向トランジスタのＮベース領域２６Ｖに 接続しであるから、Ｐ十エミッタ２４ｖからＰ−コレクタ３０への電荷の流れも 又縦方向トランジスタを通る。Ｐ−コレクタ３０はベース領域２０Ｖに共通のＰ ベース領域２ＯＬに接続しであるから、全円フィードバックはすべて縦方向トラ ンジスタ金経て完了する。

第３図に示すように縦方向及び横方向のＮＰＮと縦方向及び横方向のＰＮＰの各 ベースエミッタ接合は共通である。すなわちこれ等は接合縁部で同じＶｂｅ及び 同じ少数キャリア密度を持つ。横方向ベース幅の縦方向ベース偏に対する比が１ ０でありＰウェル及びＮウェルの面積が互いに等しいものとすると、始動時に９ １％の回流が縦方向トランジスタＱＶ１及びＱＶｄを経て流れる。この場合縦方 向素子において、電流密度及びベース電荷密度が８２チだけ増す。Ｖｂｅの増加 ｕｉｉｒ流密度の増加を伴いこの増ＩＪＯＫよジベース電流も増す。

ベース幅の差によって横方向デバイスの電流密度及びベース電荷密度は、並列の 縦方向構造ＱＬ２及びＱＬ３が存在しなければこれ等の密度のわずかに１８％で ある。

縦方向及び横方向を並列に含む複合スイッチは、縦方向トランジスタの約半分の ベータ及びＦｔｉ持つが、横方向トラ７ソスタよ９５倍大きいベータ及び５０倍 大きいＦｔを持つ。ＮＰＮに加えるベース電流によるＰＮＰのコレクタ電流間の 伝播遅延のコンピュータ・ノミュレーションは、この析たｌ構造が出力が入力に 等しい点を考匣すると２倍早いことを示す。

Ｐ−ウェルろＯをＮ−ウェル１０と組合せて使うことにより、接合区域がｒ−） 対ｙ”−ト接合に加えられるが、素子体積は増さない。このケ９−ト対デート接 合がｌ１ｌｉ方向バイアスを受けたときのターンオンの後段階では、少数キャリ アが移動してデバイス体積を完全に伝導率変調するには接合面積当たりの距離又 は体積が一層小さい。

第３図の実施例におけるベース領域２０．２６の間隔は、このデバイスの電圧の 降伏と接地法則とにより指示される。第６図は１対のベース領域２０．２６を示 すが復数対の並列のベース領域は表面上の導電体により加えられ並列に接続され る。

第３図の回路の変型を第５図に例示しである。縦方向ベース領域２０ｖば、境界 ４０を過ぎては咄びていない。このような例ではエミッタ１８Ｖは、境界４０に 達しないで停止し、コレクタ１０と共にＰ−ウェルろ０から絶縁される。同様に ベース領域２６は、Ｐ−ウェル領域３０だけにあり、Ｎ−ウェル領域１０内には 咄びないで境界４０に延びこれに交差する。又エミッタ領域２４は、境界には延 びないで、Ｐ−コレクタ３０及びＮ−ウェル領域１０から絶縁されるように位置 する。各横方向トランジスタのベースは、縦方向トランジスタに関して非動作に なるように十分に大きくなる。

許容差を隠蔽するので、ベース２０．２６１ｄ境界４０を越えて最小距離だけ延 びこれ等のベースが境界４０に確実に交差するようにする。これ等のベースが境 界４０に交差しなければ、この構造は、２つの接合絶縁相補形トランジスタにな る。この構造では、各ベース領域間の距離は減小するが、互すに異なる区域でつ ねに境界４０に交差しなければならない。

第５図についてはこの実施例は陽極及び陰極のｒ−ト対デート接合が第６図の場 合と同じ大きさにならない。

横方向トランジスタ構造が縮小し又陽極及び陰極のデート対デート接合の増大し た第６図及び第５図の実施例の組合せは、第６図に例示しである。各ベース領域 ２０．２６は、互いに等しい寸法を持ち、相互に並列で大きい陽極及び陰極のヒ ート対’ｌ’−）接合を形成する。陽極２４及び陰極１８は、それぞれのベース より短い長さを持ち各ウェル１０．３０から絶縁されるようにする。各ウェル１ ０．５［１とその境界とは、境界４０がウェル及び各ベース２０．２６を横切る 対角線である場合に修正しである。横方向ベース領域２６Ｌ　、　２　Ｑ　Ｌに 対し生成表面は最小になる。第５図の場合と同様に各ベース２０．２６は、対向 するウェルに確実に接続するのに境界を越えて成る最小距離だけ延びなければな らない。

以上本発面をその実施例について詳細に説明したが本発明はなおその精神を逸脱 しないで種種の変化変型を行うことができるのはもちろんである。

ＦｆＧ、Ｉ Ｆｌ（１；　２ Ｐ−ＷＥＬＬ　１　Ｎ−ＷＥＬＬ □ ■ Ｆ’１６；岳 Ｆｌ（１；　Ｉｉ； 要約書 本発明ラッチング・スイッチは、相互に並列に接続した縦方向及び横方向のＰＮ Ｐ　′！ｉｌ−持ち、これ等の各ＰＮＰのベースを並列接続の縦方向及び横方向 のＮＰＮ　）ランジスタのコレクタに接続し、又それぞれ前記各ＰＮＰ　トラン ジスタのコレクタを前記ＮＰＮ　トランジスタのベースに接続する。

ＰＮＰ　１ミッタ２４Ｖ、２４Ｌは陽極を形成し、ＰＮＰのベース２６Ｖ、２６ Ｌ、１０は陽極デートを形成し、ＮＰＮのベース２０Ｖ　ｌ　２ＯＬ　、３０は 陰極’ｒデート形成し、ＮＰＮエミッタ１８Ｖ、１８Ｌは陰ｆｆｌ’を形成する 。

ブレーナ処理における集積は、（イ１第１の境界４０に隣接するＮ及びＰのウェ ル１０，３０ｔ−設け、（口１適当なウェル１０．３０に適当なベース頭載２０ ．２６及びエミッタ領域１８．２４ｅ設けて相互に接続した縦方向ＮＰＮ　）ラ ンジスタ及びＰＮＰ　トランジスタを作ることにより、得られる。若干の実施例 では集積結線を保持しながら、横方向トランジスタを最少にし実際上なくす。

国際調査報告

Claims (11)

【特許請求の範囲】
1. １．陽極、陽極ゲート、陰極ゲート及び陰極を持つラッチング・スイッチにおい て、 それぞれのコレクタ、ベース及びエミッタにより、横方向ＰＮＰトランジスタに 並列に接続した縦方向ＰＮＰトランジスタと、 それぞれのコレクタ、ベース及びエミッタにより、横方向ＮＰＮトランジスタに 並列に接続した縦方向ＮＰＮトランジスタとを備え、 前記縦方向ＰＮＰトランジスタのコレクタ及びベースを、それそれ前記横方向Ｎ ＰＮトランジスタのベース及びコレクタに接続し、 前記横方向ＰＮＰトランジスタのコレクタ及びベースを、それそれ前記縦方向Ｎ ＰＮトランジスタのベース及びコレクタに接続し、 前記ＰＮＰトランジスタのエミッタは前記陽極であり、前記ＰＮＰトランジスタ のベースは前記陽極ゲートであり、前記各ＮＰＮトランジスタのベースは前記陰 極ゲートであり、前記ＮＰＮトランジスタのエミッタは前記陰極である、ラッチ ング・スイッチ。
2. ２．前記縦方向及び横方向ＰＮＰトランジスタに、共通のベースーエミツタ接合 を設け、前記縦方向及び横方向ＮＰＮトランジスタに、共通のベースーエミツタ 接合を設けた、請求の範囲第１項のラッチング・スイッチ。
3. ３．前記縦方向及び横方向ＰＮＰトランジスタに、前記縦方向ＰＮＰトランジス タのコレクタ領域との接合と、前記縦方向ＮＰＮトランジスタのコレクタ領域と の境界とを持つ共通のベース領域を設け、 前記縦方向及び横方向のＮＰＮトランジスタに、前記縦方向ＮＰＮトランジスタ の前記コレクタ領域との接合と、前記縦方向ＰＮＰトランジスタの前記コレクタ 領域との境界とを持つ共通のベース領域を設けた、請求の範囲第１項又は第２項 のラッチング・スイッチ。
4. ４．前記縦方向ＰＮＰトランジスタに、基板のＰコレクタ・ウエル部分内のＮベ ース領域と、このＮベース領域内のＰエミッタ領域とを設け、 前記縦方向ＮＰＮトランジスタに、前記基板のＮコレクタ・ウエル部分内のＰベ ース領域と、このＰベース領域内のＮエミッタ領域とを設け、 前記Ｎベース領域を前記Ｎコレクタ・ウエル部分に接続するように前記基板内に 設けたＮ−型手段と、前記Ｐベース領域を前記Ｐコレクタ・ウエル部分に接続す るように、前記基板内に設けたＰ−型手段とを備えた、請求の範囲第１項のラッ チング・スイツチ。
5. ５．前記Ｎ−型手段に、前記Ｎベース領域と共通の境界を持つ前記Ｎコレクタ・ ウエル部分を設け、前記Ｐ−型手段に、前記Ｐベース領域に共通の境界を持つ前 記Ｐコレクタ・ウエル部分を設けた、請求の範囲第４項のラッチング・スイッチ 。
6. ６．前記Ｎベース領域が、前記Ｎコレクタ・ウエル部分内に延び、 前記Ｐベース領域が、前記Ｐコレクタ・ウエル部分内に延び、 前記Ｐエミッタ領域が、前記Ｎコレクタ・ウエル部分を越えて前記Ｎベース領域 内に延び、前記Ｎエミッタ領域が、前記Ｐコレクタ・ウエル部分を越えて前記Ｐ ベース領域内に延びるようにした、請求の範囲第５項のラッチング・スイッチ。
7. ７．陽極領域、陽極ゲート領域、陰極ゲート領域及び陰極領域を基板内で集積し たラッチング・スイッチにおいて、 第１の境界に隣接するＮ及びＰウエル領域と、前記Ｐウエル領域内に設けられ、 第１の区域において前記第１の境界と交差するＮ陽極ゲート領域と、このＮ陽極 ゲート領域内のＰ陽極領域と、前記Ｎウエル領域に設けられ、前記第１の区域と は異なる第２の区域において、前記第１の境界と交差する陰極ゲート領域と、 前記陰極ゲート領域内のＮ陰極領域と、を包含するラッチング・スイッチ。
8. ８．前記陽極領域及び陽極ゲート領域により、それぞれ横方向及び縦方向のＰＮ Ｐトランジスタのエミッタ及びベースを形成し、前記Ｐウエル領域により前記縦 方向ＰＮＰトランジスタのコレクタを形成し、前記Ｐ陰極ゲートにより、前記横 方向トランジスタのコレクタを形成し、 前記陰極領域及び陰極ゲート領域により、それぞれ前記横方向及び縦方向ＮＰＮ トランジスタのエミッタ及びベースを形成し、前記Ｎウエル領域により、前記縦 方向ＮＰＮトランジスタのコレクタを形成し、前記Ｎ陰極ゲートにより、前記横 方向ＮＰＮトランジスタのコレクタを形成した、請求の範囲第７項のラッチング ・スイッチ。
9. ９．前記のＮ陽極ゲート領域、前記Ｐ陽極領域、前記Ｐ陰極ゲート領域及び前記 Ｎ陽極領域が、前記第１境界を実質的に横切り両方向に延びるようにした、請求 の範囲第７項のラッチング・スイッチ。
10. １０．前記第１の境界を、前記各ウエルに対する前記の陽極ゲート領域及び陰極 ゲート領域の境界に関して対角線上に位置させた、請求の範囲第７項のラッチン グ・スイッチ。
11. １１．前記第１の境界を、前記各ウエルに対する前記陽極ゲート領域及び陰極ゲ ート領域の境界に対し横方向にした、請求の範囲第５項のラッチング・スイッチ 。