JP2020191318A - 半導体装置及びその駆動方法 - Google Patents

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Abstract

【課題】テール電流が低減された半導体装置を提供する。【解決手段】半導体装置３は、第１接合型電界効果トランジスタ５を備える。第１接合型電界効果トランジスタ５は、第１導電型のドリフト層２１と、第１導電型の第１ソース領域２７ａと、第２導電型の第１ゲート領域２５ａと、第１導電型の第１ドレイン領域２８ａと、第２導電型の半導体領域３６と、制御電極３８とを含む。第１ソース領域２７ａは、半導体領域３６中に設けられている。制御電極３８は、半導体領域３６に電気的に接続されている。【選択図】図３

Description

本発明は、半導体装置及びその駆動方法に関する。
特表平１１−５０１５００号公報（特許文献１）は、ブートストラップコンデンサと、接合型電界効果トランジスタ（ＪＦＥＴ）とを備えるハーフブリッジ駆動回路を開示している。このＪＦＥＴは、ｎウェル領域と、ｎ+領域であるソース領域と、ｎ+領域であるドレイン領域と、ｐ+領域であるゲート領域とを含んでいる。ソース領域、ゲート領域及びドレイン領域は、ｎウェル領域内に設けられている。ＪＦＥＴのドレイン領域が、ブートストラップコンデンサに接続されている。
特表平１１−５０１５００号公報
特許文献１に開示された接合型電界効果トランジスタでは、テール電流が発生する。本発明は、上記の課題を鑑みてなされたものであり、その目的は、テール電流が低減された半導体装置及びその駆動方法を提供することである。
本発明の半導体装置は、第１接合型電界効果トランジスタを備える。第１接合型電界効果トランジスタは、第１導電型のドリフト層と、第１導電型の第１ソース領域と、第１導電型とは異なる第２導電型の第１ゲート領域と、第１導電型の第１ドレイン領域と、第２導電型の半導体領域とを含む。第１ゲート領域と第１ドレイン領域と半導体領域とは、ドリフト層の第１主面内に形成されており、かつ、互いに離間されている。第１ソース領域は、ドリフト層の第１主面内に形成されており、かつ、半導体領域中に設けられている。第１ゲート領域は、第１ソース領域と第１ドレイン領域との間に設けられており、かつ、第１主面とは反対側のドリフト層の第２主面から離間されている。
本発明の半導体装置の駆動方法は、第１ドレイン電極に印加されるドレイン電圧が第１ソース電極に印加されるソース電圧未満であるときに、制御電極に、ドレイン電圧より小さな第１制御電圧を印加して、第１ソース領域とドリフト層との間にパンチスルーを生じさせることを備える。本発明の半導体装置の駆動方法は、ドレイン電圧がソース電圧より大きいときに、制御電極に、ソース電圧に等しい第２制御電圧を印加することとをさらに備える。
第１ドレイン電極に印加されるドレイン電圧が第１ソース電極に印加されるソース電圧よりも大きくなっても、第１導電型のドリフト層と第２導電型の半導体領域との間に形成されるｐｎ接合に逆バイアス電圧が印加される。このｐｎ接合は、第１ドレイン領域から第１ソース領域にテール電流が流れることを阻止する。本発明の半導体装置及びその駆動方法は、テール電流を低減させることができる。
実施の形態１に係る半導体装置の一つの適用例である半導体スイッチング素子の駆動回路の回路図である。 実施の形態１に係る半導体装置の概略平面図である。 実施の形態１及び実施の形態２に係る半導体装置の、図２及び図１５に示される断面線ＩＩＩ−ＩＩＩにおける概略部分拡大断面図である。 実施の形態１及び実施の形態２に係る半導体装置の、図２及び図１５に示される断面線ＩＶ−ＩＶにおける概略部分拡大断面図である。 図５（Ａ）は、実施の形態１及び比較例の半導体装置に電気的に接続されているブートストラップコンデンサの電圧（ブートストラップ電圧）の波形を示す図である。図５（Ｂ）は、実施の形態１及び比較例の半導体装置のドレイン電圧Ｖdの波形を示す図である。 実施の形態１及び比較例の半導体装置のドレイン電圧Ｖdの波形の、図５（Ｂ）の領域ＶＩの概略部分拡大断面図である。 比較例の半導体装置（Ｖg＜Ｖd＜Ｖso）の動作を示す図である。 比較例の半導体装置（Ｖg＜Ｖso＜Ｖd＜Ｖd1）の動作を示す図である。 比較例の半導体装置（Ｖg＜Ｖso＜Ｖd1≦Ｖd）の動作を示す図である。 実施の形態１の半導体装置（Ｖg＜Ｖd＜Ｖso、Ｖd≦ＶBSCU、かつ、Ｖp＜Ｖd）の動作を示す図である。 実施の形態１の半導体装置（Ｖg＜ＶBSCU＜Ｖd＜Ｖso、かつ、Ｖp＝Ｖd）の動作を示す図である。 実施の形態１の半導体装置（Ｖg＜Ｖso＜Ｖd＜Ｖd1、かつ、Ｖp＝Ｖso）の動作を示す図である。 実施の形態１の半導体装置（Ｖg＜Ｖso＜Ｖd1≦Ｖd、かつ、Ｖp＝Ｖso）の動作を示す図である。 実施の形態１及び比較例の半導体装置を流れる電流ＩとＶdとの間の関係を示す図である。 実施の形態２に係る半導体装置の概略平面図である。 実施の形態２に係る半導体装置に含まれる第１接合型電界効果トランジスタの概略部分拡大平面図である。 実施の形態２に係る半導体装置に含まれる第２接合型電界効果トランジスタの概略部分拡大平面図である。 実施の形態２に係る半導体装置（Ｖg＜Ｖso＜Ｖd1≦Ｖd、かつ、Ｖp＝Ｖso）の、図１５に示される断面線ＸＶＩＩＩ−ＸＶＩＩＩにおける概略部分拡大断面図である。
以下、本発明の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
実施の形態１．
図１を参照して、実施の形態１の半導体装置３（図２から図４を参照）の一つの適用例である、スイッチング素子（ハイサイドスイッチング素子１６，ローサイドスイッチング素子１７）の駆動回路１を説明する。
ハイサイドスイッチング素子１６とローサイドスイッチング素子１７とは、互いに、ハーフブリッジ接続されてもよい。ハイサイドスイッチング素子１６及びローサイドスイッチング素子１７は、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）または金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。ダイオード１６ｄがハイサイドスイッチング素子１６に並列に接続されてもよい。ダイオード１７ｄがローサイドスイッチング素子１７に並列に接続されてもよい。
駆動回路１は、接地電圧（０Ｖ）を有する接地７と、電源電圧ＶCCを有する電源８と、抵抗９と、接合型電界効果トランジスタ（第１接合型電界効果トランジスタ５及び第２接合型電界効果トランジスタ６）と、ロジック回路１１と、レベルシフタ１２と、ハイサイドゲートドライバ１３と、ローサイドゲートドライバ１４と、ブートストラップコンデンサ１５とを含んでいる。
ロジック回路１１は、接地７と電源８とに接続されている。電源電圧ＶCCと接地電圧とが、ロジック回路１１に供給されている。レベルシフタ１２とローサイドゲートドライバ１４とが、ロジック回路１１に接続されている。ハイサイドゲートドライバ１３が、レベルシフタ１２に接続されている。ハイサイドゲートドライバ１３は、ＶB端子とＶS端子とＶHO端子とを含んでいる。ＶB端子の電圧は、例えば、ハイサイドフローティング電源絶対電圧ＶBである。ＶS端子の電圧は、例えば、ハイサイドフローティング電源オフセット電圧ＶSである。ＶB端子の電圧とＶS端子の電圧との間の電圧差（ＶB−ＶS）は、例えば、ハイサイドフローティング電源電圧である。ＶHO端子の電圧は、例えば、ハイサイド出力電圧ＶHOである。ローサイドゲートドライバ１４は、ＶLO端子を含んでいる。ＶLO端子の電圧は、例えば、ローサイド出力電圧ＶLOである。
接合型電界効果トランジスタ（第１接合型電界効果トランジスタ５及び第２接合型電界効果トランジスタ６）のソース電極Ｓ（第１ソース電極３２ａ及び第２ソース電極３２ｂ）は、抵抗９を介して、電源８に接続されている。電源電圧ＶCCは、抵抗９を介して、接合型電界効果トランジスタ（第１接合型電界効果トランジスタ５及び第２接合型電界効果トランジスタ６）のソース電極Ｓに供給されている。
接合型電界効果トランジスタ（第１接合型電界効果トランジスタ５及び第２接合型電界効果トランジスタ６）のドレイン電極Ｄ（第１ドレイン電極３３ａ及び第２ドレイン電極３３ｂ）は、ブートストラップコンデンサ１５に電気的に接続されている。ブートストラップコンデンサ１５は、ハイサイドゲートドライバ１３のＶB端子とＶS端子とに接続されている。ハイサイドゲートドライバ１３のＶB端子とＶS端子との間の電位差が、ブートストラップコンデンサ１５の電圧（ブートストラップ電圧ＶBSC）である。ハイサイドゲートドライバ１３のＶHO端子は、ハイサイドスイッチング素子１６のゲート電極に接続されている。ハイサイド出力電圧ＶHOは、ハイサイドスイッチング素子１６のゲート電極に印加される。
ローサイドゲートドライバ１４のＶLO端子は、ローサイドスイッチング素子１７のゲート電極に接続されている。ローサイド出力電圧ＶLOは、ローサイドスイッチング素子１７のゲート電極に印加される。ローサイドゲートドライバ１４は、ローサイドスイッチング素子１７のゲート電極にローサイド出力電圧ＶLOを供給して、ローサイドスイッチング素子１７を制御する。
ローサイドスイッチング素子１７がオン状態であるとき、接合型電界効果トランジスタ（第１接合型電界効果トランジスタ５及び第２接合型電界効果トランジスタ６）は、オン状態であって、ブートストラップコンデンサ１５を充電する。ハイサイドスイッチング素子１６は、オフ状態である。ローサイドスイッチング素子１７がオフ状態であるとき、接合型電界効果トランジスタ（第１接合型電界効果トランジスタ５及び第２接合型電界効果トランジスタ６）は、オフ状態となる。ブートストラップコンデンサ１５は放電する。ハイサイドゲートドライバ１３は、ブートストラップ電圧ＶBSCに基づいて、ハイサイド出力電圧ＶHOを出力する。ハイサイドゲートドライバ１３は、ハイサイドスイッチング素子１６のゲート電極にハイサイド出力電圧ＶHOを供給して、ハイサイドスイッチング素子１６のゲートを動作させる。ハイサイドスイッチング素子１６がオン状態になる。
図２から図４を参照して、本実施の形態の半導体装置３を説明する。半導体装置３は、第１接合型電界効果トランジスタ５を主に備える。半導体装置３は、第２接合型電界効果トランジスタ６をさらに備えてもよい。
図３に示されるように、第１接合型電界効果トランジスタ５は、第１導電型のドリフト層２１と、第１導電型の第１ソース領域２７ａと、第１導電型とは異なる第２導電型の第１ゲート領域２５ａと、第１導電型の第１ドレイン領域２８ａと、第２導電型の半導体領域３６とを含む。本実施の形態では、第１導電型はｎ型であり、第２導電型はｐ型である。第１導電型はｐ型であってもよく、第２導電型はｎ型であってもよい。ドリフト層２１、第１ソース領域２７ａ、第１ゲート領域２５ａ、第１ドレイン領域２８ａ及び半導体領域３６は、シリコン、窒化ガリウム、炭化珪素のような半導体材料で形成されている。
ドリフト層２１は、第２導電型の半導体基板２０上に設けられてもよい。ドリフト層２１が半導体基板２０上に設けられていることは、ドリフト層２１が半導体基板２０に接触していること、または、ドリフト層２１が半導体基板２０の上方に設けられていることを意味する。ドリフト層２１は、第１主面２１ａと、第１主面２１ａとは反対側の第２主面２１ｂを有している。例えば、第１主面２１ａは、半導体基板２０から遠位してもよく、かつ、第２主面２１ｂは、半導体基板２０に近位してもよい。ドリフト層２１の第１主面２１ａの平面視において、第２導電型の外周層２２は、ドリフト層２１の外周に設けられている。外周層２２が半導体基板２０上に設けられてもよい。
第１ドレイン領域２８ａは、ドリフト層２１内に形成されている。第１ドレイン領域２８ａは、ドリフト層２１の第１主面２１ａ内に形成されている。第１ドレイン領域２８ａは、ドリフト層２１の第２主面２１ｂから離間されている。
半導体領域３６は、ドリフト層２１内に形成されている。半導体領域３６は、ドリフト層２１の第１主面２１ａ内に形成されている。半導体領域３６は、ドリフト層２１の第２主面２１ｂから離間されている。
第１ソース領域２７ａは、ドリフト層２１の第１主面２１ａ内に形成されている。第１ソース領域２７ａは、半導体領域３６中に設けられている。第１ソース領域２７ａは、半導体領域３６に囲まれている。第１ソース領域２７ａは、ドリフト層２１の第２主面２１ｂから離間されている。
第１ゲート領域２５ａは、ドリフト層２１内に形成されている。第１ゲート領域２５ａは、ドリフト層２１の第１主面２１ａ内に形成されている。第１ゲート領域２５ａは、第１ソース領域２７ａ（半導体領域３６）と第１ドレイン領域２８ａとの間に設けられている。
第１ゲート領域２５ａは、ドリフト層２１の第２主面２１ｂから離間されている。ドリフト層２１の第２主面２１ｂと第１ゲート領域２５ａとの間に、第１導電型のチャネル領域２１ｃが形成される。チャネル領域２１ｃは、第１ソース領域２７ａと第１ドレイン領域２８ａとの間にあり、かつ、ドリフト層２１の第２主面２１ｂと第１ゲート領域２５ａとの間にある、ドリフト層２１の一部である。チャネル領域２１ｃの幅（チャネル幅）は、ドリフト層２１の第２主面２１ｂと第１ゲート領域２５ａとの間の間隔によって与えられる。
第１ゲート領域２５ａと第１ドレイン領域２８ａと半導体領域３６とは、互いに離間されている。第１ゲート領域２５ａと第１ドレイン領域２８ａと第１ソース領域２７ａ（半導体領域３６）とは、互いに離間されている。ドリフト層２１の第１主面２１ａ上に、絶縁膜３０が設けられてもよい。絶縁膜３０は、例えば、二酸化珪素膜または窒化シリコン膜である。
第１接合型電界効果トランジスタ５は、第１ソース電極３２ａと、第１ゲート電極３１ａと、第１ドレイン電極３３ａと、制御電極３８とをさらに含む。第１ソース電極３２ａは、第１ソース領域２７ａに電気的に接続されている。第１ソース電極３２ａは、絶縁膜３０を貫通してもよい。第１ゲート電極３１ａは、第１ゲート領域２５ａに電気的に接続されている。第１ゲート電極３１ａは、絶縁膜３０を貫通して、第１ゲート領域２５ａ中に設けられている第２導電型の第１ゲートコンタクト領域２６ａに接続されてもよい。第１ドレイン電極３３ａは、第１ドレイン領域２８ａに電気的に接続されている。第１ドレイン電極３３ａは、絶縁膜３０を貫通してもよい。
制御電極３８は、半導体領域３６に電気的に接続されている。制御電極３８は、絶縁膜３０を貫通して、半導体領域３６中に設けられた第２導電型のコンタクト領域３７に接続されてもよい。
図４に示されるように、第２接合型電界効果トランジスタ６は、ドリフト層２１と、第１導電型の第２ソース領域２７ｂと、第２導電型の第２ゲート領域２５ｂと、第１導電型の第２ドレイン領域２８ｂとを含む。第２ソース領域２７ｂ、第２ゲート領域２５ｂ、第２ドレイン領域２８ｂは、シリコン、窒化ガリウム、炭化珪素のような半導体材料で形成されている。
第２ドレイン領域２８ｂは、ドリフト層２１内に形成されている。第２ドレイン領域２８ｂは、ドリフト層２１の第１主面２１ａ内に形成されている。第２ドレイン領域２８ｂは、ドリフト層２１の第２主面２１ｂから離間されている。
第２ソース領域２７ｂは、ドリフト層２１内に形成されている。第２ソース領域２７ｂは、ドリフト層２１の第１主面２１ａ内に形成されている。第２ソース領域２７ｂは、ドリフト層２１の第２主面２１ｂから離間されている。
第２ゲート領域２５ｂは、ドリフト層２１内に形成されている。第２ゲート領域２５ｂは、ドリフト層２１の第１主面２１ａ内に形成されている。第２ゲート領域２５ｂは、第２ソース領域２７ｂと第２ドレイン領域２８ｂとの間に設けられている。第２ゲート領域２５ｂと第２ドレイン領域２８ｂと第２ソース領域２７ｂとは、互いに離間されている。
第２ゲート領域２５ｂは、ドリフト層２１の第２主面２１ｂから離間されている。ドリフト層２１の第２主面２１ｂと第２ゲート領域２５ｂとの間に、第１導電型のチャネル領域２１ｄが形成される。チャネル領域２１ｄは、第２ソース領域２７ｂと第２ドレイン領域２８ｂとの間にあり、かつ、ドリフト層２１の第２主面２１ｂと第２ゲート領域２５ｂとの間にある、ドリフト層２１の一部である。チャネル領域２１ｄの幅（チャネル幅）は、ドリフト層２１の第２主面２１ｂと第２ゲート領域２５ｂとの間の間隔によって与えられる。
半導体領域３６は、第１接合型電界効果トランジスタ５及び第２接合型電界効果トランジスタ６のうち第１接合型電界効果トランジスタ５に選択的に設けられている。半導体領域３６は、第２接合型電界効果トランジスタ６には設けられていない。半導体領域３６は、第２接合型電界効果トランジスタ６から離間されている。半導体領域３６は、第２ソース領域２７ｂから離間されている。
第２接合型電界効果トランジスタ６は、第２ソース電極３２ｂと、第２ゲート電極３１ｂと、第２ドレイン電極３３ｂとをさらに含む。第２ソース電極３２ｂは、第２ソース領域２７ｂに電気的に接続されている。第２ソース電極３２ｂは、絶縁膜３０を貫通してもよい。第２ゲート電極３１ｂは、第２ゲート領域２５ｂに電気的に接続されている。第２ゲート電極３１ｂは、絶縁膜３０を貫通して、第２ゲート領域２５ｂ中に設けられている第２導電型の第２ゲートコンタクト領域２６ｂに接続されてもよい。第２ドレイン電極３３ｂは、第２ドレイン領域２８ｂに電気的に接続されている。第２ドレイン電極３３ｂは、絶縁膜３０を貫通してもよい。
第２接合型電界効果トランジスタ６は、第１接合型電界効果トランジスタ５に並列に配置されている。半導体装置３は、複数の第１接合型電界効果トランジスタ５と、複数の第２接合型電界効果トランジスタ６を備えてもよい。第１接合型電界効果トランジスタ５の数は、第２接合型電界効果トランジスタ６の数に等しくてもよい。第１接合型電界効果トランジスタ５の数は、第２接合型電界効果トランジスタ６の数より多くてもよい。第１接合型電界効果トランジスタ５の数は、第２接合型電界効果トランジスタ６の数より少なくてもよい。複数の第１接合型電界効果トランジスタ５と複数の第２接合型電界効果トランジスタ６とは交互に配置されてもよい。
第１ゲート領域２５ａと第２ゲート領域２５ｂとは、互いに接続されて、ゲート領域２５（図２を参照）を形成している。第１ゲート領域２５ａは、第１接合型電界効果トランジスタ５に含まれるゲート領域２５の第１部分である。第２ゲート領域２５ｂは、第２接合型電界効果トランジスタ６に含まれるゲート領域２５の第２部分である。ドリフト層２１の第１主面２１ａの平面視において、ゲート領域２５は、ドリフト層２１を、第１ソース領域２７ａ及び第２ソース領域２７ｂに近位する第１ドリフト層部分と、第１ドレイン領域２８ａ及び第２ドレイン領域２８ｂに近位する第２ドリフト層部分とに区分している。ドリフト層２１の第１主面２１ａの平面視において、ゲート領域２５は、閉ループの形状を有してもよい。
第１ゲートコンタクト領域２６ａと第２ゲートコンタクト領域２６ｂとは、互いに接続されて、ゲートコンタクト領域２６（図２を参照）を形成している。第１ゲートコンタクト領域２６ａは、第１接合型電界効果トランジスタ５に含まれるゲートコンタクト領域２６の第１部分である。第２ゲート領域２５ｂは、第２接合型電界効果トランジスタ６に含まれるゲートコンタクト領域２６の第２部分である。ドリフト層２１の第１主面２１ａの平面視において、ゲートコンタクト領域２６は、ドリフト層２１を、第１ソース領域２７ａ及び第２ソース領域２７ｂに近位する第１ドリフト層部分と、第１ドレイン領域２８ａ及び第２ドレイン領域２８ｂに近位する第２ドリフト層部分とに区分している。ドリフト層２１の第１主面２１ａの平面視において、ゲートコンタクト領域２６は、閉ループの形状を有してもよい。
第１ドレイン領域２８ａと第２ドレイン領域２８ｂとは、互いに接続されて、ドレイン領域２８（図２を参照）を形成している。第１ドレイン領域２８ａは、第１接合型電界効果トランジスタ５に含まれるドレイン領域２８の第１部分である。第２ドレイン領域２８ｂは、第２接合型電界効果トランジスタ６に含まれるドレイン領域２８の第２部分である。ドリフト層２１の第１主面２１ａの平面視において、ドレイン領域２８は、閉ループの形状を有してもよい。ドリフト層２１の第１主面２１ａの平面視において、ドレイン領域２８は、ゲート領域２５の内側に配置されてもよい。ドリフト層２１の第１主面２１ａの平面視において、第１ソース領域２７ａ、第２ソース領域２７ｂ、半導体領域３６、コンタクト領域３７は、ゲート領域２５の外側に配置されてもよい。
図２に示されるように、半導体装置３は、第１ドレイン領域２８ａに近位するハイサイド領域２３と、第１ソース領域２７ａに近位するローサイド領域２４とをさらに備える。ハイサイド領域２３は、ハイサイドゲートドライバ１３（図１を参照）を含む。ローサイド領域２４には、ローサイドゲートドライバ１４（図１を参照）を含む。
ドリフト層２１の第１主面２１ａの平面視において、ハイサイド領域２３は、ドレイン領域２８の内側に配置されてもよい。ドリフト層２１の第１主面２１ａの平面視において、ハイサイド領域２３は、ドレイン領域２８によって囲まれてもよい。ドリフト層２１の第１主面２１ａの平面視において、ハイサイド領域２３は、ドリフト層２１によって囲まれてもよい。ドリフト層２１の第１主面２１ａの平面視において、ハイサイド領域２３は、ゲート領域２５によって囲まれてもよい。ドリフト層２１の第１主面２１ａの平面視において、ローサイド領域２４は、ドリフト層２１の外側に配置されてもよい。
ドリフト層２１の第１主面２１ａの平面視において、第１接合型電界効果トランジスタ５及び第２接合型電界効果トランジスタ６は、ハイサイド領域２３とローサイド領域２４との間に配置されてもよい。ドリフト層２１の第１主面２１ａの平面視において、ハイサイド領域２３は、第１接合型電界効果トランジスタ５及び第２接合型電界効果トランジスタ６の内側に配置されてもよい。ドリフト層２１の第１主面２１ａの平面視において、ハイサイド領域２３は、第１接合型電界効果トランジスタ５と第２接合型電界効果トランジスタ６とによって囲まれてもよい。ドリフト層２１の第１主面２１ａの平面視において、ローサイド領域２４は、第１接合型電界効果トランジスタ５及び第２接合型電界効果トランジスタ６の外側に配置されてもよい。
図５から図１４を参照して、比較例の半導体装置と比べながら、本実施の形態の半導体装置３の駆動方法及び作用を説明する。
図７から図９に示されるように、比較例の半導体装置は、本実施の形態の半導体装置３と同様の構成を備えているが、以下の点で異なっている。比較例の半導体装置は、第２接合型電界効果トランジスタ６のみを備えており、第１接合型電界効果トランジスタ５を備えていない。すなわち、比較例の半導体装置は、第２導電型の半導体領域３６と、コンタクト領域３７と、制御電極３８とを備えていない。比較例の半導体装置では、ドリフト層２１の第１主面２１ａの平面視において、第２ソース領域２７ｂ、第２ソース電極３２ｂ、第２ゲート領域２５ｂ、第２ゲートコンタクト領域２６ｂ、第２ゲート電極３１ｂ、第２ドレイン領域２８ｂ及び第２ドレイン電極３３ｂは、各々、閉ループの形状を有している。
比較例の半導体装置の一例では、第２ゲート電極３１ｂに０Ｖのゲート電圧Ｖgが印加されている。第２ソース電極３２ｂに、ゲート電圧Ｖgよりも大きなソース電圧Ｖsoが印加されている。第２ドレイン電極３３ｂにゲート電圧Ｖgよりも大きなドレイン電圧Ｖdが印加されている。
図７に示されるように、最初に、第２ドレイン電極３３ｂに、ソース電圧Ｖsoより小さくかつゲート電圧Ｖgより大きなドレイン電圧Ｖdが印加される。ソース電圧Ｖsoはドレイン電圧Ｖdよりも大きいため、第２ソース領域２７ｂから第２ドレイン領域２８ｂに電流Ｉ（充電電流ＩCHG）が流れる（図１４の状態Ａ及び状態Ｂ）。充電電流ＩCHGは、第２ドレイン電極３３ｂに電気的に接続されているブートストラップコンデンサ１５に流れ込む。ブートストラップコンデンサ１５は充電される。ブートストラップコンデンサ１５の電圧（ブートストラップ電圧ＶBSC）が上昇して（図５（Ａ）を参照）、ドレイン電圧Ｖdも上昇する（図５（Ｂ）を参照）。
図５に示されるように、ブートストラップコンデンサ１５の充電が完了して、ローサイドスイッチング素子１７がオン状態からオフ状態に切り換わり、かつ、ハイサイドスイッチング素子１６がオフ状態からオン状態に切り換わるとき、ブートストラップコンデンサ１５の基準電圧がハイサイドフローティング電源オフセット電圧ＶSに急速に上昇する。そのため、ブートストラップコンデンサ１５に電気的に接続されている接合型電界効果トランジスタ（第１接合型電界効果トランジスタ５及び第２接合型電界効果トランジスタ６）のドレイン電極Ｄ（第１ドレイン電極３３ａ及び第２ドレイン電極３３ｂ）も急速に上昇する。
図９に示されるように、ドレイン電圧Ｖdが上昇して、ソース電圧Ｖsoを超えてＶd1以上となる。第１導電型のドリフト層２１と第２導電型の第２ゲート領域２５ｂとによって形成されるｐｎ接合に大きな逆バイアス電圧が印加される。第１導電型のドリフト層２１と第２導電型の第２ゲート領域２５ｂとの間に形成される空乏領域４０ｂは、ドリフト層２１に広がる。ドレイン電圧ＶdがＶd1以上であるため、空乏領域４０ｂはチャネル領域２１ｄの全幅に広がる。Ｖd1は、空乏領域４０ｂがドリフト層２１の第２主面２１ｂに達するときのドレイン電圧Ｖdである。こうして、第２ソース領域２７ｂと第２ドレイン領域２８ｂとの間の電流Ｉの流れが遮断される（図１４の状態Ｄ）。
しかし、図８に示されるように、ドレイン電圧Ｖdがソース電圧Ｖsoよりも大きくかつＶd1よりも小さい期間Ｔ（図６）が存在する。この期間Ｔの間、空乏領域４０ｂはドリフト層２１の第２主面２１ｂに達していない。ドレイン電圧Ｖdはソース電圧Ｖsoよりも大きいため、第２ドレイン領域２８ｂから第２ソース領域２７ｂに電流Ｉ（テール電流Ｉt）が流れる（図１４の状態Ｃ）。比較例の半導体装置では、期間Ｔ(図６）の間に、大きなスイッチング損失が発生する。
これに対し、本実施の形態の半導体装置３では、比較例よりも第２接合型電界効果トランジスタ６の数または面積が減少しているととともに、第１接合型電界効果トランジスタ５がさらに設けられている。半導体装置３の一例では、第１ゲート電極３１ａ及び第２ゲート電極３１ｂに０Ｖのゲート電圧Ｖgが印加されている。第１ソース電極３２ａ及び第２ソース電極３２ｂに、ゲート電圧Ｖgよりも大きなソース電圧Ｖsoが印加されている。第１ドレイン電極３３ａ及び第２ドレイン電極３３ｂにゲート電圧Ｖgよりも大きなドレイン電圧Ｖdが印加されている。本実施の形態の半導体装置３に含まれる第２接合型電界効果トランジスタ６は、比較例の半導体装置に含まれる第２接合型電界効果トランジスタ６と同様に動作する。これに対し、本実施の形態の半導体装置３に含まれる第１接合型電界効果トランジスタ５は、以下のように動作する。
図１０に示されるように、最初に、第１ドレイン電極３３ａに、ソース電圧Ｖsoより小さくかつゲート電圧Ｖgより大きなドレイン電圧Ｖdが印加される。制御電極３８に、ドレイン電圧Ｖdよりも小さな制御電圧Ｖpを印加する。第１導電型のドリフト層２１と第２導電型の半導体領域３６とによって形成されるｐｎ接合に逆バイアス電圧が印加される。第１導電型のドリフト層２１と第２導電型の半導体領域３６との間に形成される空乏領域４１は、半導体領域３６に広がる。さらに、第１導電型の第１ソース領域２７ａと第２導電型の半導体領域３６とによって形成されるｐｎ接合に逆バイアス電圧が印加される。第１導電型の第１ソース領域２７ａと第２導電型の半導体領域３６との間に形成される空乏領域４２は、半導体領域３６に広がる。
空乏領域４１と空乏領域４２とは互いにつながって、第１ソース領域２７ａとドリフト層２１との間にパンチスルーが生じる。そのため、第１ソース領域２７ａから、チャネル領域２１ｃを通って、第１ドレイン領域２８ａに、電流Ｉ（充電電流ＩCHG）が流れる（図１４の状態Ａ）。充電電流ＩCHGは、第１ドレイン電極３３ａに電気的に接続されているブートストラップコンデンサ１５に流れ込む。ブートストラップコンデンサ１５は充電される。ブートストラップコンデンサ１５の電圧（ブートストラップ電圧ＶBSC）が上昇して（図５（Ａ）を参照）、ドレイン電圧Ｖdも上昇する（図５（Ｂ）を参照）。
図５に示されるように、ブートストラップコンデンサ１５の充電が完了して、ローサイドスイッチング素子１７がオン状態からオフ状態に切り換わり、ハイサイドスイッチング素子１６がオフ状態からオン状態に切り換わるとき、ブートストラップコンデンサ１５の基準電圧がハイサイドフローティング電源オフセット電圧ＶSに急速に上昇する。そのため、ブートストラップコンデンサ１５に電気的に接続されている接合型電界効果トランジスタ（第１接合型電界効果トランジスタ５及び第２接合型電界効果トランジスタ６）のドレイン電極Ｄ（第１ドレイン電極３３ａ及び第２ドレイン電極３３ｂ）も急速に上昇する。
図１１に示されるように、ドレイン電圧Ｖdが上昇して、ソース電圧Ｖso未満かつブートストラップ下限電圧ＶBSCU超となる。このとき、制御電極３８に、ドレイン電圧Ｖdに等しい制御電圧Ｖpを印加してもよい（図１４の状態Ｂ）。ブートストラップ下限電圧ＶBSCUは、ハイサイドスイッチング素子１６（図１を参照）における正常なゲート動作を実現できるブートストラップコンデンサ１５の電圧（ブートストラップ電圧ＶBSC）の下限である。以下の理由により、ドレイン電圧Ｖdがソース電圧Ｖso未満かつブートストラップ下限電圧ＶBSCU超であるときに、制御電圧Ｖpをドレイン電圧Ｖd未満からドレイン電圧Ｖdに変化させることによって、より短時間で、状態Ａ（図１０及び図１４）から状態Ｃ（図１２及び図１４）に遷移させることができる。
状態Ａ（図１０及び図１４）における制御電圧Ｖp（＜Ｖd）と状態Ｃ（図１２及び図１４）における制御電圧Ｖp（＝Ｖso）との間の差は大きく、状態Ａ（図１０及び図１４）における制御電圧Ｖp（＜Ｖd）から状態Ｃ（図１２及び図１４）における制御電圧Ｖp（＝Ｖso）に直接切り換えるのに長い時間がかかる。これに対し、状態Ａ（図１０及び図１４）における制御電圧Ｖp（＜Ｖd）と状態Ｂ（図１１及び図１４）における制御電圧Ｖp（＝Ｖd）との間の差はより小さい。状態Ｂ（図１１及び図１４）における制御電圧Ｖp（＝Ｖd）と状態Ｃ（図１２及び図１４）における制御電圧Ｖp（＝Ｖso）との間の差はより小さい。そのため、より短い時間で、状態Ａ（図１０及び図１４）における制御電圧Ｖp（＜Ｖd）から状態Ｂ（図１１及び図１４）における制御電圧Ｖp（＝Ｖd）に切り換えることができる。より短い時間で、状態Ｂ（図１１及び図１４）における制御電圧Ｖp（＝Ｖd）から状態Ｃ（図１２及び図１４）における制御電圧Ｖp（＝Ｖso）に切り換えることができる。
また、以下の理由により、ドレイン電圧Ｖdがソース電圧Ｖso未満かつブートストラップ下限電圧ＶBSCU超であるときに、制御電極３８にドレイン電圧Ｖdに等しい制御電圧Ｖpを印加しても問題ない。
制御電圧Ｖpはドレイン電圧Ｖdに等しいため、第１導電型のドリフト層２１と第２導電型の半導体領域３６との間に形成されるｐｎ接合に、逆バイアス電圧が印加されなくなる。空乏領域４１は、半導体領域３６にほとんど広がらない。第１導電型の第１ソース領域２７ａと第２導電型の半導体領域３６との間に形成されるｐｎ接合に印加される逆バイアス電圧は減少する。半導体領域３６における空乏領域４２の広がりは、状態Ａ（図１０及び図１４を参照）における空乏領域４２の広がりよりも、減少する。空乏領域４１と空乏領域４２とは互いに離れて、第１ソース領域２７ａとドリフト層２１との間のパンチスルーが解消される。
第１導電型の第１ソース領域２７ａと第２導電型の半導体領域３６との間に形成されるｐｎ接合に印加される逆バイアス電圧が印加されている。そのため、このｐｎ接合は、第１ソース領域２７ａと第１ドレイン領域２８ａとの間に電流Ｉが流れることを阻止する。ブートストラップ電圧ＶBSCがさらに上昇しなくなる。しかし、ドレイン電圧Ｖdはブートストラップ下限電圧ＶBSCU超である。そのため、ブートストラップ下限電圧ＶBSCU超であるブートストラップ電圧ＶBSCを利用して、ハイサイドスイッチング素子１６（図１を参照）における正常なゲート動作を実現できる。
図１２に示されるように、ドレイン電圧Ｖdがさらに上昇して、ソース電圧Ｖsoよりも大きくかつＶd1よりも小さくなる（図６に示される期間Ｔ）。このとき、制御電圧Ｖpをソース電圧Ｖsoに等しくする（図１４の状態Ｃ）。第１導電型のドリフト層２１と第２導電型の半導体領域３６との間に形成されるｐｎ接合に印加される逆バイアス電圧が減少する。半導体領域３６における空乏領域４１の広がりは、状態Ａ（図１０及び図１４を参照）における空乏領域４１の広がりよりも、減少する。第１導電型の第１ソース領域２７ａと第２導電型の半導体領域３６との間に形成されるｐｎ接合に、逆バイアス電圧が印加されなくなる。空乏領域４２は、半導体領域３６にほとんど広がらない。空乏領域４１と空乏領域４２とは互いに離れており、第１ソース領域２７ａとドリフト層２１との間のパンチスルーは生じない。
第１導電型のドリフト層２１と第２導電型の半導体領域３６との間に形成されるｐｎ接合に逆バイアス電圧が印加されている。そのため、このｐｎ接合は、第１ドレイン領域２８ａから第１ソース領域２７ａにテール電流Ｉtが流れることを阻止する（図１４の状態Ｃ）。本実施の形態の半導体装置は、期間Ｔ（図６を参照）の間に発生するスイッチング損失を低減させることができる。
図１３に示されるように、ドレイン電圧Ｖdがさらに上昇して、ソース電圧Ｖsoを超えてＶd1以上となる。第１導電型のドリフト層２１と第２導電型の第２ゲート領域２５ｂとによって形成されるｐｎ接合に大きな逆バイアス電圧が印加される。第１導電型のドリフト層２１と第２導電型の第１ゲート領域２５ａとの間に形成される空乏領域４０ａは、ドリフト層２１に広がる。ドレイン電圧ＶdがＶd1以上であるため、空乏領域４０ａはチャネル領域２１ｃの全幅に広がる。Ｖd1は、空乏領域４０ａがドリフト層２１の第２主面２１ｂに達するときのドレイン電圧Ｖdである。こうして、第１ソース領域２７ａと第１ドレイン領域２８ａとの間の電流Ｉの流れが遮断される（図１４の状態Ｄ）。
さらに、図１３及び図１４に示される状態Ｄでは、第１導電型のドリフト層２１と第２導電型の半導体領域３６との間に形成されるｐｎ接合に逆バイアス電圧が印加されている。そのため、このｐｎ接合もまた、第１ソース領域２７ａと第１ドレイン領域２８ａとの間に電流Ｉが流れることを阻止する。
本実施の形態の半導体装置３及びその駆動方法の効果を説明する。
本実施の形態の半導体装置３は、第１接合型電界効果トランジスタ５を備える。第１接合型電界効果トランジスタ５は、第１導電型のドリフト層２１と、第１導電型の第１ソース領域２７ａと、第１導電型とは異なる第２導電型の第１ゲート領域２５ａと、第１導電型の第１ドレイン領域２８ａと、第２導電型の半導体領域３６とを含む。第１接合型電界効果トランジスタ５は、第１ソース電極３２ａと、第１ゲート電極３１ａと、第１ドレイン電極３３ａと、制御電極３８とをさらに含む。第１ソース電極３２ａは、第１ソース領域２７ａに電気的に接続されている。第１ゲート電極３１ａは、第１ゲート領域２５ａに電気的に接続されている。第１ドレイン電極３３ａは、第１ドレイン領域２８ａに電気的に接続されている。制御電極３８は、半導体領域３６に電気的に接続されている。第１ゲート領域２５ａと第１ドレイン領域２８ａと半導体領域３６とは、ドリフト層２１の第１主面２１ａ内に形成されており、かつ、互いに離間されている。第１ソース領域２７ａは、ドリフト層２１の第１主面２１ａ内に形成されており、かつ、半導体領域３６中に設けられている。第１ゲート領域２５ａは、第１ソース領域２７ａと第１ドレイン領域２８ａとの間に設けられており、かつ、第１主面２１ａとは反対側のドリフト層２１の第２主面２１ｂから離間されている。
第１ドレイン電極３３ａに印加されるドレイン電圧Ｖdが第１ソース電極３２ａに印加されるソース電圧Ｖsoよりも大きくかつＶd1未満であっても、第１導電型のドリフト層２１と第２導電型の半導体領域３６との間に形成されるｐｎ接合に逆バイアス電圧が印加される。このｐｎ接合は、ドレイン電圧Ｖdがソース電圧Ｖsoよりも大きくかつＶd1未満である期間Ｔ（図６）の間に、第１ドレイン領域２８ａから第１ソース領域２７ａにテール電流Ｉtが流れることを阻止する。半導体装置３は、テール電流Ｉtを低減することができる。
本実施の形態の半導体装置３は、第１接合型電界効果トランジスタ５に並列に配置されている第２接合型電界効果トランジスタ６をさらに備える。第２接合型電界効果トランジスタ６は、ドリフト層２１と、第１導電型の第２ソース領域２７ｂと、第２導電型の第２ゲート領域２５ｂと、第１導電型の第２ドレイン領域２８ｂとを含む。第２接合型電界効果トランジスタ６は、第２ソース電極３２ｂと、第２ゲート電極３１ｂと、第２ドレイン電極３３ｂとを含む。第２ソース電極３２ｂは、第２ソース領域２７ｂに電気的に接続されている。第２ゲート電極３１ｂは、第２ゲート領域２５ｂに電気的に接続されている。第２ドレイン電極３３ｂは、第２ドレイン領域２８ｂに電気的に接続されている。第２ソース領域２７ｂと第２ゲート領域２５ｂと第２ドレイン領域２８ｂとは、ドリフト層２１の第１主面２１ａ内に形成されており、かつ、互いに離間されている。第２ゲート領域２５ｂは、第２ソース領域２７ｂと第２ドレイン領域２８ｂとの間に設けられており、かつ、ドリフト層２１の第２主面２１ｂから離間されている。半導体領域３６は、第１接合型電界効果トランジスタ５及び第２接合型電界効果トランジスタ６のうち第１接合型電界効果トランジスタ５に選択的に設けられている。
このように、第２導電型の半導体領域３６を含まない第２接合型電界効果トランジスタ６は、第１接合型電界効果トランジスタ５に並列に配置されている。そのため、半導体装置３のオン抵抗が減少する。
本実施の形態の半導体装置３では、第１ゲート領域２５ａと第２ゲート領域２５ｂとは、互いに接続されて、ゲート領域２５を形成している。ドリフト層２１の第１主面２１ａの平面視において、ゲート領域２５は、ドリフト層２１を、第１ソース領域２７ａ及び第２ソース領域２７ｂに近位する第１ドリフト層部分と、第１ドレイン領域２８ａ及び第２ドレイン領域２８ｂに近位する第２ドリフト層部分とに区分している。そのため、半導体装置３は、テール電流Ｉtを低減することができる。
本実施の形態の半導体装置３は、第１ドレイン領域２８ａに近位するハイサイド領域２３と、第１ソース領域２７ａに近位するローサイド領域２４とをさらに備える。ハイサイド領域２３は、ハイサイドゲートドライバ１３を含み、ローサイド領域２４には、ローサイドゲートドライバ１４を含む。そのため、半導体装置３に、第１接合型電界効果トランジスタ５と、ハイサイドゲートドライバ１３とが、コンパクトに集積され得る。
本実施の形態の半導体装置３の駆動方法は、第１ドレイン電極３３ａに印加されるドレイン電圧Ｖdが第１ソース電極３２ａに印加されるソース電圧Ｖso未満であるときに、制御電極３８に、ドレイン電圧Ｖdより小さな第１制御電圧（制御電圧Ｖp）を印加して、第１ソース領域２７ａとドリフト層２１との間にパンチスルーを生じさせることを備える。本実施の形態の半導体装置３の駆動方法は、ドレイン電圧Ｖdがソース電圧Ｖsoより大きいときに、制御電極３８に、ソース電圧Ｖsoに等しい第２制御電圧（制御電圧Ｖp）を印加することを備える。
第１ドレイン電極３３ａに印加されるドレイン電圧Ｖdが第１ソース電極３２ａに印加されるソース電圧Ｖsoよりも大きくかつＶd1未満であっても、第１導電型のドリフト層２１と第２導電型の半導体領域３６との間に形成されるｐｎ接合に逆バイアス電圧が印加される。このｐｎ接合は、ドレイン電圧Ｖdがソース電圧Ｖsoよりも大きくかつＶd1未満である期間Ｔ（図６）の間に、第１ドレイン領域２８ａから第１ソース領域２７ａにテール電流Ｉtが流れることを阻止する。本実施の形態の半導体装置３の駆動方法は、テール電流Ｉtを低減することができる。また、ドレイン電圧Ｖdがソース電圧Ｖso未満であるときに、第１ソース領域２７ａとドリフト層２１との間にパンチスルーが生じている。そのため、ドレイン電圧Ｖdがソース電圧Ｖso未満であるときに、本実施の形態の半導体装置３の駆動方法は、第１ソース領域２７ａから第１ドレイン領域２８ａに電流Ｉ（充電電流ＩCHG）が流れることを可能にする。
本実施の形態の半導体装置３の駆動方法は、第１ドレイン電極３３ａに印加されるドレイン電圧Ｖdが第１ソース電極３２ａに印加されるソース電圧Ｖso未満かつブートストラップ下限電圧ＶBSCU以下であるときに、制御電極３８に、ドレイン電圧Ｖdより小さな第１制御電圧（制御電圧Ｖp）を印加して、第１ソース領域２７ａとドリフト層２１との間にパンチスルーを生じさせることを備える。本実施の形態の半導体装置３の駆動方法は、ドレイン電圧Ｖdがソース電圧Ｖso未満かつブートストラップ下限電圧ＶBSCU超であるときに、制御電極３８に、ドレイン電圧Ｖdに等しい第３制御電圧（制御電圧Ｖp）を印加することを備える。本実施の形態の半導体装置３の駆動方法は、ドレイン電圧Ｖdがソース電圧Ｖsoより大きいときに、制御電極３８に、ソース電圧Ｖsoに等しい第２制御電圧（制御電圧Ｖp）を印加することを備える。ハイサイドゲートドライバ１３は、ブートストラップコンデンサ１５と、ハイサイドスイッチング素子１６（図１を参照）とに電気的に接続されている。ブートストラップコンデンサ１５は、第１ドレイン電極３３ａに電気的に接続されている。ブートストラップ下限電圧ＶBSCUは、ハイサイドスイッチング素子１６（図１を参照）における正常なゲート動作を実現できるブートストラップコンデンサ１５の電圧の下限である。
そのため、ドレイン電圧Ｖdがソース電圧Ｖsoよりも大きくかつＶd1未満である期間Ｔ（図６）の間に、第１ドレイン領域２８ａから第１ソース領域２７ａにテール電流Ｉtが流れることが阻止される。本実施の形態の半導体装置３の駆動方法は、テール電流Ｉtを低減することができる。ドレイン電圧Ｖdがソース電圧Ｖso未満かつブートストラップ下限電圧ＶBSCU以下であるときに、本実施の形態の半導体装置３の駆動方法は、第１ソース領域２７ａから第１ドレイン領域２８ａに電流Ｉ（充電電流ＩCHG）が流れることを可能にする。さらに、本実施の形態の半導体装置３の駆動方法は、より短い時間で、制御電極３８に印加される制御電圧Ｖpを、ドレイン電圧Ｖdより小さな第１制御電圧からソース電圧Ｖsoに等しい第２制御電圧に切り換えることができる。本実施の形態の半導体装置３の駆動方法によれば、半導体装置３は、より短い時間で駆動され得て、より高い周波数で作動し得る。
実施の形態２．
図１５から図１８を参照して、実施の形態２の半導体装置３ｂを説明する。本実施の形態の半導体装置３ｂは、第１接合型電界効果トランジスタ５ｂと、第２接合型電界効果トランジスタ６ｂとを主に備える。本実施の形態の第１接合型電界効果トランジスタ５ｂ及び第２接合型電界効果トランジスタ６ｂとは、実施の形態１の第１接合型電界効果トランジスタ５及び第２接合型電界効果トランジスタ６と同様の構成を備えるが、主に以下の点で異なる。
図１５に示されるように、第１接合型電界効果トランジスタ５ｂ及び第２接合型電界効果トランジスタ６ｂでは、第１ゲート領域２５ａと第２ゲート領域２５ｂとは、ドリフト層２１によって、互いに離間されている。図１６に示されるように、第１ドレイン領域２８ａから第１ソース領域２７ａに流れる電流Ｉ（充電電流ＩCHG）は、第１ゲート領域２５ａの下方にあるドリフト層２１だけでなく、第１ゲート領域２５ａと第２ゲート領域２５ｂとの間にあるドリフト層２１をも通る。そのため、半導体装置３ｂ（第１接合型電界効果トランジスタ５ｂ）のオン抵抗が減少する。
図１５及び図１７に示されるように、ドリフト層２１の第１主面２１ａの平面視において、第２ゲート領域２５ｂは、第２ソース領域２７ｂを囲んでいる。第２ゲート領域２５ｂがドリフト層２１の外縁まで延在している場合には、第２ゲート領域２５ｂは、第２ソース領域２７ｂの少なくとも三方を囲んでいる。第２ゲート領域２５ｂがドリフト層２１の外縁まで延在していない場合には、第２ゲート領域２５ｂは、第２ソース領域２７ｂの四方を囲んでいる。そのため、ドレイン電圧ＶdがＶd1以上であるときに、第２ソース領域２７ｂとドレイン領域２８（第１ドレイン領域２８ａ及び第２ドレイン領域２８ｂ）との間の電流Ｉの流れが遮断される。
なお、ドレイン電圧ＶdがＶd1以上であるとき、第１導電型のドリフト層２１と第２導電型の半導体領域３６との間に形成されるｐｎ接合に逆バイアス電圧が印加されている。このｐｎ接合は、第１ソース領域２７ａと第１ドレイン領域２８ａとの間に電流Ｉが流れることを阻止する。そのため、第１ゲート領域２５ａは、第１ソース領域２７ａ（半導体領域３６）を囲んでなくてもよい。本実施の変形例では、第１ゲート領域２５ａは、第１ソース領域２７ａ（半導体領域３６）を囲んでもよい。
図１８に示されるように、互いに隣り合う第１ゲート領域２５ａと第２ゲート領域２５ｂとの間の間隔Ｇは、ドリフト層２１の第２主面２１ｂと第１ゲート領域２５ａとの間の間隔（すなわち、チャネル領域２１ｃの幅）の二倍未満であり、かつ、ドリフト層２１の第２主面２１ｂと第２ゲート領域２５ｂとの間の間隔（すなわち、チャネル領域２１ｄの幅）の二倍未満である。そのため、ドレイン電圧ＶdがＶd1以上であるとき、空乏領域４０ａ，４０ｂは、チャネル領域２１ｃ，２１ｄの全幅と、第１ゲート領域２５ａと第２ゲート領域２５ｂとの間のドリフト層２１の全幅とに広がる。ドレイン電圧ＶdがＶd1以上であるときに、ソース領域（第１ソース領域２７ａ及び第２ソース領域２７ｂ）とドレイン領域２８（第１ドレイン領域２８ａ及び第２ドレイン領域２８ｂ）との間の電流Ｉの流れが遮断される。
本実施の形態の半導体装置３ｂの駆動方法は、実施の形態１の半導体装置３の駆動方法と同様である。本実施の形態の半導体装置３ｂの駆動方法は、実施の形態１の半導体装置３の駆動方法の効果と同様である。
本実施の形態の半導体装置３ｂの効果を説明する。
本実施の形態の半導体装置３ｂでは、第１ゲート領域２５ａと第２ゲート領域２５ｂとは、互いに離間されている。ドリフト層２１の第１主面２１ａの平面視において、第２ゲート領域２５ｂは、第２ソース領域２７ｂを囲んでいる。そのため、半導体装置３ｂ（第１接合型電界効果トランジスタ５ｂ）のオン抵抗が減少する。ドレイン電圧ＶdがＶd1以上であるときに、第２ソース領域２７ｂとドレイン領域２８（第１ドレイン領域２８ａ及び第２ドレイン領域２８ｂ）との間の電流Ｉの流れが遮断される。
本実施の形態の半導体装置３ｂでは、互いに隣り合う第１ゲート領域２５ａと第２ゲート領域２５ｂとの間の第１間隔（間隔Ｇ）は、ドリフト層２１の第２主面２１ｂと第１ゲート領域２５ａとの間の第２間隔（すなわち、チャネル領域２１ｃの幅）の二倍未満であり、かつ、ドリフト層２１の第２主面２１ｂと第２ゲート領域２５ｂとの間の第３間隔（すなわち、チャネル領域２１ｄの幅）の二倍未満である。そのため、ドレイン電圧ＶdがＶd1以上であるときに、ソース領域（第１ソース領域２７ａ及び第２ソース領域２７ｂ）とドレイン領域２８（第１ドレイン領域２８ａ及び第２ドレイン領域２８ｂ）との間の電流Ｉの流れが遮断される。
今回開示された実施の形態１−２はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
１ 駆動回路、３，３ｂ 半導体装置、５，５ｂ 第１接合型電界効果トランジスタ、６，６ｂ 第２接合型電界効果トランジスタ、７ 接地、８ 電源、９ 抵抗、１１ ロジック回路、１２ レベルシフタ、１３ ハイサイドゲートドライバ、１４ ローサイドゲートドライバ、１５ ブートストラップコンデンサ、１６ ハイサイドスイッチング素子、１６ｄ，１７ｄ ダイオード、１７ ローサイドスイッチング素子、２０ 半導体基板、２１ ドリフト層、２１ａ 第１主面、２１ｂ 第２主面、２１ｃ，２１ｄ チャネル領域、２２ 外周層、２３ ハイサイド領域、２４ ローサイド領域、２５ ゲート領域、２５ａ 第１ゲート領域、２５ｂ 第２ゲート領域、２６ ゲートコンタクト領域、２６ａ 第１ゲートコンタクト領域、２６ｂ 第２ゲートコンタクト領域、２７ａ 第１ソース領域、２７ｂ 第２ソース領域、２８ ドレイン領域、２８ａ 第１ドレイン領域、２８ｂ 第２ドレイン領域、３０ 絶縁膜、３１ａ 第１ゲート電極、３１ｂ 第２ゲート電極、３２ａ 第１ソース電極、３２ｂ 第２ソース電極、３３ａ 第１ドレイン電極、３３ｂ 第２ドレイン電極、３６ 半導体領域、３７ コンタクト領域、３８ 制御電極、４０ａ，４０ｂ，４１，４２ 空乏領域。

Claims (8)

  1. 第１接合型電界効果トランジスタを備え、
    前記第１接合型電界効果トランジスタは、第１導電型のドリフト層と、前記第１導電型の第１ソース領域と、前記第１導電型とは異なる第２導電型の第１ゲート領域と、前記第１導電型の第１ドレイン領域と、前記第２導電型の半導体領域と、前記第１ソース領域に電気的に接続されている第１ソース電極と、前記第１ゲート領域に電気的に接続されている第１ゲート電極と、前記第１ドレイン領域に電気的に接続されている第１ドレイン電極と、前記半導体領域に電気的に接続されている制御電極とを含み、
    前記第１ゲート領域と前記第１ドレイン領域と前記半導体領域とは、前記ドリフト層の第１主面内に形成されており、かつ、互いに離間されており、
    前記第１ソース領域は、前記ドリフト層の前記第１主面内に形成されており、かつ、前記半導体領域中に設けられており、
    前記第１ゲート領域は、前記第１ソース領域と前記第１ドレイン領域との間に設けられており、かつ、前記第１主面とは反対側の前記ドリフト層の第２主面から離間されている、半導体装置。
  2. 前記第１接合型電界効果トランジスタに並列に配置されている第２接合型電界効果トランジスタをさらに備え、
    前記第２接合型電界効果トランジスタは、前記ドリフト層と、前記第１導電型の第２ソース領域と、前記第２導電型の第２ゲート領域と、前記第１導電型の第２ドレイン領域と、前記第２ソース領域に電気的に接続されている第２ソース電極と、前記第２ゲート領域に電気的に接続されている第２ゲート電極と、前記第２ドレイン領域に電気的に接続されている第２ドレイン電極とを含み、
    前記第２ソース領域と前記第２ゲート領域と前記第２ドレイン領域とは、前記ドリフト層の前記第１主面内に形成されており、かつ、互いに離間されており、
    前記第２ゲート領域は、前記第２ソース領域と前記第２ドレイン領域との間に設けられており、かつ、前記ドリフト層の前記第２主面から離間されており、
    前記半導体領域は、前記第１接合型電界効果トランジスタ及び前記第２接合型電界効果トランジスタのうち前記第１接合型電界効果トランジスタに選択的に設けられている、請求項１に記載の半導体装置。
  3. 前記第１ゲート領域と前記第２ゲート領域とは、互いに接続されて、ゲート領域を形成しており、
    前記ドリフト層の前記第１主面の平面視において、前記ゲート領域は、前記ドリフト層を、前記第１ソース領域及び前記第２ソース領域に近位する第１ドリフト層部分と、前記第１ドレイン領域及び前記第２ドレイン領域に近位する第２ドリフト層部分とに区分している、請求項２に記載の半導体装置。
  4. 前記第１ゲート領域と前記第２ゲート領域とは、互いに離間されており、
    前記ドリフト層の前記第１主面の平面視において、前記第２ゲート領域は、前記第２ソース領域を囲んでいる、請求項２に記載の半導体装置。
  5. 互いに隣り合う前記第１ゲート領域と前記第２ゲート領域との間の第１間隔は、前記ドリフト層の前記第２主面と前記第１ゲート領域との間の第２間隔の二倍未満であり、かつ、前記ドリフト層の前記第２主面と前記第２ゲート領域との間の第３間隔の二倍未満である、請求項４に記載の半導体装置。
  6. 前記第１ドレイン領域に近位するハイサイド領域と、
    前記第１ソース領域に近位するローサイド領域とをさらに備え、
    前記ハイサイド領域は、ハイサイドゲートドライバを含み、
    前記ローサイド領域には、ローサイドゲートドライバを含む、請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 請求項１から請求項６のいずれか一項に記載の前記半導体装置の駆動方法であって、
    前記第１ドレイン電極に印加されるドレイン電圧が前記第１ソース電極に印加されるソース電圧未満であるときに、前記制御電極に、前記ドレイン電圧より小さな第１制御電圧を印加して、前記第１ソース領域と前記ドリフト層との間にパンチスルーを生じさせることと、
    前記ドレイン電圧が前記ソース電圧より大きいときに、前記制御電極に、前記ソース電圧に等しい第２制御電圧を印加することとを備える、半導体装置の駆動方法。
  8. 請求項６に記載の前記半導体装置の駆動方法であって、
    前記第１ドレイン電極に印加されるドレイン電圧が前記第１ソース電極に印加されるソース電圧未満かつブートストラップ下限電圧以下であるときに、前記制御電極に、前記ドレイン電圧より小さな第１制御電圧を印加して、前記第１ソース領域と前記ドリフト層との間にパンチスルーを生じさせることと、
    前記ドレイン電圧が前記ソース電圧未満かつ前記ブートストラップ下限電圧超であるときに、前記制御電極に、前記ドレイン電圧に等しい第３制御電圧を印加することと、
    前記ドレイン電圧が前記ソース電圧より大きいときに、前記制御電極に、前記ソース電圧に等しい第２制御電圧を印加することとを備え、
    前記ハイサイドゲートドライバは、ブートストラップコンデンサと、ハイサイドスイッチング素子とに電気的に接続されており、
    前記ブートストラップコンデンサは、前記第１ドレイン電極に電気的に接続されており、
    前記ブートストラップ下限電圧は、前記ハイサイドスイッチング素子における正常なゲート動作を実現できる前記ブートストラップコンデンサの電圧の下限である、半導体装置の駆動方法。
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