JPS63242022A - 半導体スイツチング回路 - Google Patents

半導体スイツチング回路

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JPS63242022A
JPS63242022A JP62072988A JP7298887A JPS63242022A JP S63242022 A JPS63242022 A JP S63242022A JP 62072988 A JP62072988 A JP 62072988A JP 7298887 A JP7298887 A JP 7298887A JP S63242022 A JPS63242022 A JP S63242022A
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JP
Japan
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thyristor
base
turn
emitter
run
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JP62072988A
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English (en)
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Shigeru Sugayama
茂 菅山
Tadaaki Kariya
苅谷　忠昭
Tatsuo Shimura
志村　辰男
Shigeo Tomita
富田　滋男
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Hitachi Ltd
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Ltd
Hitachi Haramachi Electronics Ltd
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Publication date
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Priority to DE3810536A priority patent/DE3810536A1/de
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    • H03—ELECTRONIC CIRCUITRY
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    • H01—ELECTRIC ELEMENTS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、サイリスタのスイッチング回路に係り、特に
、サイリスタのドライブ回路の低消費電力化を計ること
を可能とするスイッチング回路に関する。
〔従来の技術〕
この種のサイリスタのドライブ回路に関する従ゲートと
カソードとにトランジスタのコレクタとエミッタとを接
続し、このトランジスタを制御することにより、サイリ
スタのゲートとカソード間を短絡して、サイリスタをオ
フに制御するものである。
〔発明が解決しようとする問題点〕
前記従来技術は、サイリスタをターンオフ制御する際の
制御用のドライブ電流に関する配慮がなされておらず、
サイリスタのターンオフ電流の増加に伴って、サイリス
タのゲートとカソード間を短絡するためのトランジスタ
のベース電流、すなわち、サイリスタをターンオフ制御
するためのドライブ電流が増大し、大きなドライブ電力
が必要になるという問題点を有する。
本発明の目的は、サイリスタのオン、オフを行うドライ
バー回路、特に、サイリスタのターンオフ用のドライバ
ー回路の消費電力を低減することのできるスイッチング
回路を提供することにある。
〔問題点を解決するための手段〕
本発明によれば、前記目的は、サイリスタを構成するＰ
エミッタ層とＮベース層間に流れる電流をＰＮＰ　）ラ
ンリスタのベース、エミッタ接合に分流させておき、こ
のＰＮＰトランジスタのコレクタ電流を、外部制御信号
によって制御し、前記サイリスタに流れている電流の一
部を前記ＰＮＰトランジスタのコレクタを介して、サイ
リスタのゲートとカソード間を短絡するように、サイリ
スタのゲートとカソード間に接続されたターンオフ制御
用のＮＰＮ　ｌ−ランリスタのベースエミッタ間に流す
ことにより達成される。
〔作　用〕
サイリスタのＰエミッタ層とＮベース層間に流れる電流
の一部をそのベース、エミッタ接合に流しているＰＮＰ
　）ランリスタに流れるベース電流は、サイリスタのア
ノード電流に比例した値となる。すなわち、サイリスタ
のアノード電流の増加に伴い、ＰＮＰ　）ランリスタの
ベース電流が増加し、ＰＮＰ　）ランリスタに流れ得る
コレクタ電流も増加する。このＰＮＰ　）ランリスタの
コレクタ電流を、サイリスタをオフする期間中に閉じる
スイッチを介して、サイリスタのゲート、カソード間を
短絡するために、サイリスタのゲート及びカソードの夫
々にそのコレクタ及びエミッタが接続されたＮＰＮ　）
ランリスタのベース、エミッタ間に流すことにより、こ
のＮＰＮ）ランリスタのコレクタ、エミッタ間のオン電
圧をサイリスタのゲート、カソード間電圧よりも低くす
ることができ、これにより、サイリスタをオフにするこ
とができる。このＮＰＮ　）ランリスタに流れるベース
、エミッタ間電流は、前記ＰＮＰ　）ランリスタのコレ
クタ電流であり、サイリスタのアノード電流の一部がＰ
ＮＰ　）ランリスタを介して分流したものである。従っ
て、このＮＰＮ　）ランリスタを駆動するための制御用
電力は、ターンオシ状態にあるサイリスタのアノード電
流の一部を利用していることになり、サイリスタをター
ンオフするために外部から与えられる電力はほとんど不
要となる。
〔実施例〕
以下、本発明によるサイリスタ駆動用のスイッチング回
路の一実施例を図面により詳細に説明する。
第１図は本発明の一実施例の回路図、第２図（ａ）。
（ｂ）、　（Ｃ１はその動作を説明する図である。第１
図において、１はサイリスタ、２はＰＮＰ　トランジス
タ、３．４はＮＰＮ　トランジスタ、５はターンオフ制
御端子、６はターンオシ制御端子、７はアノード端子、
８はカソード端子である。
第１図に示す本発明の実施例は、Ｐエミツタ層ＰＥ、Ｎ
ベース層Ｎａ、Ｐベース層Ｐ、及びＮエミッタ層Ｎ、の
４層構造を有し、Ｐエミッタ層Ｐ。
にアノード端子７が、Ｎエミッタ接合、にカソード端子
８が設けられたサイリスタ１のターンオフを制御するス
イッチング回路であり、アノード端子７とサイリスタ１
のＮベース層Ｎａに、エミッタとベースが接続されたＰ
ＮＰ　）ランリスタ２と、サイリスタ１のゲートとなる
Ｐベース層ｐｇとカソード端子８に、コレクタとエミッ
タが接続され、サイリスタ１のゲート、カソード間を短
絡し、サイリスタをターンオフに制御するＮＰＮ）ラン
リスタ３と、ＰＮＰ　）ランリスタ２のコレクタ電流を
ＮＰＮ　ｌ−ランリスタ３のベースに流す制御を行う、
ベースがターンオフ制御端子とされているスイッチ動作
を行うＮＰＮ）ランリスタ４とにより構成されている。
前述のように構成された本発明によるスイッチング回路
の実施例において、サイリスタ１をターンオンさせる場
合、サイリスタ１のゲートとなるＰベース層Ｐ、に接続
されるターンオン制御端子６に、第２図＋８）に示すよ
うな制御信号を印加し、ターンオン制御端子６とカソー
ド端子８間にゲート電流を流せばよい。この制御信号は
、第２図（ａ）に実線で示すようにパルス状のものでも
よく、また、点線で示すように、サイリスタｌがオン動
作中常に印加されていてもよい。このとき、ターンオフ
制御端子５には、制御信号が印加されておらず、ＮＰＮ
　）ランリスタ４及びＮＰＮトランジスタ３は、オフ状
態にされている。
前述のターンオン制御端子６に印加される制御信号によ
り、サイリスタ１がオンとなって、アノード端子７から
カソード端子８への電流が流れると、サイリスタ１のＰ
エミッタ層ＰＥとＮベース層Ｎ８間の電位が上昇し、こ
の電圧がＰＮＰ　）ランリスタ２のベース、エミッタ間
をバイアスし、このＰＮＰ　）ランリスタ２がオン状態
となる。しかし、前述のように、ＮＰＮ　）ランリスタ
４は、オフ状態にされているため、ＰＮＰ　）ランリス
タ２のコレクタ電流は、流れることができず、サイリス
タ１は、オン状態を保持する。このとき、サイリスタ１
のアノード端子７とカソード端子８との間の電圧は、第
２図（Ｃ）に示すように、サイリスタ１のオン状態にお
ける電圧降下電圧となり、図示しない負荷に電力の供給
を行う。
サイリスタ１をターンオフする場合、ターンオン制御端
子６に印加されていた制御信号をオフとし、該ターンオ
ン制御端子６からのカソード端子８に流していた電流を
零とし、ターンオフ制御端子５に制御信号を印加し、Ｎ
ＰＮ　）ランリスタ４をオンとする。これにより、オン
状態に保持されているＰＮＰ　ｌ−ランリスタ２のコレ
クタ電流は、ＮＰＮ　）ランリスタ４のコレクタ、エミ
ッタを介して流れ得るようになり、ＮＰＮ　）ランリス
タ３のベース電流としてＮＰＮ　）ランリスタ３のベー
スに印加される。ＮＰＮ　）ランリスタ３は、このベー
ス電流がベース、エミッタ間に流れることによりオン状
態となる。この結果、このＮＰＮ）ランリスタ３のコレ
クタ、エミッタ間電圧は、サイリスタ１のＰベース層Ｐ
Ｉ、Ｎエミツタ層Ｎ１間電圧、すなわち、サイリスタ１
のゲート、カソード間電圧より低くなり、サイリスタ１
のＰベース層Ｐ３からアノード電流の一部が放出され、
これがＮＰＮ）ランリスタ３のコレクタ電流となってカ
ソード端子８に流れ出す。この動作により、サイリスタ
１はターンオフする。このターンオフ制御のために、Ｎ
ＰＮ　）ランリスタ３のベース、エミッタ間に流す制御
電流は、サイリスタ１の負荷電流として流されているア
ノード電流の一部が、ＰＮＰ　トランジスタ２．ＮＰＮ
）ランリスタ４を介して供給されるので、サイリスタ１
をターンオフするために、ターンオフ制御端子５に印加
される制御信号の制御電力は、ＮＰＮ　）ランリスタ４
をオンとするためのＮＰＮトランジスタ４のベース駆動
のための微小電力でよい。サイリスタ１をターンオフさ
せるため、ターンオフ制御端子５に印加される制御信号
は、第２図（ｂ）に実線で示すようにパルス状のもので
もよく、また、点線で示すように、サイリスタ１のオフ
動作中、常に印加されていてもよい。一般に、サイリス
タは、アノード端子に印加される電源電圧のノイズ等に
よる変動により、誤ってオンとされる場合が多いので、
ターンオフ制御端子５に印加される制御信号は、サイリ
スタ１のオフ動作中、常に印加されていることが望まし
い。
前述の実施例は、サイリスタｌのオフ制御時の制御電力
を極めて小さくすることができるとともに、サイリスタ
のアノード電流がオフとなり、アノード、カソード間に
再印加電圧が発生する場合に、ＰＮＰ　）ランリスタ２
のコレクタ電圧が上昇し、このＰＮＰ　ｌ−ランリスタ
２のｈ□が増加するので、コレクタ電流も上昇し、ＮＰ
Ｎトランジスタ３のコレクタ、エミッタ間電圧をさらに
低下させ、再点弧現象が起りにくくなるという効果も有
する。
前述の実施例において、ＮＰＮ）ランリスタ４は、端子
５から与えられるターンオフ制御信号によりオンとなり
、ＰＮＰ　）ランリスタ２のコレクタ電流をＮＰＮ　ｌ
−ランリスタ３のベースに流し込むスイッチであればよ
＜、ＭＯＳＦＥＴ等であってもよい。
〔発明の効果〕
以上説明したように、本発明によれば、サイリスタのオ
ン、オフ制御、特にオフ制御を微少な制御電流で行うこ
とができ、サイリスタ制御の低消費電力化を計ることが
できる。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、第２図（ａ）。 （ｂ）、　（Ｃ）はその動作を説明する図である。 １・・・サイリスタ、２・・・ＰＮＰ）ランリスク１，
３゜４・・・ＮＰＮ　）ランリスク。 第１図 ４　：　ＮＰＮ　）ランシンタ ５：スフ＠１ワ：ｐｔ＠＞

Claims (1)

  1. 【特許請求の範囲】 １、サイリスタのゲートとカソード間に接続されるトラ
    ンジスタにより該サイリスタをオフ制御する半導体スイ
    ッチング回路において、サイリスタを構成するアノード
    となるＰエミッタ層とＮベース層の間に流れる電流をＰ
    ＮＰトランジスタのベース、エミッタ間に分流させ、こ
    のトランジスタのコレクタ電流をオフ制御信号により駆
    動されるスイッチ回路を介して、前記サイリスタのゲー
    トとカソード間に接続されるトランジスタのベースに流
    すように構成したことを特徴とする半導体スイッチング
    回路。 ２、前記スイッチ回路は、ＮＰＮトランジスタで構成さ
    れることを特徴とする特許請求の範囲第１項記載の半導
    体スイッチング回路。 ３、前記スイッチ回路は、ＭＯＳＦＥＴで構成されるこ
    とを特徴とする特許請求の範囲第１項記載の半導体スイ
    ッチング回路。
JP62072988A 1987-03-28 1987-03-28 半導体スイツチング回路 Pending JPS63242022A (ja)

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US07/171,383 US4833587A (en) 1987-03-28 1988-03-21 Semiconductor switching circuit
KR1019880003242A KR950008424B1 (ko) 1987-03-28 1988-03-25 반도체 스위칭 회로
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