JPH08274608A - 誘導性負荷駆動方法及び装置 - Google Patents
誘導性負荷駆動方法及び装置Info
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- JPH08274608A JPH08274608A JP7094577A JP9457795A JPH08274608A JP H08274608 A JPH08274608 A JP H08274608A JP 7094577 A JP7094577 A JP 7094577A JP 9457795 A JP9457795 A JP 9457795A JP H08274608 A JPH08274608 A JP H08274608A
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- power
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Abstract
(57)【要約】
【目的】 発熱が小さく、誤動作のない誘導性負荷駆動
方法及び誘導性負荷駆動装置を提供する。 【構成】 ドレイン領域69とは異なるタイプの基板51に
設けられたパワーＭＯＳＦＥＴ42に接続された誘導性負
荷に蓄積されたエネルギーを、前記パワーＭＯＳＦＥＴ
42を第３象限動作させ、転流させて解放させる際、該第
３象限動作を行うパワーＭＯＳＦＥＴのボディ領域58と
ドレイン領域69との接合に電流を流さないように動作さ
せる。寄生ＰＮＰトランジスタ71や寄生ＮＰＮトランジ
スタ72が導通しないので、発熱や誤動作が発生しない。
方法及び誘導性負荷駆動装置を提供する。 【構成】 ドレイン領域69とは異なるタイプの基板51に
設けられたパワーＭＯＳＦＥＴ42に接続された誘導性負
荷に蓄積されたエネルギーを、前記パワーＭＯＳＦＥＴ
42を第３象限動作させ、転流させて解放させる際、該第
３象限動作を行うパワーＭＯＳＦＥＴのボディ領域58と
ドレイン領域69との接合に電流を流さないように動作さ
せる。寄生ＰＮＰトランジスタ71や寄生ＮＰＮトランジ
スタ72が導通しないので、発熱や誤動作が発生しない。
Description
【０００１】
【産業上の利用分野】本発明は、誘導性負荷を駆動する
誘導性負荷駆動方法、及び誘導性負荷駆動装置にかか
り、特に第１象限動作を行うパワーＭＯＳＦＥＴに第３
象限動作をもさせ、負荷に蓄積されたエネルギーを解放
させる誘導性負荷駆動方法、及び誘導性負荷駆動装置に
関する。
誘導性負荷駆動方法、及び誘導性負荷駆動装置にかか
り、特に第１象限動作を行うパワーＭＯＳＦＥＴに第３
象限動作をもさせ、負荷に蓄積されたエネルギーを解放
させる誘導性負荷駆動方法、及び誘導性負荷駆動装置に
関する。
【０００２】
【従来の技術】従来は、モーター等の誘導性負荷を駆動
するために、バイポーラートランジスタが用いられてお
り、例えば図４(ａ)に示すようなフルブリッジ回路１０
２が知られている。
するために、バイポーラートランジスタが用いられてお
り、例えば図４(ａ)に示すようなフルブリッジ回路１０
２が知られている。
【０００３】このフルブリッジ回路１０２の動作を簡単
に説明すると、該フルブリッジ回路１０２は、２つのＰ
ＮＰトランジスタＱ1、Ｑ2と２つのＮＰＮトランジスタ
Ｑ3、Ｑ4を有しており、前記ＰＮＰトランジスタＱ1、
Ｑ2の各エミッタ電極は、それぞれ電源１０４の一端に
接続されて電源電圧Ｖccが印加されており、前記ＮＰＮ
トランジスタＱ3、Ｑ4の各エミッタ電極は、それぞれ前
記電源１０４の他端に接続され、グラウンドで電位に置
かれている。前記ＰＮＰトランジスタＱ1と前記ＮＰＮ
トランジスタＱ3のコレクタ電極同士は接続点ａで接続
され、また、前記ＰＮＰトランジスタＱ2と前記ＮＰＮ
トランジスタＱ4のコレクタ電極同士は接続点ｂで接続
されており、前記各トランジスタＱ1、Ｑ2、Ｑ3、Ｑ4の
ベース電極は、それぞれ制御回路１０５に接続されてい
る。
に説明すると、該フルブリッジ回路１０２は、２つのＰ
ＮＰトランジスタＱ1、Ｑ2と２つのＮＰＮトランジスタ
Ｑ3、Ｑ4を有しており、前記ＰＮＰトランジスタＱ1、
Ｑ2の各エミッタ電極は、それぞれ電源１０４の一端に
接続されて電源電圧Ｖccが印加されており、前記ＮＰＮ
トランジスタＱ3、Ｑ4の各エミッタ電極は、それぞれ前
記電源１０４の他端に接続され、グラウンドで電位に置
かれている。前記ＰＮＰトランジスタＱ1と前記ＮＰＮ
トランジスタＱ3のコレクタ電極同士は接続点ａで接続
され、また、前記ＰＮＰトランジスタＱ2と前記ＮＰＮ
トランジスタＱ4のコレクタ電極同士は接続点ｂで接続
されており、前記各トランジスタＱ1、Ｑ2、Ｑ3、Ｑ4の
ベース電極は、それぞれ制御回路１０５に接続されてい
る。
【０００４】前記接続点ａと前記接続点ｂとの間には、
モーター等の誘導性負荷１０３の両端が接続されてお
り、前記制御回路１０５は、前記ＰＮＰトランジスタＱ
2と前記ＮＰＮトランジスタＱ3とを遮断状態にすると共
に前記ＰＮＰトランジスタＱ1と前記ＮＰＮトランジス
タＱ4とを導通状態にして前記接続点ａに電源電圧Ｖcc
を印加し、前記接続点ｂをグラウンド電位にして、前記
誘導性負荷１０３に対して、電流を矢印１０６1で示し
た方向(前記接続点ａから前記接続点ｂへ向う方向)に流
し、それとは逆に、前記ＰＮＰトランジスタＱ1と前記
ＮＰＮトランジスタＱ4とを遮断状態にすると共に前記
ＰＮＰトランジスタＱ2と前記ＮＰＮトランジスタＱ3と
を導通状態にし、前記接続点ｂに前記電源電圧Ｖccを印
加し、前記接続点ａをグラウンド電位にして、電流を矢
印１０６2で示した方向(前記接続点ｂから前記接続点ａ
へ向う方向)に流す。このように、前記制御回路１０５
は、前記誘導性負荷３に、前記両矢印１０６1、１０６2
の双方向に電流が流せるように構成されている。
モーター等の誘導性負荷１０３の両端が接続されてお
り、前記制御回路１０５は、前記ＰＮＰトランジスタＱ
2と前記ＮＰＮトランジスタＱ3とを遮断状態にすると共
に前記ＰＮＰトランジスタＱ1と前記ＮＰＮトランジス
タＱ4とを導通状態にして前記接続点ａに電源電圧Ｖcc
を印加し、前記接続点ｂをグラウンド電位にして、前記
誘導性負荷１０３に対して、電流を矢印１０６1で示し
た方向(前記接続点ａから前記接続点ｂへ向う方向)に流
し、それとは逆に、前記ＰＮＰトランジスタＱ1と前記
ＮＰＮトランジスタＱ4とを遮断状態にすると共に前記
ＰＮＰトランジスタＱ2と前記ＮＰＮトランジスタＱ3と
を導通状態にし、前記接続点ｂに前記電源電圧Ｖccを印
加し、前記接続点ａをグラウンド電位にして、電流を矢
印１０６2で示した方向(前記接続点ｂから前記接続点ａ
へ向う方向)に流す。このように、前記制御回路１０５
は、前記誘導性負荷３に、前記両矢印１０６1、１０６2
の双方向に電流が流せるように構成されている。
【０００５】また、このフルブリッジ回路１０２の前記
各トランジスタＱ1〜Ｑ4のコレクタ・エミッタ間には、
各トランジスタに電流が流れるときには逆バイアスにな
るように、ダイオードＤ1、Ｄ2、Ｄ3、Ｄ4がそれぞれ並
列接続されており、例えば、前記矢印１０６1で示す方
向で前記電源１０４から供給されていた電流を、前記各
トランジスタＱ1〜Ｑ4を遮断状態に置いて停止させる場
合には、前記誘導性負荷１０３の両端に発生する逆起電
力で前記ダイオードＤ2、Ｄ3を導通させて、図４(ｂ)の
矢印１０６3の方向に電流を流して前記誘導性負荷１０
３に蓄積されていたエネルギーを電源回生するように構
成されている。
各トランジスタＱ1〜Ｑ4のコレクタ・エミッタ間には、
各トランジスタに電流が流れるときには逆バイアスにな
るように、ダイオードＤ1、Ｄ2、Ｄ3、Ｄ4がそれぞれ並
列接続されており、例えば、前記矢印１０６1で示す方
向で前記電源１０４から供給されていた電流を、前記各
トランジスタＱ1〜Ｑ4を遮断状態に置いて停止させる場
合には、前記誘導性負荷１０３の両端に発生する逆起電
力で前記ダイオードＤ2、Ｄ3を導通させて、図４(ｂ)の
矢印１０６3の方向に電流を流して前記誘導性負荷１０
３に蓄積されていたエネルギーを電源回生するように構
成されている。
【０００６】しかしながら一般に、バイポーラートラン
ジスタの飽和電圧ＶCE(sat)は０．３Ｖ程度であり、例
えば コレクタ電流Ｉc＝１．０(Ａ)のときの消費電力
は、トランジスタ１個当り０．３Ｗに達してしまい発熱
が大きい。また、前記フルブリッジ回路１０２をＩＣ化
する場合には、大電流を流せるＰＮＰトランジスタはＩ
Ｃ中ではコスト高になるため、単体のＰＮＰトランジス
タではなく、図４(ｃ)で示すインバーテッドダーリント
ンＱ5を使用するのが普通であり、この場合には、電源
から供給される電流は、前段ＰＮＰトランジスタＱ6の
飽和電圧ＶCE(sat)に、後段ＮＰＮトランジスタＱ7のベ
ース・エミッタ間電圧ＶBEが加算された電圧だけ電圧降
下するため、更に発熱が大きくなる。しかもダイオード
を外付にするためコスト高にもなる。
ジスタの飽和電圧ＶCE(sat)は０．３Ｖ程度であり、例
えば コレクタ電流Ｉc＝１．０(Ａ)のときの消費電力
は、トランジスタ１個当り０．３Ｗに達してしまい発熱
が大きい。また、前記フルブリッジ回路１０２をＩＣ化
する場合には、大電流を流せるＰＮＰトランジスタはＩ
Ｃ中ではコスト高になるため、単体のＰＮＰトランジス
タではなく、図４(ｃ)で示すインバーテッドダーリント
ンＱ5を使用するのが普通であり、この場合には、電源
から供給される電流は、前段ＰＮＰトランジスタＱ6の
飽和電圧ＶCE(sat)に、後段ＮＰＮトランジスタＱ7のベ
ース・エミッタ間電圧ＶBEが加算された電圧だけ電圧降
下するため、更に発熱が大きくなる。しかもダイオード
を外付にするためコスト高にもなる。
【０００７】一方、ブリッジを構成するＮＰＮトランジ
スタとダイオードとをロジック回路と共に１チップ中に
設けた場合には他の問題がある。
スタとダイオードとをロジック回路と共に１チップ中に
設けた場合には他の問題がある。
【０００８】これを図面を用いて説明すると、図８を参
照し、１５０はブリッジを構成するインバーテッドダー
リントントランジスタの後段のＮＰＮトランジスタ１４
４と、該ＮＰＮトランジスタ１４４と並列に接続され、
誘導性負荷に蓄積されたエネルギーを放出させるダイオ
ード１４５とが１チップ中に設けられたバイポーラＩＣ
であり、前記ＮＰＮトランジスタ１４４と前記ダイオー
ド１４５とは同一のｐ型のサブストレート１５１上に設
けられている。このサブストレート１５１には、前段の
ＰＮＰトランジスタと、前記ＮＰＮトランジスタ１４４
を制御する、図示しないロジック回路もこのチップのｐ
型のサブストレート１５１上に設けられている。
照し、１５０はブリッジを構成するインバーテッドダー
リントントランジスタの後段のＮＰＮトランジスタ１４
４と、該ＮＰＮトランジスタ１４４と並列に接続され、
誘導性負荷に蓄積されたエネルギーを放出させるダイオ
ード１４５とが１チップ中に設けられたバイポーラＩＣ
であり、前記ＮＰＮトランジスタ１４４と前記ダイオー
ド１４５とは同一のｐ型のサブストレート１５１上に設
けられている。このサブストレート１５１には、前段の
ＰＮＰトランジスタと、前記ＮＰＮトランジスタ１４４
を制御する、図示しないロジック回路もこのチップのｐ
型のサブストレート１５１上に設けられている。
【０００９】前記サブストレート１５１中にはｎ+型の
コレクタ高濃度領域１５２1とカソード高濃度領域１５
２2とが同時に拡散され、更にエピタキシャル層が堆積
され、その表面から前記サブストレート１５１に達する
ように、ｐ型のアイソレーション領域１５５が拡散され
ており、該アイソレーション領域１５５で、前記ＮＰＮ
トランジスタ１４４のエピタキシャル層１５３1と、前
記ダイオード１４５のエピタキシャル層１５３2とが分
離形成されている。
コレクタ高濃度領域１５２1とカソード高濃度領域１５
２2とが同時に拡散され、更にエピタキシャル層が堆積
され、その表面から前記サブストレート１５１に達する
ように、ｐ型のアイソレーション領域１５５が拡散され
ており、該アイソレーション領域１５５で、前記ＮＰＮ
トランジスタ１４４のエピタキシャル層１５３1と、前
記ダイオード１４５のエピタキシャル層１５３2とが分
離形成されている。
【００１０】前記エピタキシャル層１５３1、１５３2中
にはそれぞれｐ型のベース領域１８１とアノード領域１
６８とが同時に拡散されており、前記ベース領域１８１
中には、更にｎ+型のエミッタ領域１８２が拡散されて
いる。前記各エピタキシャル層１５３1、１５３2の表面
からは、シンカー領域１５４1、１５４2が、前記コレク
タ高濃度領域１５２1とカソード高濃度領域１５２2と
に、それぞれ達するように拡散されている。前記エミッ
タ領域１８２と前記ベース領域１８１と前記シンカー領
域１５４1の表面には、それぞれエミッタ電極１８５と
ベース電極１８６とコレクタ電極１５７とが設けられて
おり、前記アノード領域１６８と前記シンカー領域１５
４2の表面には、それぞれアノード電極１６５とカソー
ド電極１６４とが設けられおり、前記アイソレーション
領域１５５表面にはロジックグラウンド電極１６４が設
けられ、該ロジックグラウンド電極を接地させると前記
ＮＰＮトランジスタ１４４と前記ダイオード１４５とを
電気的に分離できるように構成されている。
にはそれぞれｐ型のベース領域１８１とアノード領域１
６８とが同時に拡散されており、前記ベース領域１８１
中には、更にｎ+型のエミッタ領域１８２が拡散されて
いる。前記各エピタキシャル層１５３1、１５３2の表面
からは、シンカー領域１５４1、１５４2が、前記コレク
タ高濃度領域１５２1とカソード高濃度領域１５２2と
に、それぞれ達するように拡散されている。前記エミッ
タ領域１８２と前記ベース領域１８１と前記シンカー領
域１５４1の表面には、それぞれエミッタ電極１８５と
ベース電極１８６とコレクタ電極１５７とが設けられて
おり、前記アノード領域１６８と前記シンカー領域１５
４2の表面には、それぞれアノード電極１６５とカソー
ド電極１６４とが設けられおり、前記アイソレーション
領域１５５表面にはロジックグラウンド電極１６４が設
けられ、該ロジックグラウンド電極を接地させると前記
ＮＰＮトランジスタ１４４と前記ダイオード１４５とを
電気的に分離できるように構成されている。
【００１１】前記誘導性負荷に電源から供給する電流を
停止する際、前記誘導性負荷に蓄積されたエネルギーを
前記ダイオード１４５に流して解放させる場合、前記ア
ノード領域１６８から前記エピタキシャル層１５３2に
向って流れたダイオード電流Ｉdiodeは、前記アノード
拡散１６８をエミッタとし、前記エピタキシャル層１５
３3及びカソード高濃度領域１５２2とをベースとし、前
記サブストレート１５１及び前記アイソレーション領域
１５５をコレクタとする寄生ＰＮＰトランジスタ７３の
ベース電流と同じであるから、該寄生ＰＮＰトランジス
タ７３が必ず導通し、該寄生ＰＮＰトランジスタのコレ
クタ電流である、サブストレート電流ＩSUBが流れてし
まう。この場合、前記アノード電極１６５は、略電源電
圧電位にクランプされるから、前記寄生ＰＮＰトランジ
スタ７３のエミッタ・コレクタ間電圧は大きく、前記サ
ブストレート電流ＩSUBが小さくても、多量に発熱す
る。また、前記誘導性負荷１０３に蓄積されたエネルギ
ーを放出させる際の、前記各ダイオードＤ1〜Ｄ4におけ
る発熱も無視できない。
停止する際、前記誘導性負荷に蓄積されたエネルギーを
前記ダイオード１４５に流して解放させる場合、前記ア
ノード領域１６８から前記エピタキシャル層１５３2に
向って流れたダイオード電流Ｉdiodeは、前記アノード
拡散１６８をエミッタとし、前記エピタキシャル層１５
３3及びカソード高濃度領域１５２2とをベースとし、前
記サブストレート１５１及び前記アイソレーション領域
１５５をコレクタとする寄生ＰＮＰトランジスタ７３の
ベース電流と同じであるから、該寄生ＰＮＰトランジス
タ７３が必ず導通し、該寄生ＰＮＰトランジスタのコレ
クタ電流である、サブストレート電流ＩSUBが流れてし
まう。この場合、前記アノード電極１６５は、略電源電
圧電位にクランプされるから、前記寄生ＰＮＰトランジ
スタ７３のエミッタ・コレクタ間電圧は大きく、前記サ
ブストレート電流ＩSUBが小さくても、多量に発熱す
る。また、前記誘導性負荷１０３に蓄積されたエネルギ
ーを放出させる際の、前記各ダイオードＤ1〜Ｄ4におけ
る発熱も無視できない。
【００１２】また、前記エピタキシャル層１５３1をコ
レクタとし、前記アイソレーション領域１５５をベース
とし、前記エピタキシャル層１５３2をエミッタとする
寄生ＮＰＮトランジスタ７４ができるため、前記アノー
ド電極１６５がグラウンド電位にクランプされて前記ダ
イオード電流Ｉdiodeが流れた場合、前記サブストレー
ト電流ＩSUBとは逆向きの電流が前記カソード高濃度領
域１５２2に流れ込み、前記寄生ＮＰＮトランジスタが
導通したり、ロジック回路が誤動作をしたりする等の不
都合がある。
レクタとし、前記アイソレーション領域１５５をベース
とし、前記エピタキシャル層１５３2をエミッタとする
寄生ＮＰＮトランジスタ７４ができるため、前記アノー
ド電極１６５がグラウンド電位にクランプされて前記ダ
イオード電流Ｉdiodeが流れた場合、前記サブストレー
ト電流ＩSUBとは逆向きの電流が前記カソード高濃度領
域１５２2に流れ込み、前記寄生ＮＰＮトランジスタが
導通したり、ロジック回路が誤動作をしたりする等の不
都合がある。
【００１３】
【発明が解決しようとする課題】本発明は上記従来技術
の不都合に鑑みて創作されたもので、その目的は、誘導
性負荷を駆動する際に、発熱を抑制し、回路の誤動作の
ない誘導性負荷誘導性負荷駆動方法、及び誘導性負荷駆
動装置を提供することにある。
の不都合に鑑みて創作されたもので、その目的は、誘導
性負荷を駆動する際に、発熱を抑制し、回路の誤動作の
ない誘導性負荷誘導性負荷駆動方法、及び誘導性負荷駆
動装置を提供することにある。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に請求項１記載の発明方法は、ドレイン領域とは異なる
タイプの基板上にパワーＭＯＳＦＥＴが設けられた半導
体装置を制御して、該パワーＭＯＳＦＥＴに接続された
誘導性負荷を駆動する誘導性負荷駆動方法であって、前
記パワーＭＯＳＦＥＴを第３象限動作させて前記誘導性
負荷に蓄積されたエネルギーを転流により放出させる
際、該第３象限動作を行うパワーＭＯＳＦＥＴに生じる
電圧降下の大きさを、そのパワーＭＯＳＦＥＴのソース
電極が接続されたボディ領域とドレイン電極が接続され
たドレイン領域との間の接合が導通状態になる電圧より
も小さくすることを特徴とし、
に請求項１記載の発明方法は、ドレイン領域とは異なる
タイプの基板上にパワーＭＯＳＦＥＴが設けられた半導
体装置を制御して、該パワーＭＯＳＦＥＴに接続された
誘導性負荷を駆動する誘導性負荷駆動方法であって、前
記パワーＭＯＳＦＥＴを第３象限動作させて前記誘導性
負荷に蓄積されたエネルギーを転流により放出させる
際、該第３象限動作を行うパワーＭＯＳＦＥＴに生じる
電圧降下の大きさを、そのパワーＭＯＳＦＥＴのソース
電極が接続されたボディ領域とドレイン電極が接続され
たドレイン領域との間の接合が導通状態になる電圧より
も小さくすることを特徴とし、
【００１５】請求項２記載の発明方法は、ドレイン領域
とは異なるタイプの同一基板上に設けられた２つのパワ
ーＭＯＳＦＥＴで構成されるハーフブリッジ回路を制御
し、前記ハーフブリッジ回路に接続される誘導性負荷を
駆動する誘導性負荷駆動方法において、前記２つのパワ
ーＭＯＳＦＥＴのうち一方を導通状態、他方を遮断状態
にして電源から前記誘導性負荷に電流を供給し、前記導
通状態にあったパワーＭＯＳＦＥＴを遮断状態にして前
記誘導性負荷に流れる電流を停止させる際、前記電源か
ら電流を供給したときは遮断状態にあったパワーＭＯＳ
ＦＥＴを第３象限動作させ、前記誘導性負荷に蓄積され
たエネルギーを転流により放出させる誘導性負荷駆動方
法であって、前記第３象限動作を行う各パワーＭＯＳＦ
ＥＴに生じる電圧降下の大きさを、そのパワーＭＯＳＦ
ＥＴのソース電極が接続されたボディ領域とドレイン電
極が接続されたドレイン領域との間の接合が導通状態に
なる電圧よりも小さくすることを特徴とし、
とは異なるタイプの同一基板上に設けられた２つのパワ
ーＭＯＳＦＥＴで構成されるハーフブリッジ回路を制御
し、前記ハーフブリッジ回路に接続される誘導性負荷を
駆動する誘導性負荷駆動方法において、前記２つのパワ
ーＭＯＳＦＥＴのうち一方を導通状態、他方を遮断状態
にして電源から前記誘導性負荷に電流を供給し、前記導
通状態にあったパワーＭＯＳＦＥＴを遮断状態にして前
記誘導性負荷に流れる電流を停止させる際、前記電源か
ら電流を供給したときは遮断状態にあったパワーＭＯＳ
ＦＥＴを第３象限動作させ、前記誘導性負荷に蓄積され
たエネルギーを転流により放出させる誘導性負荷駆動方
法であって、前記第３象限動作を行う各パワーＭＯＳＦ
ＥＴに生じる電圧降下の大きさを、そのパワーＭＯＳＦ
ＥＴのソース電極が接続されたボディ領域とドレイン電
極が接続されたドレイン領域との間の接合が導通状態に
なる電圧よりも小さくすることを特徴とし、
【００１６】請求項３記載の発明方法は、ドレイン領域
とは異なるタイプの同一基板上に設けられた４つのパワ
ーＭＯＳＦＥＴで構成されたフルブリッジ回路を制御し
て、該フルブリッジ回路に接続された誘導性負荷を駆動
する誘導性負荷駆動方法において、前記４つのパワーＭ
ＯＳＦＥＴのうち２つを導通状態にし、他の２つを遮断
状態にして電源から前記誘導性負荷に電流を供給する電
流供給工程と、前記電流供給工程で導通状態にあったパ
ワーＭＯＳＦＥＴのうち、一方を導通状態におき、他方
を導通状態と遮断状態とを繰返すスイッチング動作をさ
せ、前記誘導性負荷に流れる電流の大きさを一定に保つ
定電流保持工程とを有し、前記スイッチング動作におけ
る遮断状態のとき、前記電流供給工程で遮断状態にあっ
たパワーＭＯＳＦＥＴの一つを第３象限動作させて前記
誘導性負荷に蓄積されたエネルギーを転流によりさせる
誘導性負荷駆動方法であって、前記第３象限動作を行う
各パワーＭＯＳＦＥＴに生じる電圧降下の大きさを、そ
のパワーＭＯＳＦＥＴのソース電極が接続されたボディ
領域とドレイン電極が接続されたドレイン領域との間の
接合が導通状態になる電圧よりも小さくすることを特徴
とし、
とは異なるタイプの同一基板上に設けられた４つのパワ
ーＭＯＳＦＥＴで構成されたフルブリッジ回路を制御し
て、該フルブリッジ回路に接続された誘導性負荷を駆動
する誘導性負荷駆動方法において、前記４つのパワーＭ
ＯＳＦＥＴのうち２つを導通状態にし、他の２つを遮断
状態にして電源から前記誘導性負荷に電流を供給する電
流供給工程と、前記電流供給工程で導通状態にあったパ
ワーＭＯＳＦＥＴのうち、一方を導通状態におき、他方
を導通状態と遮断状態とを繰返すスイッチング動作をさ
せ、前記誘導性負荷に流れる電流の大きさを一定に保つ
定電流保持工程とを有し、前記スイッチング動作におけ
る遮断状態のとき、前記電流供給工程で遮断状態にあっ
たパワーＭＯＳＦＥＴの一つを第３象限動作させて前記
誘導性負荷に蓄積されたエネルギーを転流によりさせる
誘導性負荷駆動方法であって、前記第３象限動作を行う
各パワーＭＯＳＦＥＴに生じる電圧降下の大きさを、そ
のパワーＭＯＳＦＥＴのソース電極が接続されたボディ
領域とドレイン電極が接続されたドレイン領域との間の
接合が導通状態になる電圧よりも小さくすることを特徴
とし、
【００１７】請求項４記載の発明方法は、ドレイン領域
とは異なるタイプの同一基板上に設けられた４つのパワ
ーＭＯＳＦＥＴで構成されたフルブリッジ回路を制御し
て、該フルブリッジ回路に接続された誘導性負荷を駆動
する誘導性負荷駆動方法において、前記４つのパワーＭ
ＯＳＦＥＴのうちの２つを導通状態にし、他の２つを遮
断状態にして電源から前記誘導性負荷に電流を供給する
電流供給工程と、前記電流供給工程で導通状態にあった
２つのパワーＭＯＳＦＥＴを遮断状態にし、前記誘導性
負荷に流れる電流を停止させる電流停止工程とを有し、
前記電流停止工程は、前記電流供給工程では遮断状態に
あった２つのパワーＭＯＳＦＥＴを第３象限動作をさ
せ、前記誘導性負荷に蓄積されたエネルギーを転流によ
り放出させる誘導性負荷駆動方法であって、前記第３象
限動作を行う各パワーＭＯＳＦＥＴに生じる電圧降下の
大きさを、そのパワーＭＯＳＦＥＴのソース電極が接続
されたボディ領域とドレイン電極が接続されたドレイン
領域との間の接合が導通状態になる電圧よりも小さくす
ることを特徴とする。
とは異なるタイプの同一基板上に設けられた４つのパワ
ーＭＯＳＦＥＴで構成されたフルブリッジ回路を制御し
て、該フルブリッジ回路に接続された誘導性負荷を駆動
する誘導性負荷駆動方法において、前記４つのパワーＭ
ＯＳＦＥＴのうちの２つを導通状態にし、他の２つを遮
断状態にして電源から前記誘導性負荷に電流を供給する
電流供給工程と、前記電流供給工程で導通状態にあった
２つのパワーＭＯＳＦＥＴを遮断状態にし、前記誘導性
負荷に流れる電流を停止させる電流停止工程とを有し、
前記電流停止工程は、前記電流供給工程では遮断状態に
あった２つのパワーＭＯＳＦＥＴを第３象限動作をさ
せ、前記誘導性負荷に蓄積されたエネルギーを転流によ
り放出させる誘導性負荷駆動方法であって、前記第３象
限動作を行う各パワーＭＯＳＦＥＴに生じる電圧降下の
大きさを、そのパワーＭＯＳＦＥＴのソース電極が接続
されたボディ領域とドレイン電極が接続されたドレイン
領域との間の接合が導通状態になる電圧よりも小さくす
ることを特徴とする。
【００１８】また、請求項５記載の発明装置は、ドレイ
ン領域とは異なるタイプの基板上に設けられたパワーＭ
ＯＳＦＥＴと、前記パワーＭＯＳＦＥＴを制御するロジ
ック回路とを有し、前記ロジック回路は、前記パワーＭ
ＯＳＦＥＴを第３象限動作させて前記パワーＭＯＳＦＥ
Ｔに接続された誘導性負荷に蓄積されたエネルギーを転
流により放出させるように構成された誘導性負荷駆動装
置であって、該第３象限動作を行うパワーＭＯＳＦＥＴ
に生じる電圧降下の大きさを、そのパワーＭＯＳＦＥＴ
のソース電極が接続されたボディ領域とドレイン電極が
接続されたドレイン領域との間の接合が導通状態になる
電圧よりも小さくなるようにされたことを特徴とし、
ン領域とは異なるタイプの基板上に設けられたパワーＭ
ＯＳＦＥＴと、前記パワーＭＯＳＦＥＴを制御するロジ
ック回路とを有し、前記ロジック回路は、前記パワーＭ
ＯＳＦＥＴを第３象限動作させて前記パワーＭＯＳＦＥ
Ｔに接続された誘導性負荷に蓄積されたエネルギーを転
流により放出させるように構成された誘導性負荷駆動装
置であって、該第３象限動作を行うパワーＭＯＳＦＥＴ
に生じる電圧降下の大きさを、そのパワーＭＯＳＦＥＴ
のソース電極が接続されたボディ領域とドレイン電極が
接続されたドレイン領域との間の接合が導通状態になる
電圧よりも小さくなるようにされたことを特徴とし、
【００１９】請求項６記載の発明装置は、ドレイン領域
とは異なるタイプの同一基板に設けられた２つのパワー
ＭＯＳＦＥＴで構成されたハーフブリッジ回路と、前記
基板上に設けられ、前記ハーフブリッジ回路を制御する
ロジック回路とを有し、前記ハーフブリッジ回路に接続
される誘導性負荷を駆動する誘導性負荷駆動装置におい
て、前記ロジック回路は、前記２つのパワーＭＯＳＦＥ
Ｔのうち一方を導通状態にし、他方を遮断状態にして電
源から前記誘導性負荷に電流を供給し、前記導通状態に
あったパワーＭＯＳＦＥＴを遮断状態にして前記誘導性
負荷に流れる電流を停止させる際、前記電源から電流を
供給したときは遮断状態にあったパワーＭＯＳＦＥＴを
第３象限動作させて、前記誘導性負荷に蓄積されたエネ
ルギーを転流により放出させるように較正された誘導性
負荷駆動装置であって、該第３象限動作を行うパワーＭ
ＯＳＦＥＴに生じる電圧降下の大きさを、そのパワーＭ
ＯＳＦＥＴのソース電極が接続されたボディ領域とドレ
イン電極が接続されたドレイン領域との間の接合が導通
状態になる電圧よりも小さくなるようにされたことを特
徴とし、
とは異なるタイプの同一基板に設けられた２つのパワー
ＭＯＳＦＥＴで構成されたハーフブリッジ回路と、前記
基板上に設けられ、前記ハーフブリッジ回路を制御する
ロジック回路とを有し、前記ハーフブリッジ回路に接続
される誘導性負荷を駆動する誘導性負荷駆動装置におい
て、前記ロジック回路は、前記２つのパワーＭＯＳＦＥ
Ｔのうち一方を導通状態にし、他方を遮断状態にして電
源から前記誘導性負荷に電流を供給し、前記導通状態に
あったパワーＭＯＳＦＥＴを遮断状態にして前記誘導性
負荷に流れる電流を停止させる際、前記電源から電流を
供給したときは遮断状態にあったパワーＭＯＳＦＥＴを
第３象限動作させて、前記誘導性負荷に蓄積されたエネ
ルギーを転流により放出させるように較正された誘導性
負荷駆動装置であって、該第３象限動作を行うパワーＭ
ＯＳＦＥＴに生じる電圧降下の大きさを、そのパワーＭ
ＯＳＦＥＴのソース電極が接続されたボディ領域とドレ
イン電極が接続されたドレイン領域との間の接合が導通
状態になる電圧よりも小さくなるようにされたことを特
徴とし、
【００２０】請求項７記載の発明装置は、ドレイン領域
とは異なるタイプの同一基板上に設けられた４つのパワ
ーＭＯＳＦＥＴで構成されたフルブリッジ回路と、前記
基板上に設けられ、前記フルブリッジ回路を制御するロ
ジック回路とを有し、前記フルブリッジ回路に接続され
る誘導性負荷を駆動する誘導性負荷駆動装置において、
前記ロジック回路は、前記４つのパワーＭＯＳＦＥＴの
うち２つを導通状態にし、他の２つを遮断状態にして前
記誘導性負荷に電源から電流を供給し、前記電流を供給
するときは導通状態にあったパワーＭＯＳＦＥＴのう
ち、一方を導通状態におき、他方を導通状態と遮断状態
との繰返しのスイッチング動作させて前記誘導性負荷に
流れる電流の大きさを一定に保つ際、前記スイッチング
動作における遮断状態のときに、前記電流を供給したと
きは遮断状態にあったパワーＭＯＳＦＥＴの一つを第３
象限動作をさせて前記誘導性負荷に蓄積されたエネルギ
ーを転流させて放出させるように構成された誘導性負荷
駆動装置であって、前記第３象限動作を行う各パワーＭ
ＯＳＦＥＴに生じる電圧降下の大きさが、そのパワーＭ
ＯＳＦＥＴのソース電極が接続されたボディ領域とドレ
イン電極が接続されたドレイン領域との間の接合が導通
状態になる電圧よりも小さくされたことを特徴とし、
とは異なるタイプの同一基板上に設けられた４つのパワ
ーＭＯＳＦＥＴで構成されたフルブリッジ回路と、前記
基板上に設けられ、前記フルブリッジ回路を制御するロ
ジック回路とを有し、前記フルブリッジ回路に接続され
る誘導性負荷を駆動する誘導性負荷駆動装置において、
前記ロジック回路は、前記４つのパワーＭＯＳＦＥＴの
うち２つを導通状態にし、他の２つを遮断状態にして前
記誘導性負荷に電源から電流を供給し、前記電流を供給
するときは導通状態にあったパワーＭＯＳＦＥＴのう
ち、一方を導通状態におき、他方を導通状態と遮断状態
との繰返しのスイッチング動作させて前記誘導性負荷に
流れる電流の大きさを一定に保つ際、前記スイッチング
動作における遮断状態のときに、前記電流を供給したと
きは遮断状態にあったパワーＭＯＳＦＥＴの一つを第３
象限動作をさせて前記誘導性負荷に蓄積されたエネルギ
ーを転流させて放出させるように構成された誘導性負荷
駆動装置であって、前記第３象限動作を行う各パワーＭ
ＯＳＦＥＴに生じる電圧降下の大きさが、そのパワーＭ
ＯＳＦＥＴのソース電極が接続されたボディ領域とドレ
イン電極が接続されたドレイン領域との間の接合が導通
状態になる電圧よりも小さくされたことを特徴とし、
【００２１】請求項８記載の発明装置は、ドレイン領域
とは異なるタイプの同一基板上に設けられた４つのパワ
ーＭＯＳＦＥＴで構成されたフルブリッジ回路と、前記
基板上に設けられ、前記フルブリッジ回路を制御するロ
ジック回路とを有し、前記フルブリッジ回路に接続され
る誘導性負荷を駆動する誘導性負荷駆動装置において、
前記ロジック回路は、前記４つのパワーＭＯＳＦＥＴの
うち２つを導通状態にし、他の２つを遮断状態にして前
記誘導性負荷に電源から電流を供給し、前記導通状態に
された２つのパワーＭＯＳＦＥＴを遮断状態にして前記
誘導性負荷に流れる電流を停止させる誘導性負荷駆動装
置において、前記電流を停止させる際、前記電流を供給
する際には遮断状態にあった２つのパワーＭＯＳＦＥＴ
を第３象限動作をさせ、前記誘導性負荷に蓄積されたエ
ネルギーを転流させて放出されるように構成された誘導
性負荷駆動装置であって、前記第３象限動作を行う各パ
ワーＭＯＳＦＥＴに生じる電圧降下の大きさが、そのパ
ワーＭＯＳＦＥＴのソース電極が接続されたボディ領域
とドレイン電極が接続されたドレイン領域との間の接合
が導通状態になる電圧よりも小さくされたことを特徴と
する。
とは異なるタイプの同一基板上に設けられた４つのパワ
ーＭＯＳＦＥＴで構成されたフルブリッジ回路と、前記
基板上に設けられ、前記フルブリッジ回路を制御するロ
ジック回路とを有し、前記フルブリッジ回路に接続され
る誘導性負荷を駆動する誘導性負荷駆動装置において、
前記ロジック回路は、前記４つのパワーＭＯＳＦＥＴの
うち２つを導通状態にし、他の２つを遮断状態にして前
記誘導性負荷に電源から電流を供給し、前記導通状態に
された２つのパワーＭＯＳＦＥＴを遮断状態にして前記
誘導性負荷に流れる電流を停止させる誘導性負荷駆動装
置において、前記電流を停止させる際、前記電流を供給
する際には遮断状態にあった２つのパワーＭＯＳＦＥＴ
を第３象限動作をさせ、前記誘導性負荷に蓄積されたエ
ネルギーを転流させて放出されるように構成された誘導
性負荷駆動装置であって、前記第３象限動作を行う各パ
ワーＭＯＳＦＥＴに生じる電圧降下の大きさが、そのパ
ワーＭＯＳＦＥＴのソース電極が接続されたボディ領域
とドレイン電極が接続されたドレイン領域との間の接合
が導通状態になる電圧よりも小さくされたことを特徴と
する。
【００２２】
【作用】まず、一般的なディスクリートのｎ−チャネル
のパワーＭＯＳＦＥＴと比較して本発明の動作原理を説
明する。図５を参照し、９０は従来技術のブリッジ回路
に用いられるディスクリートパワーＭＯＳＦＥＴであ
り、ソース電極９１と、ゲート電極９２と、ドレイン電
極９３とを有している。前記ソース電極９１とゲート電
極９２との間に正のゲート電圧Ｖgsを印加すると、該ゲ
ート電極直下のｐ型拡散層表面が反転し、このパワーＭ
ＯＳＦＥＴ９０は導通状態になるので、前記ソース電極
９１と前記ドレイン電極９３の間にドレイン電圧Ｖdsを
印加すれば、該パワーＭＯＳＦＥＴ９０の有するオン抵
抗Ｒonに従った、Ｖds／Ｒonの大きさのドレイン電流Ｉ
Dを流すことができる。
のパワーＭＯＳＦＥＴと比較して本発明の動作原理を説
明する。図５を参照し、９０は従来技術のブリッジ回路
に用いられるディスクリートパワーＭＯＳＦＥＴであ
り、ソース電極９１と、ゲート電極９２と、ドレイン電
極９３とを有している。前記ソース電極９１とゲート電
極９２との間に正のゲート電圧Ｖgsを印加すると、該ゲ
ート電極直下のｐ型拡散層表面が反転し、このパワーＭ
ＯＳＦＥＴ９０は導通状態になるので、前記ソース電極
９１と前記ドレイン電極９３の間にドレイン電圧Ｖdsを
印加すれば、該パワーＭＯＳＦＥＴ９０の有するオン抵
抗Ｒonに従った、Ｖds／Ｒonの大きさのドレイン電流Ｉ
Dを流すことができる。
【００２３】このようなパワーＭＯＳＦＥＴでは、前記
ソース電極９１に接続されているｐ型のボディ領域９４
と、該ボディ領域と前記ドレイン電極９３との間に位置
するｎ-型のエピタキシャル領域９５との間のｐｎ接合
が寄生ダイオード９６を形成してしまうので、該寄生ダ
イオード９６が導通しないように逆バイアス状態置くた
めに、ｎチャネルのパワーＭＯＳＦＥＴでは、前記ソー
ス電極９１を低電位にし、前記ドレイン電極６３を高電
位にして動作させるのが普通である。
ソース電極９１に接続されているｐ型のボディ領域９４
と、該ボディ領域と前記ドレイン電極９３との間に位置
するｎ-型のエピタキシャル領域９５との間のｐｎ接合
が寄生ダイオード９６を形成してしまうので、該寄生ダ
イオード９６が導通しないように逆バイアス状態置くた
めに、ｎチャネルのパワーＭＯＳＦＥＴでは、前記ソー
ス電極９１を低電位にし、前記ドレイン電極６３を高電
位にして動作させるのが普通である。
【００２４】ここで、パワーＭＯＳＦＥＴの動作特性
を、横軸に前記ドレイン電圧Ｖdsをとり、縦軸に前記ド
レイン電流ＩDをとったグラフで表した場合、この寄生
ダイオードを逆バイアスにして使用する普通の動作は、
前記グラフの第１象限の領域にあるところから、第１象
限動作と呼ばれている。その第１象限の特性を図６のグ
ラフ中に、特性曲線Ｌ1で示す。
を、横軸に前記ドレイン電圧Ｖdsをとり、縦軸に前記ド
レイン電流ＩDをとったグラフで表した場合、この寄生
ダイオードを逆バイアスにして使用する普通の動作は、
前記グラフの第１象限の領域にあるところから、第１象
限動作と呼ばれている。その第１象限の特性を図６のグ
ラフ中に、特性曲線Ｌ1で示す。
【００２５】一方、前記ゲート電極９２に印加した電圧
を前記正の電圧Ｖgsに保ち、前記ドレイン電極６３を低
電位にし、前記ソース電極６３を高電位にすると前記寄
生ダイオード９６が順バイアスにされるが、この場合の
動作は、前記図６のグラフの第３象限の領域に位置する
ところから、このようなソース電極とドレイン電極とが
普通とは逆の電位関係に置かれた場合の動作は第３象限
動作と呼ばれている。この第３象限特性を図６のグラフ
中に、特性曲線Ｌ2で示す。
を前記正の電圧Ｖgsに保ち、前記ドレイン電極６３を低
電位にし、前記ソース電極６３を高電位にすると前記寄
生ダイオード９６が順バイアスにされるが、この場合の
動作は、前記図６のグラフの第３象限の領域に位置する
ところから、このようなソース電極とドレイン電極とが
普通とは逆の電位関係に置かれた場合の動作は第３象限
動作と呼ばれている。この第３象限特性を図６のグラフ
中に、特性曲線Ｌ2で示す。
【００２６】ところが、パワーＭＯＳＦＥＴが前記第３
象限動作を行う際、前記ドレイン電流ＩDが増した場合
には、前記ドレイン電極と前記ソース電極との電位差も
大きくなり、それに伴って前記寄生ダイオード９６与え
られる順方向のバイアス電圧が大きくなり、室温で約
０．７Ｖ程度になると前記寄生ダイオード９６が導通す
る。
象限動作を行う際、前記ドレイン電流ＩDが増した場合
には、前記ドレイン電極と前記ソース電極との電位差も
大きくなり、それに伴って前記寄生ダイオード９６与え
られる順方向のバイアス電圧が大きくなり、室温で約
０．７Ｖ程度になると前記寄生ダイオード９６が導通す
る。
【００２７】このとき、前記ゲート電極９２にゲート電
圧Ｖgsが印加されていなければ、該パワーＭＯＳＦＥＴ
９０は導通せず、この寄生ダイオード９６に従った定電
圧特性を示す。該寄生ダイオード９６の特性を、前記図
６のグラフに重ねて特性曲線ＬDで示す。
圧Ｖgsが印加されていなければ、該パワーＭＯＳＦＥＴ
９０は導通せず、この寄生ダイオード９６に従った定電
圧特性を示す。該寄生ダイオード９６の特性を、前記図
６のグラフに重ねて特性曲線ＬDで示す。
【００２８】このように、誘導性負荷に蓄積されたエネ
ルギーを転流させる際、前記ゲート電極９２にゲート電
圧Ｖgsを印加すれば、該パワーＭＯＳＦＥＴ９０は、電
流が小さい前記範囲Ｓ内では前記特性曲線Ｌ2に従った
抵抗特性で第３象限動作をし、それよりも大きな電流が
流れる場合には前記寄生ダイオード９６が導通し、前記
特性曲線ＬDに従った定電圧特性で第３象限動作をす
る。
ルギーを転流させる際、前記ゲート電極９２にゲート電
圧Ｖgsを印加すれば、該パワーＭＯＳＦＥＴ９０は、電
流が小さい前記範囲Ｓ内では前記特性曲線Ｌ2に従った
抵抗特性で第３象限動作をし、それよりも大きな電流が
流れる場合には前記寄生ダイオード９６が導通し、前記
特性曲線ＬDに従った定電圧特性で第３象限動作をす
る。
【００２９】ところが、このようなブリッジ回路には、
複数のパワーＭＯＳＦＥＴと、それを駆動するロジック
回路とが一つの基板(サブストレート)上に設けられたＩ
Ｃ化パワーＭＯＳＦＥＴが要求されているが、そのよう
なＩＣ化パワーＭＯＳＦＥＴ内の前記寄生ダイオードが
導通した場合には、計算上、その寄生ダイオードで生じ
るはずの発熱量以上に発熱したり、ロジック回路が誤動
作をする等、不都合があることが見出された。
複数のパワーＭＯＳＦＥＴと、それを駆動するロジック
回路とが一つの基板(サブストレート)上に設けられたＩ
Ｃ化パワーＭＯＳＦＥＴが要求されているが、そのよう
なＩＣ化パワーＭＯＳＦＥＴ内の前記寄生ダイオードが
導通した場合には、計算上、その寄生ダイオードで生じ
るはずの発熱量以上に発熱したり、ロジック回路が誤動
作をする等、不都合があることが見出された。
【００３０】その原因をＩＣ化パワーＭＯＳＦＥＴの断
面図を用いて説明する。図７を参照し、４１は、ｎチャ
ネルのパワーＭＯＳＦＥＴを複数有する半導体装置であ
り、パワーＭＯＳＦＥＴが設けられたサブストレート５
１上に各パワーＭＯＳＦＥＴを駆動するロジック回路が
設けられている。
面図を用いて説明する。図７を参照し、４１は、ｎチャ
ネルのパワーＭＯＳＦＥＴを複数有する半導体装置であ
り、パワーＭＯＳＦＥＴが設けられたサブストレート５
１上に各パワーＭＯＳＦＥＴを駆動するロジック回路が
設けられている。
【００３１】前記サブストレート５１に設けられたパワ
ーＭＯＳＦＥＴはブリッジ回路を構成しており、そのう
ちの一つをパワーＭＯＳＦＥＴ４２で示し、前記ロジッ
ク回路の一部としてＮＰＮトランジスタ４３とを示し、
他の部分は省略する。
ーＭＯＳＦＥＴはブリッジ回路を構成しており、そのう
ちの一つをパワーＭＯＳＦＥＴ４２で示し、前記ロジッ
ク回路の一部としてＮＰＮトランジスタ４３とを示し、
他の部分は省略する。
【００３２】前記サブストレート５１はｐ+型のシリコ
ン単結晶で構成されており、該サブストレート５１に拡
散されたｎ+型の埋込み層で、前記パワーＭＯＳＦＥＴ
４２のドレイン高濃度領域５２1と前記ＮＰＮトランジ
スタ４３のコレクタ高濃度領域５２2とをそれぞれ形成
している。
ン単結晶で構成されており、該サブストレート５１に拡
散されたｎ+型の埋込み層で、前記パワーＭＯＳＦＥＴ
４２のドレイン高濃度領域５２1と前記ＮＰＮトランジ
スタ４３のコレクタ高濃度領域５２2とをそれぞれ形成
している。
【００３３】前記サブストレート５１上には、ｎ-型の
エピタキシャル層が堆積されており、該エピタキシャル
層表面から、前記サブストレート５１に到達するよう
に、ｐ+のアイソレーション領域５５が拡散されてお
り、前記ロジック回路を構成するエピタキシャル層を５
３1と、前記パワーＭＯＳＦＥＴ４２のドレイン領域６
９を構成するエピタキシャル層５３2とが分離されてい
る。なお、この断面図は一つのパワーＭＯＳＦＥＴを示
しているが、前記アイソレーション領域５５で分離さ
れ、前記パワーＭＯＳＦＥＴ４２と隣合った位置に図示
しないパワーＭＯＳＦＥＴが複数設けられている。
エピタキシャル層が堆積されており、該エピタキシャル
層表面から、前記サブストレート５１に到達するよう
に、ｐ+のアイソレーション領域５５が拡散されてお
り、前記ロジック回路を構成するエピタキシャル層を５
３1と、前記パワーＭＯＳＦＥＴ４２のドレイン領域６
９を構成するエピタキシャル層５３2とが分離されてい
る。なお、この断面図は一つのパワーＭＯＳＦＥＴを示
しているが、前記アイソレーション領域５５で分離さ
れ、前記パワーＭＯＳＦＥＴ４２と隣合った位置に図示
しないパワーＭＯＳＦＥＴが複数設けられている。
【００３４】前記各エピタキシャル層５３1、５３2表面
からは、前記ドレイン高濃度領域５２1と前記コレクタ
高濃度領域５２2とに到達するように、ｎ+型のシンカー
領域５４1、５４2が拡散されており、各シンカー領域５
４1、５４2の表面には、アルミニウム配線から成るドレ
イン電極５６とコレクタ電極５７とがそれぞれ設けられ
ている。
からは、前記ドレイン高濃度領域５２1と前記コレクタ
高濃度領域５２2とに到達するように、ｎ+型のシンカー
領域５４1、５４2が拡散されており、各シンカー領域５
４1、５４2の表面には、アルミニウム配線から成るドレ
イン電極５６とコレクタ電極５７とがそれぞれ設けられ
ている。
【００３５】前記パワーＭＯＳＦＥＴ４２は、前記エピ
タキシャル層５３1表面から拡散され、互いに離間して
位置するｐ型のボディ領域５８を複数有しており、前記
エピタキシャル層５３1のうち、前記ボディ領域５８が
拡散されていない表面には、ゲート酸化膜５９と、ポリ
シリコンから成るゲート電極６０とがこの順に成膜さ
れ、該ゲート電極６０をマスクにして、ｐ型のチャネル
領域６１とｎ+型のソース領域６２とがこの順でセルフ
アライン拡散され、前記チャネル領域６１と前記ボディ
領域５８とはｐ型拡散層で接続されるように構成されて
いる。
タキシャル層５３1表面から拡散され、互いに離間して
位置するｐ型のボディ領域５８を複数有しており、前記
エピタキシャル層５３1のうち、前記ボディ領域５８が
拡散されていない表面には、ゲート酸化膜５９と、ポリ
シリコンから成るゲート電極６０とがこの順に成膜さ
れ、該ゲート電極６０をマスクにして、ｐ型のチャネル
領域６１とｎ+型のソース領域６２とがこの順でセルフ
アライン拡散され、前記チャネル領域６１と前記ボディ
領域５８とはｐ型拡散層で接続されるように構成されて
いる。
【００３６】前記ソース領域６２の表面と前記ボディ領
域５８の表面には、同じソース電極６３が設けられて短
絡されており、前記チャネル領域６１と前記ソース領域
６２とは、前記ボディ領域５８を介して同電位に置かれ
るように構成されている。前記エピタキシャル層５３2
には、前記ＮＰＮトランジスタ４３のｐ型のベース領域
８１とｎ+型のエミッタ領域８２とがこの順で拡散され
ている。
域５８の表面には、同じソース電極６３が設けられて短
絡されており、前記チャネル領域６１と前記ソース領域
６２とは、前記ボディ領域５８を介して同電位に置かれ
るように構成されている。前記エピタキシャル層５３2
には、前記ＮＰＮトランジスタ４３のｐ型のベース領域
８１とｎ+型のエミッタ領域８２とがこの順で拡散され
ている。
【００３７】また、前記アイソレーション領域５５には
ロジックグラウンド電極６４が設けられ、該ロジックグ
ラウンド電極６４はグラウンド電位に置かれているの
で、前記エピタキシャル層５３1、５３2が高電位に置か
れる通常の状態では、前記パワーＭＯＳＦＥＴ４２と前
記ＮＰＮトランジスタ４３とは、電気的に分離されるよ
うに構成されている。
ロジックグラウンド電極６４が設けられ、該ロジックグ
ラウンド電極６４はグラウンド電位に置かれているの
で、前記エピタキシャル層５３1、５３2が高電位に置か
れる通常の状態では、前記パワーＭＯＳＦＥＴ４２と前
記ＮＰＮトランジスタ４３とは、電気的に分離されるよ
うに構成されている。
【００３８】このパワーＭＯＳＦＥＴ４２内にも、前記
ボディ領域５８と前記エピタキシャル層５３1から構成
されるドレイン領域との間のｐｎ接合で寄生ダイオード
７０が生じてしまう。しかしながらこのｐｎ接合は、前
記ボディ領域５８をエミッタとし、前記エピタキシャル
層５３1で構成されるドレイン領域６９と前記ドレイン
高濃度領域５２とをベースとし、前記サブストレート５
１をコレクタとする、寄生ＰＮＰトランジスタ７１のベ
ース・エミッタ接合でもある。
ボディ領域５８と前記エピタキシャル層５３1から構成
されるドレイン領域との間のｐｎ接合で寄生ダイオード
７０が生じてしまう。しかしながらこのｐｎ接合は、前
記ボディ領域５８をエミッタとし、前記エピタキシャル
層５３1で構成されるドレイン領域６９と前記ドレイン
高濃度領域５２とをベースとし、前記サブストレート５
１をコレクタとする、寄生ＰＮＰトランジスタ７１のベ
ース・エミッタ接合でもある。
【００３９】従って、前記パワーＭＯＳＦＥＴ４２が第
３象限動作をして前記ボディ領域５８とドレイン領域６
９との接合が順パイアスをされ、前記寄生ダイオード７
０に電流が流れると、その電流は、前記寄生ＰＮＰトラ
ンジスタ７１のベース電流となる。この場合、該寄生Ｐ
ＮＰトランジスタ７１の電流増幅率に従い、前記エミッ
タであるボディ領域７１から前記コレクタであるサブス
トレート５２に寄生コレクタ電流が流れてしまう。
３象限動作をして前記ボディ領域５８とドレイン領域６
９との接合が順パイアスをされ、前記寄生ダイオード７
０に電流が流れると、その電流は、前記寄生ＰＮＰトラ
ンジスタ７１のベース電流となる。この場合、該寄生Ｐ
ＮＰトランジスタ７１の電流増幅率に従い、前記エミッ
タであるボディ領域７１から前記コレクタであるサブス
トレート５２に寄生コレクタ電流が流れてしまう。
【００４０】一般に、該寄生ＰＮＰトランジスタ７１の
電流増幅率は非常に小さいので、前記寄生コレクタ電流
も小さいが、前記サブストレート５１はグラウンド電位
に置かれて、前記ボディ領域５８が高電位に置かれてい
た場合には、寄生コレクタ電流が流れる際の電圧降下の
値が大きいので、そのときの発熱も大きいものとなって
しまう。
電流増幅率は非常に小さいので、前記寄生コレクタ電流
も小さいが、前記サブストレート５１はグラウンド電位
に置かれて、前記ボディ領域５８が高電位に置かれてい
た場合には、寄生コレクタ電流が流れる際の電圧降下の
値が大きいので、そのときの発熱も大きいものとなって
しまう。
【００４１】一方、前記ボディ領域５８がグラウンド電
位に置かれているときにはそれとは異なる不都合が生じ
る。即ち、該パワーＭＯＳＦＥＴ４２内には、前記ロジ
ック回路中のエピタキシャル層５３2をコレクタとし、
前記アイソレーション領域５４をベースとし、前記パワ
ーＭＯＳＦＥＴ４２のエピタキシャル層５３1をエミッ
タとする寄生ＮＰＮトランジスタ７２も構成されるの
で、前記ボディ領域５８がグラウンド電位に置かれてい
るときに前記ボディ領域５８から前記エピタキシャル層
５３1へ電流が流れると、前記エピタキシャル層５３1は
グラウンド電位よりもダイオードの順方向導通電圧ＶBE
だけ下がった電位になってしまい、前記寄生ＮＰＮトラ
ンジスタが導通し、前記エピタキシャル層５３1が、前
記エピタキシャル層５３2から電流を吸込んでしまうの
で、ロジック回路に誤動作が発生する。また、隣合った
パワーＭＯＳＦＥＴのエピタキシャル層から電流が流れ
込んでしまう場合もあり、発熱の問題が発生する。
位に置かれているときにはそれとは異なる不都合が生じ
る。即ち、該パワーＭＯＳＦＥＴ４２内には、前記ロジ
ック回路中のエピタキシャル層５３2をコレクタとし、
前記アイソレーション領域５４をベースとし、前記パワ
ーＭＯＳＦＥＴ４２のエピタキシャル層５３1をエミッ
タとする寄生ＮＰＮトランジスタ７２も構成されるの
で、前記ボディ領域５８がグラウンド電位に置かれてい
るときに前記ボディ領域５８から前記エピタキシャル層
５３1へ電流が流れると、前記エピタキシャル層５３1は
グラウンド電位よりもダイオードの順方向導通電圧ＶBE
だけ下がった電位になってしまい、前記寄生ＮＰＮトラ
ンジスタが導通し、前記エピタキシャル層５３1が、前
記エピタキシャル層５３2から電流を吸込んでしまうの
で、ロジック回路に誤動作が発生する。また、隣合った
パワーＭＯＳＦＥＴのエピタキシャル層から電流が流れ
込んでしまう場合もあり、発熱の問題が発生する。
【００４２】以上説明したように、ＩＣ化されたパワー
ＭＯＳＦＥＴの発熱や誤動作の不都合は、寄生ダイオー
ドが導通しないようにすれば防止できるので、該パワー
ＭＯＳＦＥＴ４２を第３象限動作させる際、ボディ領域
５８とエピタキシャル層５３1との間の電位差が、該ボ
ディ領域５８と、前記エピタキシャル層５３1から成る
ドレイン領域６９とで構成されるｐｎ接合の導通電圧よ
りも小さくなるようにしておけばよい。
ＭＯＳＦＥＴの発熱や誤動作の不都合は、寄生ダイオー
ドが導通しないようにすれば防止できるので、該パワー
ＭＯＳＦＥＴ４２を第３象限動作させる際、ボディ領域
５８とエピタキシャル層５３1との間の電位差が、該ボ
ディ領域５８と、前記エピタキシャル層５３1から成る
ドレイン領域６９とで構成されるｐｎ接合の導通電圧よ
りも小さくなるようにしておけばよい。
【００４３】なお、上記原理は、ｎ+型のサブストレー
ト上にｐチャネルのパワーＭＯＳＦＥＴを設けた場合
や、ＣＭＯＳ構造の出力段、ＣＭＯＳ構造のロジック回
路でも、出力段のパワーＭＯＳＦＥＴに第３象限動作を
させる場合には、同様である。
ト上にｐチャネルのパワーＭＯＳＦＥＴを設けた場合
や、ＣＭＯＳ構造の出力段、ＣＭＯＳ構造のロジック回
路でも、出力段のパワーＭＯＳＦＥＴに第３象限動作を
させる場合には、同様である。
【００４４】
【実施例】本発明の実施例を図面を用いて説明する。図
１を参照し、１０は本発明の一実施例の誘導性負荷駆動
装置であり、フルブリッジ回路５と、該フルブリッジ回
路５を制御するロジック回路９とを有している。
１を参照し、１０は本発明の一実施例の誘導性負荷駆動
装置であり、フルブリッジ回路５と、該フルブリッジ回
路５を制御するロジック回路９とを有している。
【００４５】前記フルブリッジ回路５は、ドレイン領域
とは異なるタイプである、同一のｐ型サブストレートに
設けられた４つのｎチャネルインハーンスメント型のパ
ワーＭＯＳＦＥＴ１、２、３、４を有しており、前記パ
ワーＭＯＳＦＥＴ１、２のドレイン電極は、電源６の一
端に接続された電源ライン７に接続され、電源電圧ＶDD
を印加されており、前記パワーＭＯＳＦＥＴ３、４のソ
ース電極は互いに接続され、電流検出抵抗１２を介して
前記電源６の他端に接続されるとともにグラウンド電位
に置かれている。
とは異なるタイプである、同一のｐ型サブストレートに
設けられた４つのｎチャネルインハーンスメント型のパ
ワーＭＯＳＦＥＴ１、２、３、４を有しており、前記パ
ワーＭＯＳＦＥＴ１、２のドレイン電極は、電源６の一
端に接続された電源ライン７に接続され、電源電圧ＶDD
を印加されており、前記パワーＭＯＳＦＥＴ３、４のソ
ース電極は互いに接続され、電流検出抵抗１２を介して
前記電源６の他端に接続されるとともにグラウンド電位
に置かれている。
【００４６】また、前記パワーＭＯＳＦＥＴ１のソース
電極と前記パワーＭＯＳＦＥＴ３のドレイン電極とは接
続点Ａで接続され、前記パワーＭＯＳＦＥＴ２のソース
電極と前記パワーＭＯＳＦＥＴ４のドレイン電極とは接
続点Ｂで接続されており、該接続点Ａ、Ｂ間に、モータ
ーから成る誘導性負荷８の両端が接続されている。
電極と前記パワーＭＯＳＦＥＴ３のドレイン電極とは接
続点Ａで接続され、前記パワーＭＯＳＦＥＴ２のソース
電極と前記パワーＭＯＳＦＥＴ４のドレイン電極とは接
続点Ｂで接続されており、該接続点Ａ、Ｂ間に、モータ
ーから成る誘導性負荷８の両端が接続されている。
【００４７】前記ロジック回路９は前記フルブリッジ回
路５と同じ基板上に設けられ、該ロジック回路９には各
パワーＭＯＳＦＥＴ１〜４のゲート電極が接続されてい
る。前記ロジック回路９は、図示しないチャージポンプ
回路を有しており、該チャージポンプ回路が動作する
と、前記電源電圧ＶDDよりも高い電位を発生できるよう
にされているので、その電圧を前記各パワーＭＯＳＦＥ
Ｔ１〜４のゲート電極に印加することで、ドレイン電極
にに電源電圧が印加されるパワーＭＯＳＦＥＴ１、２の
ソース電極を、前記電源電圧ＶDDよりも高くでき、それ
により、前記パワーＭＯＳＦＥＴ１、２が導通状態にな
るように構成されている。
路５と同じ基板上に設けられ、該ロジック回路９には各
パワーＭＯＳＦＥＴ１〜４のゲート電極が接続されてい
る。前記ロジック回路９は、図示しないチャージポンプ
回路を有しており、該チャージポンプ回路が動作する
と、前記電源電圧ＶDDよりも高い電位を発生できるよう
にされているので、その電圧を前記各パワーＭＯＳＦＥ
Ｔ１〜４のゲート電極に印加することで、ドレイン電極
にに電源電圧が印加されるパワーＭＯＳＦＥＴ１、２の
ソース電極を、前記電源電圧ＶDDよりも高くでき、それ
により、前記パワーＭＯＳＦＥＴ１、２が導通状態にな
るように構成されている。
【００４８】この誘導性負荷駆動装置１０は、前記パワ
ーＭＯＳＦＥＴ２、３を遮断状態に置き、前記パワーＭ
ＯＳＦＥＴ１、４を導通状態にして、前記誘導性負荷８
に、前記接続点Ｂから前記接続点Ａの方向に前記電源６
から電流を流し、前記パワーＭＯＳＦＥＴ１、４を遮断
状態に置き、前記パワーＭＯＳＦＥＴ２、３を導通状態
にして、前記誘導性負荷８に、矢印２１で示した前記接
続点Ａから前記接続点Ｂの方向に電流を流せるように構
成されており、ここでは、前記誘導性負荷８に、前記矢
印２１の方向に電流を流す場合を例にとって説明する。
ーＭＯＳＦＥＴ２、３を遮断状態に置き、前記パワーＭ
ＯＳＦＥＴ１、４を導通状態にして、前記誘導性負荷８
に、前記接続点Ｂから前記接続点Ａの方向に前記電源６
から電流を流し、前記パワーＭＯＳＦＥＴ１、４を遮断
状態に置き、前記パワーＭＯＳＦＥＴ２、３を導通状態
にして、前記誘導性負荷８に、矢印２１で示した前記接
続点Ａから前記接続点Ｂの方向に電流を流せるように構
成されており、ここでは、前記誘導性負荷８に、前記矢
印２１の方向に電流を流す場合を例にとって説明する。
【００４９】まず、前記ロジック回路９は、前記４つの
パワーＭＯＳＦＥＴのうち、２つのパワーＭＯＳＦＥＴ
１、２の２つだけを導通状態にし、前記誘導性負荷８
に、電流を供給し始める。そのときの電流値は、図２に
示すように、初期値ゼロから徐々に増加し、そしてそれ
に伴い、前記電流検出抵抗１２で生じる電圧Ｖsenseの
値も徐々に大きくなる。
パワーＭＯＳＦＥＴのうち、２つのパワーＭＯＳＦＥＴ
１、２の２つだけを導通状態にし、前記誘導性負荷８
に、電流を供給し始める。そのときの電流値は、図２に
示すように、初期値ゼロから徐々に増加し、そしてそれ
に伴い、前記電流検出抵抗１２で生じる電圧Ｖsenseの
値も徐々に大きくなる。
【００５０】前記電圧Ｖsenseは比較器１３で基準電圧
源１４の電圧Ｖrefと比較され、該比較器１３から前記
ロジック回路９に、Ｖsense＜Ｖrefのときロー、Ｖ
sense＞Ｖr efのときハイの信号が出力されるように構成
されており、前記電流検出抵抗１２の抵抗値は、該電流
検出抵抗１２に大きさＩ(Ａ)の電流がが流れたときにＶ
sens e＝Ｖrefとなるように設定されているものとし、前
記電流が初期値ゼロの状態からｔ1秒経過後に、前記電
流検出抵抗１２にこの大きさＩの電流が流れたものとす
る。
源１４の電圧Ｖrefと比較され、該比較器１３から前記
ロジック回路９に、Ｖsense＜Ｖrefのときロー、Ｖ
sense＞Ｖr efのときハイの信号が出力されるように構成
されており、前記電流検出抵抗１２の抵抗値は、該電流
検出抵抗１２に大きさＩ(Ａ)の電流がが流れたときにＶ
sens e＝Ｖrefとなるように設定されているものとし、前
記電流が初期値ゼロの状態からｔ1秒経過後に、前記電
流検出抵抗１２にこの大きさＩの電流が流れたものとす
る。
【００５１】このとき、前記比較器１３の出力がローか
らハイに切り替わるので、前記ロジック回路９はそれを
検出するとδ秒経過後に、前記パワーＭＯＳＦＥＴ４は
導通状態にしたまま、前記パワーＭＯＳＦＥＴ３を遮断
状態にする。
らハイに切り替わるので、前記ロジック回路９はそれを
検出するとδ秒経過後に、前記パワーＭＯＳＦＥＴ４は
導通状態にしたまま、前記パワーＭＯＳＦＥＴ３を遮断
状態にする。
【００５２】すると、前記誘導性負荷８に蓄積されてい
たエネルギーにより、その両端である前記接続点Ｂがプ
ラス、前記接続点Ａがマイナスになるように逆起電力が
生じると、前記電源から電流を供給したときには遮断状
態にあったパワーＭＯＳＦＥＴ３のソース電極は略グラ
ウンド電位にクランプされているので、該パワーＭＯＳ
ＦＥＴ３のドレインがソースよりも低い電位となる。こ
のとき、該パワーＭＯＳＦＥＴ３のゲートに正電圧を印
加して、該パワーＭＯＳＦＥＴ３に第３象限動作をさせ
ると、前記パワーＭＯＳＦＥＴ４は導通状態にされてい
るので、前記誘導性負荷８に蓄積されたエネルギーは、
矢印２２で示した、
たエネルギーにより、その両端である前記接続点Ｂがプ
ラス、前記接続点Ａがマイナスになるように逆起電力が
生じると、前記電源から電流を供給したときには遮断状
態にあったパワーＭＯＳＦＥＴ３のソース電極は略グラ
ウンド電位にクランプされているので、該パワーＭＯＳ
ＦＥＴ３のドレインがソースよりも低い電位となる。こ
のとき、該パワーＭＯＳＦＥＴ３のゲートに正電圧を印
加して、該パワーＭＯＳＦＥＴ３に第３象限動作をさせ
ると、前記パワーＭＯＳＦＥＴ４は導通状態にされてい
るので、前記誘導性負荷８に蓄積されたエネルギーは、
矢印２２で示した、
【００５３】接続点Ｂ→パワーＭＯＳＦＥＴ４→パワー
ＭＯＳＦＥＴ３→接続点Ａの順に流れる転流電流として
放出させることができる。
ＭＯＳＦＥＴ３→接続点Ａの順に流れる転流電流として
放出させることができる。
【００５４】このとき、前記電流検出抵抗１２で生じる
電圧を無視すると、前記パワーＭＯＳＦＥＴ３のソース
電極はグラウンド電位にクランプされているため、該パ
ワーＭＯＳＦＥＴ３のドレイン電極の電位はグラウンド
電位よりも低いマイナス電位に振られることになる。具
体的には、該パワーＭＯＳＦＥＴ３のオン抵抗をＲ
on(Ω)とした場合、流れている電流はＩ(Ａ)であるか
ら、該パワーＭＯＳＦＥＴ３のドレイン電極の電位は
−Ｉ×Ｒon(Ｖ)である。この値を、上述した寄生ダイオ
ードが導通せず、従って、前記寄生ＮＰＮトランジスタ
７２が導通しない値になるように、該パワーＭＯＳＦＥ
Ｔ３のＲonを設定して置いたので、ロジック回路が誤動
作したり、ドレインが高電位に置かれた前記パワーＭＯ
ＳＦＥＴ１から前記サブストレート５１に電流が流れ込
むようなことがなかった。
電圧を無視すると、前記パワーＭＯＳＦＥＴ３のソース
電極はグラウンド電位にクランプされているため、該パ
ワーＭＯＳＦＥＴ３のドレイン電極の電位はグラウンド
電位よりも低いマイナス電位に振られることになる。具
体的には、該パワーＭＯＳＦＥＴ３のオン抵抗をＲ
on(Ω)とした場合、流れている電流はＩ(Ａ)であるか
ら、該パワーＭＯＳＦＥＴ３のドレイン電極の電位は
−Ｉ×Ｒon(Ｖ)である。この値を、上述した寄生ダイオ
ードが導通せず、従って、前記寄生ＮＰＮトランジスタ
７２が導通しない値になるように、該パワーＭＯＳＦＥ
Ｔ３のＲonを設定して置いたので、ロジック回路が誤動
作したり、ドレインが高電位に置かれた前記パワーＭＯ
ＳＦＥＴ１から前記サブストレート５１に電流が流れ込
むようなことがなかった。
【００５５】ところで、前記転流電流は時間の経過と共
に徐々に減少し、前記比較器１３の出力はやがてハイか
らローに切り替る。前記ロジック回路９はこの切り替り
を検出すると、前記パワーＭＯＳＦＥＴ３に第３象限動
作を終了させて遮断状態にし、前記パワーＭＯＳＦＥＴ
１を再び導通させ、前記電源６から前記誘導性負荷８
に、矢印２１で示す向きに電流を供給する。すると再び
前記電流検出抵抗１２に流れる電流が増加し始め、やが
て前記比較器１３の出力がローからハイに切り替ると、
再度前記パワーＭＯＳＦＥＴ１を遮断状態にし、前記パ
ワーＭＯＳＦＥＴ３に第３象限動作をさせて前記誘導性
負荷８に蓄積されたエネルギーを転流させて解放する。
に徐々に減少し、前記比較器１３の出力はやがてハイか
らローに切り替る。前記ロジック回路９はこの切り替り
を検出すると、前記パワーＭＯＳＦＥＴ３に第３象限動
作を終了させて遮断状態にし、前記パワーＭＯＳＦＥＴ
１を再び導通させ、前記電源６から前記誘導性負荷８
に、矢印２１で示す向きに電流を供給する。すると再び
前記電流検出抵抗１２に流れる電流が増加し始め、やが
て前記比較器１３の出力がローからハイに切り替ると、
再度前記パワーＭＯＳＦＥＴ１を遮断状態にし、前記パ
ワーＭＯＳＦＥＴ３に第３象限動作をさせて前記誘導性
負荷８に蓄積されたエネルギーを転流させて解放する。
【００５６】このように、前記誘導性負荷８に流れる電
流の大きさにより、前記パワーＭＯＳＦＥＴ１をスイッ
チング動作させると前記誘導性負荷８に流れる電流を一
定の大きさＩ(Ａ)に保つことができる。
流の大きさにより、前記パワーＭＯＳＦＥＴ１をスイッ
チング動作させると前記誘導性負荷８に流れる電流を一
定の大きさＩ(Ａ)に保つことができる。
【００５７】前記スイッチング動作の際、前記パワーＭ
ＯＳＦＥＴ３が第３象限動作をしているときは、前記誘
導性負荷に加えられる電圧は、前記２つのパワーＭＯＳ
ＦＥＴ３、４のオン抵抗Ｒonで生じる電圧降下分であ
り、その値は小さいので、転流電流の減衰はゆるやかで
ある。一方、前記パワーＭＯＳＦＥＴ１、４が導通状態
にあるときは、前記誘導性負荷８の両端には略電源電圧
ＶSSが印加されるから、電源から供給される電流は急速
に増加する。従って、前記パワーＭＯＳＦＥＴ１の１回
のオン・オフのうち、オフ(遮断状態)にある時間をΔｔ
2秒、オン(導通状態)にある時間をΔｔ3秒とすると、 Δｔ2＞Δｔ3 となる。
ＯＳＦＥＴ３が第３象限動作をしているときは、前記誘
導性負荷に加えられる電圧は、前記２つのパワーＭＯＳ
ＦＥＴ３、４のオン抵抗Ｒonで生じる電圧降下分であ
り、その値は小さいので、転流電流の減衰はゆるやかで
ある。一方、前記パワーＭＯＳＦＥＴ１、４が導通状態
にあるときは、前記誘導性負荷８の両端には略電源電圧
ＶSSが印加されるから、電源から供給される電流は急速
に増加する。従って、前記パワーＭＯＳＦＥＴ１の１回
のオン・オフのうち、オフ(遮断状態)にある時間をΔｔ
2秒、オン(導通状態)にある時間をΔｔ3秒とすると、 Δｔ2＞Δｔ3 となる。
【００５８】また、前記Δｔ2を合計した時間をｔ2秒、
前記Δｔ3を合計した時間をｔ3秒とし、前記δ秒を無視
すると、この、前記誘導性負荷８に流れる電流を一定値
Ｉに保持されていた時間はｔ2＋ｔ3秒となる。
前記Δｔ3を合計した時間をｔ3秒とし、前記δ秒を無視
すると、この、前記誘導性負荷８に流れる電流を一定値
Ｉに保持されていた時間はｔ2＋ｔ3秒となる。
【００５９】次に、前記パワーＭＯＳＦＥＴ１、４の両
方を遮断状態にすると、前記誘導性負荷８の両端に、前
記接続点Ａがマイナス、前記接続点Ｂがプラスになるよ
うに逆起電力が発生する。このとき、前記パワーＭＯＳ
ＦＥＴ２、３のゲート電極に正電圧を印加して第３象限
動作をさせると、前記誘導性負荷８に蓄積されていたエ
ネルギーは矢印２３の方向に流れる電源回生電流にな
り、前記電源６が充電される。
方を遮断状態にすると、前記誘導性負荷８の両端に、前
記接続点Ａがマイナス、前記接続点Ｂがプラスになるよ
うに逆起電力が発生する。このとき、前記パワーＭＯＳ
ＦＥＴ２、３のゲート電極に正電圧を印加して第３象限
動作をさせると、前記誘導性負荷８に蓄積されていたエ
ネルギーは矢印２３の方向に流れる電源回生電流にな
り、前記電源６が充電される。
【００６０】このとき、前記電流検出抵抗１２で生じる
電圧を無視すると、前記パワーＭＯＳＦＥＴ３のソース
電極はグラウンド電位にクランプされおり、前記パワー
ＭＯＳＦＥＴ２のドレイン電極は電源電圧ＶDDにクラン
プされているから、各パワーＭＯＳＦＥＴのオン抵抗の
大きさをＲon(Ω)とすると、前記パワーＭＯＳＦＥＴ３
のドレイン電極の電位は −Ｉ×Ｒon(Ｖ)に振られ、前
記パワーＭＯＳＦＥＴ４のソース電極の電位は ＶDD＋
Ｉ×Ｒon(Ｖ)の高電位に置かれる。
電圧を無視すると、前記パワーＭＯＳＦＥＴ３のソース
電極はグラウンド電位にクランプされおり、前記パワー
ＭＯＳＦＥＴ２のドレイン電極は電源電圧ＶDDにクラン
プされているから、各パワーＭＯＳＦＥＴのオン抵抗の
大きさをＲon(Ω)とすると、前記パワーＭＯＳＦＥＴ３
のドレイン電極の電位は −Ｉ×Ｒon(Ｖ)に振られ、前
記パワーＭＯＳＦＥＴ４のソース電極の電位は ＶDD＋
Ｉ×Ｒon(Ｖ)の高電位に置かれる。
【００６１】前記電流Ｉを１．０Ａとし、前記電源電圧
ＶDDを１００Ｖとし、図７で示した寄生ＰＮＰトランジ
スタ７１の電流増幅率が０．０３と非常に小さいものと
した場合でも、前記パワーＭＯＳＦＥＴ４の第３象限動
作で、仮に前記寄生ＰＮＰトランジスタ７１がオンした
とすると、この寄生ＰＮＰトランジスタ７１に流れる寄
生コレクタ電流は３０ｍＡと小さいが、その発熱は３Ｗ
にも達する。
ＶDDを１００Ｖとし、図７で示した寄生ＰＮＰトランジ
スタ７１の電流増幅率が０．０３と非常に小さいものと
した場合でも、前記パワーＭＯＳＦＥＴ４の第３象限動
作で、仮に前記寄生ＰＮＰトランジスタ７１がオンした
とすると、この寄生ＰＮＰトランジスタ７１に流れる寄
生コレクタ電流は３０ｍＡと小さいが、その発熱は３Ｗ
にも達する。
【００６２】このように、前記誘導性負荷８に電源から
電流を供給していたときには遮断状態に置かれていた前
記２つのパワーＭＯＳＦＥＴ２、３のソース電極の電位
は、それぞれのドレイン電極の電位よりも高くなるが、
逆に、Ｉ×Ｒonの大きさを、前記寄生ダイオード７０が
導通しない大きさに設定しておけば、前記寄生ＰＮＰト
ランジスタ７１による発熱や、前記寄生ＮＰＮトランジ
スタ７２の導通による誤動作が発生することはない。
電流を供給していたときには遮断状態に置かれていた前
記２つのパワーＭＯＳＦＥＴ２、３のソース電極の電位
は、それぞれのドレイン電極の電位よりも高くなるが、
逆に、Ｉ×Ｒonの大きさを、前記寄生ダイオード７０が
導通しない大きさに設定しておけば、前記寄生ＰＮＰト
ランジスタ７１による発熱や、前記寄生ＮＰＮトランジ
スタ７２の導通による誤動作が発生することはない。
【００６３】なお、前記パワーＭＯＳＦＥＴ２、３が第
３象限動作を開始してからｔ4秒後に前記電源回生電流
が０になったものとし、前記各矢印２１、２２、２３で
示した方向に電流を流すときの、各パワーＭＯＳＦＥＴ
１、２、３、４の状態を下記の表に整理して示す。
３象限動作を開始してからｔ4秒後に前記電源回生電流
が０になったものとし、前記各矢印２１、２２、２３で
示した方向に電流を流すときの、各パワーＭＯＳＦＥＴ
１、２、３、４の状態を下記の表に整理して示す。
【００６４】
【表１】
【００６５】ところで、前記誘導性負荷８に、前記電流
が初期値から増加するｔ1秒間と、一定電流Ｉからゼロ
になるまでのｔ4秒間の間は直線的に電流が増減すると
近似し、また、スイッチング中は前記一定電流値ＩＡが
流れているとすると、前記電流検出抵抗１２における電
圧降下を無視した場合、このフルブリッジ回路１０全体
で消費する電力は、次のようになる。
が初期値から増加するｔ1秒間と、一定電流Ｉからゼロ
になるまでのｔ4秒間の間は直線的に電流が増減すると
近似し、また、スイッチング中は前記一定電流値ＩＡが
流れているとすると、前記電流検出抵抗１２における電
圧降下を無視した場合、このフルブリッジ回路１０全体
で消費する電力は、次のようになる。
【００６６】 ｔ1の間 ２・Ｉ2・Ｒon・ｔ1 2／３ ……(１１) ｔ2の間 ２・Ｉ2・Ｒon・ｔ2 ……(１２) ｔ3の間 ２・Ｉ2・Ｒon・ｔ3 ……(１３) ｔ4の間 ２・Ｉ2・Ｒon・ｔ4 2／３ ……(１４)
【００６７】それに対し、フルブリッジにパワーＭＯＳ
ＦＥＴを用いず、バイポーラトランジスタとダイオード
とを４つづつ使用した従来のフルブリッジ回路では、 ｔ1の間 ＶCE(sat)・Ｉ・ｔ1 ……(２１) ｔ2の間 (ＶCE(sat)＋ＶF)・Ｉ・ｔ2 ……(２２) ｔ3の間 ２・ＶCE(sat)・Ｉ・ｔ3 ……(２３) ｔ4の間 ＶF・Ｉ・ｔ4 ……(２４) の電力が消費される。
ＦＥＴを用いず、バイポーラトランジスタとダイオード
とを４つづつ使用した従来のフルブリッジ回路では、 ｔ1の間 ＶCE(sat)・Ｉ・ｔ1 ……(２１) ｔ2の間 (ＶCE(sat)＋ＶF)・Ｉ・ｔ2 ……(２２) ｔ3の間 ２・ＶCE(sat)・Ｉ・ｔ3 ……(２３) ｔ4の間 ＶF・Ｉ・ｔ4 ……(２４) の電力が消費される。
【００６８】なお、各パワーＭＯＳＦＥＴに並列にショ
ットキーダイオードを接続し、パワーＭＯＳＦＥＴに第
３象限動作をさせずに各ショットキーダイオードに電流
を流して誘導性負荷のエネルギーを解放させた場合は、
ットキーダイオードを接続し、パワーＭＯＳＦＥＴに第
３象限動作をさせずに各ショットキーダイオードに電流
を流して誘導性負荷のエネルギーを解放させた場合は、
【００６９】 ｔ1の間 ２・Ｉ2・Ｒon・ｔ1 2／３ ……(３１) ｔ2の間 (Ｉ・Ｒon＋ＶF)・Ｉ・ｔ2 ……(３２) ｔ3の間 ２・Ｉ2・Ｒon・ｔ3 ……(３３) ｔ4の間 ＶF・Ｉ・ｔ4 ……(３４) となる。
【００７０】ここで、Ｉ＝１．０(Ａ)、Ｒon＝６０(ｍ
Ω)、ＶCE(sat)＝０．３(Ｖ)、ＶF＝０．３(Ｖ)(ショッ
トキーダイオード使用の場合)とし、ｔ1〜ｔ4を１秒と
して、ｔ1〜ｔ4のタイミングでの、単位時間当りの具体
的な消費電力を、次の表に比較して示す。
Ω)、ＶCE(sat)＝０．３(Ｖ)、ＶF＝０．３(Ｖ)(ショッ
トキーダイオード使用の場合)とし、ｔ1〜ｔ4を１秒と
して、ｔ1〜ｔ4のタイミングでの、単位時間当りの具体
的な消費電力を、次の表に比較して示す。
【００７１】
【表２】
【００７２】このように、ＩＣ化したパワーＮＰＮトラ
ンジスタを用いてスイッチングを行い、このパワーＮＰ
Ｎトランジスタと同一チップ中に設けたダイオードを用
いて誘導性負荷に蓄積されたエネルギーを転流により解
放させる場合には、上述したように、転流の際に寄生Ｐ
ＮＰトランジスタ７３に流れる寄生コレクタ電流だけで
３Ｗ(電流増幅率が０．０３の場合)も発熱してしまい、
しかも、また、ダイオードのアノードがグラウンド電位
に置かれような場合には、必ず寄生ＮＰＮトランジスタ
が導通してしまい、ロジック回路が誤動作を起すので、
誘導性負荷を駆動するための使用には不適当である。
ンジスタを用いてスイッチングを行い、このパワーＮＰ
Ｎトランジスタと同一チップ中に設けたダイオードを用
いて誘導性負荷に蓄積されたエネルギーを転流により解
放させる場合には、上述したように、転流の際に寄生Ｐ
ＮＰトランジスタ７３に流れる寄生コレクタ電流だけで
３Ｗ(電流増幅率が０．０３の場合)も発熱してしまい、
しかも、また、ダイオードのアノードがグラウンド電位
に置かれような場合には、必ず寄生ＮＰＮトランジスタ
が導通してしまい、ロジック回路が誤動作を起すので、
誘導性負荷を駆動するための使用には不適当である。
【００７３】なお、上記実施例は電源に接続されたパワ
ーＭＯＳＦＥＴをスイッチング動作させるハイサイドス
イッチの場合について説明したが、グラウンド電位側の
パワーＭＯＳＦＥＴをスイッチングするローサイドスイ
ッチの場合も本発明に含まれる。
ーＭＯＳＦＥＴをスイッチング動作させるハイサイドス
イッチの場合について説明したが、グラウンド電位側の
パワーＭＯＳＦＥＴをスイッチングするローサイドスイ
ッチの場合も本発明に含まれる。
【００７４】次に、本発明の他の実施例を図面を用いて
説明する。３を参照し、３０は本発明の他の実施例の誘
導性負荷駆動装置であり、同じ基板上に設けられ、直列
に接続された２つのｎチャネルインハーンスメント型の
パワーＭＯＳＦＥＴ３１、３２を有しており、該２つの
パワーＭＯＳＦＥＴ３１、３２の接続点に一端が接続さ
れた誘導性負荷３８と、前記２つのパワーＭＯＳＦＥＴ
３１、３２とでハーフブリッジ回路３５を構成してい
る。
説明する。３を参照し、３０は本発明の他の実施例の誘
導性負荷駆動装置であり、同じ基板上に設けられ、直列
に接続された２つのｎチャネルインハーンスメント型の
パワーＭＯＳＦＥＴ３１、３２を有しており、該２つの
パワーＭＯＳＦＥＴ３１、３２の接続点に一端が接続さ
れた誘導性負荷３８と、前記２つのパワーＭＯＳＦＥＴ
３１、３２とでハーフブリッジ回路３５を構成してい
る。
【００７５】該ハーフブリッジ回路３５を制御するロジ
ック回路３９は、前記パワーＭＯＳＦＥＴ３１、３２と
同じ基板上に設けられており、前記パワーＭＯＳＦＥＴ
３１のドレイン電極は電源３４1の一端に接続されて高
電位ＶHが印加されており、そのソース電極は、前記パ
ワーＭＯＳＦＥＴ３２のドレイン電極と接続点Ｃで接続
されている。該パワーＭＯＳＦＥＴ３２のソース電極は
電源３４2の一端に接続されて低電位ＶLが印加されてお
り、前記電源３４1、３４2の他端同士は接続点Ｄで接続
されるとともに接地されている。前記接続点Ｃと前記接
続点Ｄとには、前記誘導性負荷３８の両端が接続され、
前記パワーＭＯＳＦＥＴ３１、３２のゲート電極は、そ
れぞれロジック回路３９に接続されている。
ック回路３９は、前記パワーＭＯＳＦＥＴ３１、３２と
同じ基板上に設けられており、前記パワーＭＯＳＦＥＴ
３１のドレイン電極は電源３４1の一端に接続されて高
電位ＶHが印加されており、そのソース電極は、前記パ
ワーＭＯＳＦＥＴ３２のドレイン電極と接続点Ｃで接続
されている。該パワーＭＯＳＦＥＴ３２のソース電極は
電源３４2の一端に接続されて低電位ＶLが印加されてお
り、前記電源３４1、３４2の他端同士は接続点Ｄで接続
されるとともに接地されている。前記接続点Ｃと前記接
続点Ｄとには、前記誘導性負荷３８の両端が接続され、
前記パワーＭＯＳＦＥＴ３１、３２のゲート電極は、そ
れぞれロジック回路３９に接続されている。
【００７６】前記ロジック回路３９は、図示しないチャ
ージポンプ回路を有しており、前記ＭＯＳＦＥＴ３１、
３２のそれぞれを導通状態にできるように構成されてお
り、この誘導性負荷駆動装置３０の動作を、前記誘導性
負荷３８に接続点Ｃから接地電位に向う方向に電流を流
す場合を例にとって説明する。
ージポンプ回路を有しており、前記ＭＯＳＦＥＴ３１、
３２のそれぞれを導通状態にできるように構成されてお
り、この誘導性負荷駆動装置３０の動作を、前記誘導性
負荷３８に接続点Ｃから接地電位に向う方向に電流を流
す場合を例にとって説明する。
【００７７】まず、前記ロジック回路３９は、前記パワ
ーＭＯＳＦＥＴ３１を導通状態にし、前記パワーＭＯＳ
ＦＥＴ３２を遮断状態にすると、前記接続点Ｃに前記高
電位ＶHが印加されるので、前記誘導性負荷３８には、
矢印２４の方向に電流が流れる。
ーＭＯＳＦＥＴ３１を導通状態にし、前記パワーＭＯＳ
ＦＥＴ３２を遮断状態にすると、前記接続点Ｃに前記高
電位ＶHが印加されるので、前記誘導性負荷３８には、
矢印２４の方向に電流が流れる。
【００７８】次いで、状態から前記パワーＭＯＳＦＥＴ
３２を遮断状態にすると、前記誘導性負荷３８の両端の
前記接続点Ｃがマイナス、前記接続点Ｄがプラスになる
ような逆起電力が発生する。このとき、前記接続点Ｄは
接地されており、グラウンド電位にクランプされている
ので、前記接続点Ｃが接地電位よりも低い電位に振られ
るので、前記パワーＭＯＳＦＥＴ３２のゲート電極に正
電圧を与えて該パワーＭＯＳＦＥＴ３２に第３象限動作
をさせると、電流は矢印２５の、
３２を遮断状態にすると、前記誘導性負荷３８の両端の
前記接続点Ｃがマイナス、前記接続点Ｄがプラスになる
ような逆起電力が発生する。このとき、前記接続点Ｄは
接地されており、グラウンド電位にクランプされている
ので、前記接続点Ｃが接地電位よりも低い電位に振られ
るので、前記パワーＭＯＳＦＥＴ３２のゲート電極に正
電圧を与えて該パワーＭＯＳＦＥＴ３２に第３象限動作
をさせると、電流は矢印２５の、
【００７９】接続点Ｄ → 電源３４2 → パワーＭＯＳ
ＦＥＴ３２ → 接続点Ｃの順で流れるので、これによ
り、前記電源３４1から前記誘導性負荷３８に供給さ
れ、蓄積されたエネルギーを放出させ、該エネルギーで
前記電源３４2を充電することができる。このときの電
流をＩ2、前記パワーＭＯＳＦＥＴ３２のオン抵抗をＲ
on’とすると、前記接続点Ｃの電位は ＶL−Ｉ2・
Ｒon’ となる。前記電源３４2から前記誘導性負荷３８
に電流を供給する場合も同様の動作である。
ＦＥＴ３２ → 接続点Ｃの順で流れるので、これによ
り、前記電源３４1から前記誘導性負荷３８に供給さ
れ、蓄積されたエネルギーを放出させ、該エネルギーで
前記電源３４2を充電することができる。このときの電
流をＩ2、前記パワーＭＯＳＦＥＴ３２のオン抵抗をＲ
on’とすると、前記接続点Ｃの電位は ＶL−Ｉ2・
Ｒon’ となる。前記電源３４2から前記誘導性負荷３８
に電流を供給する場合も同様の動作である。
【００８０】なお、上記各実施例は、複数のパワーＭＯ
ＳＦＥＴとロジック回路とが同一のサブストレート上に
設けられたハーフブリッジ回路、またはフルブリッジ回
路について説明したが、本発明はそれに限定されるもの
ではなく、ドレインのタイプとサブストレートのタイプ
とが異なるパワーＭＯＳＦＥＴを有する半導体装置で誘
導性負荷を駆動する技術に広く適用することができる。
ＳＦＥＴとロジック回路とが同一のサブストレート上に
設けられたハーフブリッジ回路、またはフルブリッジ回
路について説明したが、本発明はそれに限定されるもの
ではなく、ドレインのタイプとサブストレートのタイプ
とが異なるパワーＭＯＳＦＥＴを有する半導体装置で誘
導性負荷を駆動する技術に広く適用することができる。
【００８１】
【発明の効果】ダイオードを設けることなく誘導性負荷
に蓄積されたエネルギーを転流させることができる。負
荷に蓄積されたエネルギーを放出させる際、発熱による
ロスが少なく、ロジック回路の誤動作もない。
に蓄積されたエネルギーを転流させることができる。負
荷に蓄積されたエネルギーを放出させる際、発熱による
ロスが少なく、ロジック回路の誤動作もない。
【図１】 本発明装置の一実施例のブロック図
【図２】 (ａ)本発明方法の一実施例を説明するための
電流波形 (ｂ)その拡大図
電流波形 (ｂ)その拡大図
【図３】 本発明装置の他の実施例のブロック図
【図４】 (ａ)、(ｂ)従来技術の一例のブロック図
(ｃ)インバーテッドダーリントントランジスタの接続を
示す図
(ｃ)インバーテッドダーリントントランジスタの接続を
示す図
【図５】 ディスクリートのパワーＭＯＳＦＥＴの拡散
構造図
構造図
【図６】 ＭＯＳＦＥＴの第１象限動作と第３象限動作
を説明するためのグラフ
を説明するためのグラフ
【図７】 同一基板上に設けられたパワーＭＯＳＦＥＴ
とロジック回路の拡散構造図
とロジック回路の拡散構造図
【図８】 同一基板上に設けられたバイポーラトランジ
スタとダイオードの拡散構造図
スタとダイオードの拡散構造図
１〜４、３１、３２……パワーＭＯＳＦＥＴ ５…
…フルブリッジ回路 ８、３８……誘導性負荷 １０、３０……誘導性負
荷駆動装置 ３５……ハーフブリッジ回路 ５１……基板(サブ
ストレート) ５６、９３……ドレイン電極 ６３、９１……ソー
ス電極 ６９……ドレイン領域 ５８……ボディ領域
…フルブリッジ回路 ８、３８……誘導性負荷 １０、３０……誘導性負
荷駆動装置 ３５……ハーフブリッジ回路 ５１……基板(サブ
ストレート) ５６、９３……ドレイン電極 ６３、９１……ソー
ス電極 ６９……ドレイン領域 ５８……ボディ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 3/68 9184−5Ｋ Ｈ０３Ｋ 17/687 Ｅ Ｈ０３Ｋ 17/687 19/00 １０１Ｆ 19/0175
Claims (8)
- 【請求項１】 ドレイン領域とは異なるタイプの基板上
にパワーＭＯＳＦＥＴが設けられた半導体装置を制御し
て、該パワーＭＯＳＦＥＴに接続された誘導性負荷を駆
動する誘導性負荷駆動方法であって、 前記パワーＭＯＳＦＥＴを第３象限動作させて前記誘導
性負荷に蓄積されたエネルギーを転流により放出させる
際、該第３象限動作を行うパワーＭＯＳＦＥＴに生じる
電圧降下の大きさを、そのパワーＭＯＳＦＥＴのソース
電極が接続されたボディ領域とドレイン電極が接続され
たドレイン領域との間の接合が導通状態になる電圧より
も小さくすることを特徴とする誘導性負荷駆動方法。 - 【請求項２】 ドレイン領域とは異なるタイプの同一基
板上に設けられた２つのパワーＭＯＳＦＥＴで構成され
るハーフブリッジ回路を制御し、 前記ハーフブリッジ回路に接続される誘導性負荷を駆動
する誘導性負荷駆動方法において、 前記２つのパワーＭＯＳＦＥＴのうち一方を導通状態、
他方を遮断状態にして電源から前記誘導性負荷に電流を
供給し、 前記導通状態にあったパワーＭＯＳＦＥＴを遮断状態に
して前記誘導性負荷に流れる電流を停止させる際、 前記電源から電流を供給したときは遮断状態にあったパ
ワーＭＯＳＦＥＴを第３象限動作させ、前記誘導性負荷
に蓄積されたエネルギーを転流により放出させる誘導性
負荷駆動方法であって、 前記第３象限動作を行う各パワーＭＯＳＦＥＴに生じる
電圧降下の大きさを、そのパワーＭＯＳＦＥＴのソース
電極が接続されたボディ領域とドレイン電極が接続され
たドレイン領域との間の接合が導通状態になる電圧より
も小さくすることを特徴とする誘導性負荷駆動方法。 - 【請求項３】 ドレイン領域とは異なるタイプの同一基
板上に設けられた４つのパワーＭＯＳＦＥＴで構成され
たフルブリッジ回路を制御して、 該フルブリッジ回路に接続された誘導性負荷を駆動する
誘導性負荷駆動方法において、 前記４つのパワーＭＯＳＦＥＴのうち２つを導通状態に
し、他の２つを遮断状態にして電源から前記誘導性負荷
に電流を供給する電流供給工程と、 前記電流供給工程で導通状態にあったパワーＭＯＳＦＥ
Ｔのうち、一方を導通状態におき、他方を導通状態と遮
断状態とを繰返すスイッチング動作をさせ、前記誘導性
負荷に流れる電流の大きさを一定に保つ定電流保持工程
とを有し、 前記スイッチング動作における遮断状態のとき、前記電
流供給工程で遮断状態にあったパワーＭＯＳＦＥＴの一
つを第３象限動作させて前記誘導性負荷に蓄積されたエ
ネルギーを転流によりさせる誘導性負荷駆動方法であっ
て、 前記第３象限動作を行う各パワーＭＯＳＦＥＴに生じる
電圧降下の大きさを、そのパワーＭＯＳＦＥＴのソース
電極が接続されたボディ領域とドレイン電極が接続され
たドレイン領域との間の接合が導通状態になる電圧より
も小さくすることを特徴とする誘導性負荷駆動方法。 - 【請求項４】 ドレイン領域とは異なるタイプの同一基
板上に設けられた４つのパワーＭＯＳＦＥＴで構成され
たフルブリッジ回路を制御して、 該フルブリッジ回路に接続された誘導性負荷を駆動する
誘導性負荷駆動方法において、 前記４つのパワーＭＯＳＦＥＴのうちの２つを導通状態
にし、他の２つを遮断状態にして電源から前記誘導性負
荷に電流を供給する電流供給工程と、 前記電流供給工程で導通状態にあった２つのパワーＭＯ
ＳＦＥＴを遮断状態にし、前記誘導性負荷に流れる電流
を停止させる電流停止工程とを有し、 前記電流停止工程は、前記電流供給工程では遮断状態に
あった２つのパワーＭＯＳＦＥＴを第３象限動作をさ
せ、前記誘導性負荷に蓄積されたエネルギーを転流によ
り放出させる誘導性負荷駆動方法であって、 前記第３象限動作を行う各パワーＭＯＳＦＥＴに生じる
電圧降下の大きさを、そのパワーＭＯＳＦＥＴのソース
電極が接続されたボディ領域とドレイン電極が接続され
たドレイン領域との間の接合が導通状態になる電圧より
も小さくすることを特徴とする誘導性負荷駆動方法。 - 【請求項５】 ドレイン領域とは異なるタイプの基板上
に設けられたパワーＭＯＳＦＥＴと、 前記パワーＭＯＳＦＥＴを制御するロジック回路とを有
し、 前記ロジック回路は、前記パワーＭＯＳＦＥＴを第３象
限動作させて前記パワーＭＯＳＦＥＴに接続された誘導
性負荷に蓄積されたエネルギーを転流により放出させる
ように構成された誘導性負荷駆動装置であって、 該第３象限動作を行うパワーＭＯＳＦＥＴに生じる電圧
降下の大きさを、そのパワーＭＯＳＦＥＴのソース電極
が接続されたボディ領域とドレイン電極が接続されたド
レイン領域との間の接合が導通状態になる電圧よりも小
さくなるようにされたことを特徴とする誘導性負荷駆動
装置。 - 【請求項６】 ドレイン領域とは異なるタイプの同一基
板に設けられた２つのパワーＭＯＳＦＥＴで構成された
ハーフブリッジ回路と、 前記基板上に設けられ、前記ハーフブリッジ回路を制御
するロジック回路とを有し、 前記ハーフブリッジ回路に接続される誘導性負荷を駆動
する誘導性負荷駆動装置において、 前記ロジック回路は、前記２つのパワーＭＯＳＦＥＴの
うち一方を導通状態にし、他方を遮断状態にして電源か
ら前記誘導性負荷に電流を供給し、前記導通状態にあっ
たパワーＭＯＳＦＥＴを遮断状態にして前記誘導性負荷
に流れる電流を停止させる際、前記電源から電流を供給
したときは遮断状態にあったパワーＭＯＳＦＥＴを第３
象限動作させて、前記誘導性負荷に蓄積されたエネルギ
ーを転流により放出させるように較正された誘導性負荷
駆動装置であって、 該第３象限動作を行うパワーＭＯＳＦＥＴに生じる電圧
降下の大きさを、そのパワーＭＯＳＦＥＴのソース電極
が接続されたボディ領域とドレイン電極が接続されたド
レイン領域との間の接合が導通状態になる電圧よりも小
さくなるようにされたことを特徴とする誘導性負荷駆動
装置。 - 【請求項７】 ドレイン領域とは異なるタイプの同一基
板上に設けられた４つのパワーＭＯＳＦＥＴで構成され
たフルブリッジ回路と、 前記基板上に設けられ、前記フルブリッジ回路を制御す
るロジック回路とを有し、 前記フルブリッジ回路に接続される誘導性負荷を駆動す
る誘導性負荷駆動装置において、 前記ロジック回路は、前記４つのパワーＭＯＳＦＥＴの
うち２つを導通状態にし、他の２つを遮断状態にして前
記誘導性負荷に電源から電流を供給し、 前記電流を供給するときは導通状態にあったパワーＭＯ
ＳＦＥＴのうち、一方を導通状態におき、他方を導通状
態と遮断状態との繰返しのスイッチング動作させて前記
誘導性負荷に流れる電流の大きさを一定に保つ際、 前記スイッチング動作における遮断状態のときに、前記
電流を供給したときは遮断状態にあったパワーＭＯＳＦ
ＥＴの一つを第３象限動作をさせて前記誘導性負荷に蓄
積されたエネルギーを転流させて放出させるように構成
された誘導性負荷駆動装置であって、 前記第３象限動作を行う各パワーＭＯＳＦＥＴに生じる
電圧降下の大きさが、そのパワーＭＯＳＦＥＴのソース
電極が接続されたボディ領域とドレイン電極が接続され
たドレイン領域との間の接合が導通状態になる電圧より
も小さくされたことを特徴とする誘導性負荷駆動装置。 - 【請求項８】 ドレイン領域とは異なるタイプの同一基
板上に設けられた４つのパワーＭＯＳＦＥＴで構成され
たフルブリッジ回路と、 前記基板上に設けられ、前記フルブリッジ回路を制御す
るロジック回路とを有し、 前記フルブリッジ回路に接続される誘導性負荷を駆動す
る誘導性負荷駆動装置において、 前記ロジック回路は、前記４つのパワーＭＯＳＦＥＴの
うち２つを導通状態にし、他の２つを遮断状態にして前
記誘導性負荷に電源から電流を供給し、 前記導通状態にされた２つのパワーＭＯＳＦＥＴを遮断
状態にして前記誘導性負荷に流れる電流を停止させる誘
導性負荷駆動装置において、 前記電流を停止させる際、前記電流を供給する際には遮
断状態にあった２つのパワーＭＯＳＦＥＴを第３象限動
作をさせ、前記誘導性負荷に蓄積されたエネルギーを転
流させて放出されるように構成された誘導性負荷駆動装
置であって、 前記第３象限動作を行う各パワーＭＯＳＦＥＴに生じる
電圧降下の大きさが、そのパワーＭＯＳＦＥＴのソース
電極が接続されたボディ領域とドレイン電極が接続され
たドレイン領域との間の接合が導通状態になる電圧より
も小さくされたことを特徴とする誘導性負荷駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7094577A JPH08274608A (ja) | 1995-03-28 | 1995-03-28 | 誘導性負荷駆動方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7094577A JPH08274608A (ja) | 1995-03-28 | 1995-03-28 | 誘導性負荷駆動方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274608A true JPH08274608A (ja) | 1996-10-18 |
Family
ID=14114150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7094577A Pending JPH08274608A (ja) | 1995-03-28 | 1995-03-28 | 誘導性負荷駆動方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274608A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001145369A (ja) * | 1999-11-18 | 2001-05-25 | Fuji Electric Co Ltd | インバータ |
| JP2003500877A (ja) * | 1999-05-19 | 2003-01-07 | ジャム テクノロジーズ リミテッド ライアビリティ カンパニー | リアクティブ・インピーダンス変換増幅器出力段の負荷補償技術 |
| JP2006245489A (ja) * | 2005-03-07 | 2006-09-14 | Toshiba Corp | 半導体装置 |
| JP2007244158A (ja) * | 2006-03-10 | 2007-09-20 | Sanyo Electric Co Ltd | モータ駆動集積回路 |
-
1995
- 1995-03-28 JP JP7094577A patent/JPH08274608A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003500877A (ja) * | 1999-05-19 | 2003-01-07 | ジャム テクノロジーズ リミテッド ライアビリティ カンパニー | リアクティブ・インピーダンス変換増幅器出力段の負荷補償技術 |
| JP2001145369A (ja) * | 1999-11-18 | 2001-05-25 | Fuji Electric Co Ltd | インバータ |
| JP2006245489A (ja) * | 2005-03-07 | 2006-09-14 | Toshiba Corp | 半導体装置 |
| JP2007244158A (ja) * | 2006-03-10 | 2007-09-20 | Sanyo Electric Co Ltd | モータ駆動集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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