JP3297353B2 - フォトサイリスタ - Google Patents
フォトサイリスタInfo
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Description
【０００１】
【発明の属する技術分野】本発明はゼロクロス機能とし
てのＭＯＳＦＥＴを内蔵したフォトサイリスタあるいは
フォトサイリスタを逆並列に接続したフォトトライアッ
クのノイズ耐量改良に関するものである。
てのＭＯＳＦＥＴを内蔵したフォトサイリスタあるいは
フォトサイリスタを逆並列に接続したフォトトライアッ
クのノイズ耐量改良に関するものである。
【０００２】
【従来の技術】交流制御回路には、光によってスイッチ
ングされるフォトサイリスタまたはフォトトライアック
のようなＳＳＲ（Solid Stete Relay ）が用いられる。
ＳＳＲは一般にスイッチングによる発生ノイズが少ない
が、主端子間電圧が高いところでスイッチングすると、
雑音が発生し、コンピュータ等の機器に悪影響を及ぼ
す。そのため主端子間の電圧が低いところ（ゼロクロス
ポイント）でのみスイッチングすることが望まれる。こ
のようなゼロクロスポイントでのスイッチングの実現に
は、一般にＭＯＳＦＥＴを用いたフォトサイリスタある
いはフォトトライアックが用いられる。
ングされるフォトサイリスタまたはフォトトライアック
のようなＳＳＲ（Solid Stete Relay ）が用いられる。
ＳＳＲは一般にスイッチングによる発生ノイズが少ない
が、主端子間電圧が高いところでスイッチングすると、
雑音が発生し、コンピュータ等の機器に悪影響を及ぼ
す。そのため主端子間の電圧が低いところ（ゼロクロス
ポイント）でのみスイッチングすることが望まれる。こ
のようなゼロクロスポイントでのスイッチングの実現に
は、一般にＭＯＳＦＥＴを用いたフォトサイリスタある
いはフォトトライアックが用いられる。
【０００３】図３は、ゼロクロス機能としてのＭＯＳＦ
ＥＴを内蔵したフォトサイリスタの略断面図である。Ｎ
型のＳｉ基板１の表面にＰ型のアノード拡散部９が形成
されている。これには電極を介してアノード端子Ａが接
続される。アノード拡散部９の左に、ある間隔をおいて
Ｐ型のＰゲート拡散部８が設けられ、その中にＮ型のカ
ソード拡散部１２が形成されている。それぞれには、電
極を介してＰゲート端子ＰG およびカソード端子Ｋが接
続されている。アノード拡散部９，Ｓｉ基板１，Ｐゲー
ト拡散部８，およびカソード拡散部１２により、ＰＮＰ
Ｎ構造のサイリスタが構成されている。これらの左側に
Ｐ型のダイオード拡散部１０が形成され、さらにその左
側にＰ型のＭＯＳＦＥＴ用のウェル拡散部１１が形成さ
れ、その表面にソース拡散部１３およびドレイン拡散部
１４が形成されている。
ＥＴを内蔵したフォトサイリスタの略断面図である。Ｎ
型のＳｉ基板１の表面にＰ型のアノード拡散部９が形成
されている。これには電極を介してアノード端子Ａが接
続される。アノード拡散部９の左に、ある間隔をおいて
Ｐ型のＰゲート拡散部８が設けられ、その中にＮ型のカ
ソード拡散部１２が形成されている。それぞれには、電
極を介してＰゲート端子ＰG およびカソード端子Ｋが接
続されている。アノード拡散部９，Ｓｉ基板１，Ｐゲー
ト拡散部８，およびカソード拡散部１２により、ＰＮＰ
Ｎ構造のサイリスタが構成されている。これらの左側に
Ｐ型のダイオード拡散部１０が形成され、さらにその左
側にＰ型のＭＯＳＦＥＴ用のウェル拡散部１１が形成さ
れ、その表面にソース拡散部１３およびドレイン拡散部
１４が形成されている。
【０００４】Ｓｉ基板１表面の電極取出口以外の部分は
酸化膜１５で覆われている。ソース拡散部１３およびド
レイン拡散部１４の表面の酸化膜１５の上には、前記両
者をまたぐように、ＭＯＳゲート電極１６が設けられて
いる。Ｐゲート拡散部８はドレイン拡散部１４に接続さ
れ、カソード拡散部１２はソース拡散部１３に接続さ
れ、ダイオード拡散部１０はＭＯＳゲート電極１６に接
続されている。なお、ソース拡散部１３はウェル拡散部
１１と同電位にされている。Ｐゲート端子ＰG とカソー
ド端子Ｋとの間には、抵抗ＲGKが接続されている。光の
照射によりこのサイリスタはトリガされる。Ｐゲート端
子ＰG とカソード端子Ｋとの間の誤転弧防止用の抵抗Ｒ
GKは、Ｓｉ基板１の表面に拡散により形成されている。
酸化膜１５で覆われている。ソース拡散部１３およびド
レイン拡散部１４の表面の酸化膜１５の上には、前記両
者をまたぐように、ＭＯＳゲート電極１６が設けられて
いる。Ｐゲート拡散部８はドレイン拡散部１４に接続さ
れ、カソード拡散部１２はソース拡散部１３に接続さ
れ、ダイオード拡散部１０はＭＯＳゲート電極１６に接
続されている。なお、ソース拡散部１３はウェル拡散部
１１と同電位にされている。Ｐゲート端子ＰG とカソー
ド端子Ｋとの間には、抵抗ＲGKが接続されている。光の
照射によりこのサイリスタはトリガされる。Ｐゲート端
子ＰG とカソード端子Ｋとの間の誤転弧防止用の抵抗Ｒ
GKは、Ｓｉ基板１の表面に拡散により形成されている。
【０００５】図４（ａ）は図３の装置の等価回路図であ
って、アノード端子Ａとカソード端子Ｋとの間に、トラ
ンジスタ４および５が図のように接続されている。すな
わち、トランジスタ４のエミッタはアノード端子Ａに、
トランジスタ４のベースはトランジスタ５のコレクタ
に、トランジスタ４のコレクタはトランジスタ５のベー
スおよび抵抗ＲGKを介してカソード端子Ｋに接続されて
いる。トランジスタ５のエミッタはカソード端子Ｋに接
続されている。抵抗ＲGKにまたがるように、ゼロクロス
用のＭＯＳＦＥＴ２のソースＳおよびドレインＤが接続
され、ＭＯＳＦＥＴ２のゲートＧは、フォトダイオード
３（ダイオード拡散部１０とＳｉ基板１により構成され
る）を介して、トランジスタ４のベースとトランジスタ
５のコレクタの中間に接続されている。フォトダイオー
ド３には接合容量Ｃj が並列に接続されていることにな
る。なお、後述の図４（ｂ）に示されるように、フォト
ダイオード３のアノードはツェナーダイオードＺD によ
り接地されている。
って、アノード端子Ａとカソード端子Ｋとの間に、トラ
ンジスタ４および５が図のように接続されている。すな
わち、トランジスタ４のエミッタはアノード端子Ａに、
トランジスタ４のベースはトランジスタ５のコレクタ
に、トランジスタ４のコレクタはトランジスタ５のベー
スおよび抵抗ＲGKを介してカソード端子Ｋに接続されて
いる。トランジスタ５のエミッタはカソード端子Ｋに接
続されている。抵抗ＲGKにまたがるように、ゼロクロス
用のＭＯＳＦＥＴ２のソースＳおよびドレインＤが接続
され、ＭＯＳＦＥＴ２のゲートＧは、フォトダイオード
３（ダイオード拡散部１０とＳｉ基板１により構成され
る）を介して、トランジスタ４のベースとトランジスタ
５のコレクタの中間に接続されている。フォトダイオー
ド３には接合容量Ｃj が並列に接続されていることにな
る。なお、後述の図４（ｂ）に示されるように、フォト
ダイオード３のアノードはツェナーダイオードＺD によ
り接地されている。
【０００６】このような回路は次のように動作する。図
４（ｂ）は図４（ａ）の要部拡大図である。サイリスタ
のＰゲート拡散部８とカソード拡散部１２との間にＭＯ
ＳＦＥＴ２を挿入し、ＭＯＳＦＥＴ２のゲートＧをＭＯ
Ｓゲート酸化膜保護用のフォトダイオード３（パンチス
ルーダイオード）を通して、Ｓｉ基板１の電位で制御す
ることでアノード・カソード間の電圧ＶA-K によりＭＯ
ＳＦＥＴ２に印加される電圧が、ＭＯＳＦＥＴ２の閾値
電圧ＶOXを超えると、フォトサイリスタのゲートとカソ
ードの間をＭＯＳＦＥＴがＯＮすることで短絡し、フォ
トサイリスタが動作することを制限することで、ゼロク
ロスを実現する。
４（ｂ）は図４（ａ）の要部拡大図である。サイリスタ
のＰゲート拡散部８とカソード拡散部１２との間にＭＯ
ＳＦＥＴ２を挿入し、ＭＯＳＦＥＴ２のゲートＧをＭＯ
Ｓゲート酸化膜保護用のフォトダイオード３（パンチス
ルーダイオード）を通して、Ｓｉ基板１の電位で制御す
ることでアノード・カソード間の電圧ＶA-K によりＭＯ
ＳＦＥＴ２に印加される電圧が、ＭＯＳＦＥＴ２の閾値
電圧ＶOXを超えると、フォトサイリスタのゲートとカソ
ードの間をＭＯＳＦＥＴがＯＮすることで短絡し、フォ
トサイリスタが動作することを制限することで、ゼロク
ロスを実現する。
【０００７】通常のゼロクロス動作時には、素子には光
が照射され、フォトダイオード３の光電流によりＭＯＳ
ＦＥＴ２のゲートＧはチャージされるが、その電圧はＭ
ＯＳＦＥＴ２の閾値以下であるから、ＭＯＳＦＥＴ２は
動作せず、Ｐゲート端子ＰGからの入力により、フォト
サイリスタは動作する。
が照射され、フォトダイオード３の光電流によりＭＯＳ
ＦＥＴ２のゲートＧはチャージされるが、その電圧はＭ
ＯＳＦＥＴ２の閾値以下であるから、ＭＯＳＦＥＴ２は
動作せず、Ｐゲート端子ＰGからの入力により、フォト
サイリスタは動作する。
【０００８】一方、光照射がなく、急峻な立上がりの電
圧上昇率（ｄｖ／ｄｔ）等のノイズ入力時は、ＭＯＳＦ
ＥＴ２のゲートＧは、フォトダイオード３の逆方向バイ
アスの漏れ電流および接合容量Ｃj により発生する変位
電流ｉにより充電される。Ｓｉ基板１に高ｄｖ／ｄｔ電
圧パルスが印加された場合、フォトダイオード３の接合
容量Ｃj を介して流れる変位電流ｉにより、ＭＯＳＦＥ
Ｔ２のゲートＧがチャージされて、ＭＯＳＦＥＴ２の閾
値を超えると、ＭＯＳＦＥＴ２がオンしてサイリスタの
Ｐゲート端子ＰG とカソード端子Ｋの間を短絡して誤動
作を防止する。
圧上昇率（ｄｖ／ｄｔ）等のノイズ入力時は、ＭＯＳＦ
ＥＴ２のゲートＧは、フォトダイオード３の逆方向バイ
アスの漏れ電流および接合容量Ｃj により発生する変位
電流ｉにより充電される。Ｓｉ基板１に高ｄｖ／ｄｔ電
圧パルスが印加された場合、フォトダイオード３の接合
容量Ｃj を介して流れる変位電流ｉにより、ＭＯＳＦＥ
Ｔ２のゲートＧがチャージされて、ＭＯＳＦＥＴ２の閾
値を超えると、ＭＯＳＦＥＴ２がオンしてサイリスタの
Ｐゲート端子ＰG とカソード端子Ｋの間を短絡して誤動
作を防止する。
【０００９】
【発明が解決しようとする課題】一般に、フォトサイリ
スタに急峻な立上がりのｄｖ／ｄｔ等のノイズ入力信号
が入力されると、ＭＯＳＦＥＴ２のゲートＧは、フォト
ダイオード３の漏れ電流および接合容量Ｃj により発生
する変位電流ｉにより充電されるが、フォトダイオード
３からの電荷量が相対的に少なく、特にパルス幅が短い
場合に、ゲートＧは十分に充電が行なわれず、ＭＯＳＦ
ＥＴ２の導通が遅れたりＯＮ抵抗が高くなることがあ
る。この状態ではｄｖ／ｄｔ等のノイズにより、主にＰ
ゲート領域に発生した変位電流をＭＯＳＦＥＴ２で流し
きれず、誤動作してしまう。
スタに急峻な立上がりのｄｖ／ｄｔ等のノイズ入力信号
が入力されると、ＭＯＳＦＥＴ２のゲートＧは、フォト
ダイオード３の漏れ電流および接合容量Ｃj により発生
する変位電流ｉにより充電されるが、フォトダイオード
３からの電荷量が相対的に少なく、特にパルス幅が短い
場合に、ゲートＧは十分に充電が行なわれず、ＭＯＳＦ
ＥＴ２の導通が遅れたりＯＮ抵抗が高くなることがあ
る。この状態ではｄｖ／ｄｔ等のノイズにより、主にＰ
ゲート領域に発生した変位電流をＭＯＳＦＥＴ２で流し
きれず、誤動作してしまう。
【００１０】また、短いパルスのノイズが入力された場
合、ノイズの立下がりでフォトダイオード３はＭＯＳＦ
ＥＴ２のゲートＧの充電電荷を抜く働きをし、ＭＯＳＦ
ＥＴ２のオフ時間が早くなり、すなわち持続時間が短く
なり、ノイズ入力後フォトサイリスタは誤動作に対し不
利な状態になる。
合、ノイズの立下がりでフォトダイオード３はＭＯＳＦ
ＥＴ２のゲートＧの充電電荷を抜く働きをし、ＭＯＳＦ
ＥＴ２のオフ時間が早くなり、すなわち持続時間が短く
なり、ノイズ入力後フォトサイリスタは誤動作に対し不
利な状態になる。
【００１１】本発明の目的は、ゼロクロス用のＭＯＳＦ
ＥＴの動作を改良し、ｄｖ／ｄｔ等のノイズに強いフォ
トサイリスタを提供することにある。
ＥＴの動作を改良し、ｄｖ／ｄｔ等のノイズに強いフォ
トサイリスタを提供することにある。
【００１２】
【課題を解決するための手段】本発明においては、フォ
トトランジスタと、ゼロクロス機能を得る目的で設置さ
れ、フォトトランジスタで駆動されるゲートを有するＭ
ＯＳＦＥＴとを含む。ＭＯＳＦＥＴは、光照射がないと
き、入力されたノイズに応答してオンされる。 以上の構
成を有するフォトサイリスタにおいて、フォトトランジ
スタに光が照射されるとき（ゼロクロス動作時）には、
ＭＯＳＦＥＴのゲートはフォトトランジスタの光電流に
より充電される。よって、充電されたゲート電圧がＭＯ
ＳＦＥＴのしきい値以下となり、ＭＯＳＦＥＴは動作し
ない。その結果、光照射時においてサイリスタはゲート
端子からの入力で動作を行なう。一方、光照射がなく、
急峻な立上がりの電圧上昇率のノイズが入力されたとき
は、フォトトランジスタの変位電流を増幅した電流がＭ
ＯＳＦＥＴのゲートに充電される。よって、ＭＯＳＦＥ
Ｔのゲート電圧がしきい値を超え、ＭＯＳＦＥＴがオン
される。その結果、急峻な立上がりの電圧上昇率のノイ
ズに対してもサイリスタの誤動作を有効に防止すること
ができる。
トトランジスタと、ゼロクロス機能を得る目的で設置さ
れ、フォトトランジスタで駆動されるゲートを有するＭ
ＯＳＦＥＴとを含む。ＭＯＳＦＥＴは、光照射がないと
き、入力されたノイズに応答してオンされる。 以上の構
成を有するフォトサイリスタにおいて、フォトトランジ
スタに光が照射されるとき（ゼロクロス動作時）には、
ＭＯＳＦＥＴのゲートはフォトトランジスタの光電流に
より充電される。よって、充電されたゲート電圧がＭＯ
ＳＦＥＴのしきい値以下となり、ＭＯＳＦＥＴは動作し
ない。その結果、光照射時においてサイリスタはゲート
端子からの入力で動作を行なう。一方、光照射がなく、
急峻な立上がりの電圧上昇率のノイズが入力されたとき
は、フォトトランジスタの変位電流を増幅した電流がＭ
ＯＳＦＥＴのゲートに充電される。よって、ＭＯＳＦＥ
Ｔのゲート電圧がしきい値を超え、ＭＯＳＦＥＴがオン
される。その結果、急峻な立上がりの電圧上昇率のノイ
ズに対してもサイリスタの誤動作を有効に防止すること
ができる。
【００１３】これによりノイズ入力時のＭＯＳＦＥＴの
動作（応答，ＯＮ抵抗，持続時間）を改善し、ノイズ耐
量を向上させる。
動作（応答，ＯＮ抵抗，持続時間）を改善し、ノイズ耐
量を向上させる。
【００１４】また、上記フォトトランジスタの電流増幅
率（ｈFE）、耐圧、ベース面積、エミッタ面積等を最適
にすることでノイズ耐量をさらに増加させる。
率（ｈFE）、耐圧、ベース面積、エミッタ面積等を最適
にすることでノイズ耐量をさらに増加させる。
【００１５】
【発明の実施の形態】図１は本発明の一例の略断面図で
ある。図３の従来例と異なるところは、ダイオード拡散
部１０の部分である。
ある。図３の従来例と異なるところは、ダイオード拡散
部１０の部分である。
【００１６】図１のフォトサイリスタは次のようにして
製造される。まず、Ｎ型Ｓｉ基板１に、Ｐゲート拡散部
８，アノード拡散部９，トランジスタベース拡散部１７
を同時に、ボロン等のＰ型の不純物を選択的に拡散して
形成する。次に同時に、ＭＯＳＦＥＴ用のウェル拡散部
１１を形成し、その後抵抗Ｒ GK拡散部を形成する。さら
に、Ｐゲート拡散部８の表面にカソード拡散部１２、ウ
ェル拡散部１１の表面にソースおよびドレイン拡散部１
３および１４とトランジスタベース拡散部１７の表面に
トランジスタエミッタ拡散部１８を、リン等のＮ型不純
物を拡散して形成する。
製造される。まず、Ｎ型Ｓｉ基板１に、Ｐゲート拡散部
８，アノード拡散部９，トランジスタベース拡散部１７
を同時に、ボロン等のＰ型の不純物を選択的に拡散して
形成する。次に同時に、ＭＯＳＦＥＴ用のウェル拡散部
１１を形成し、その後抵抗Ｒ GK拡散部を形成する。さら
に、Ｐゲート拡散部８の表面にカソード拡散部１２、ウ
ェル拡散部１１の表面にソースおよびドレイン拡散部１
３および１４とトランジスタベース拡散部１７の表面に
トランジスタエミッタ拡散部１８を、リン等のＮ型不純
物を拡散して形成する。
【００１７】その後表面に酸化膜１５を形成した後、必
要箇所に選択的に孔をあけ、Ａｌにより電極と配線を形
成する。このＡｌ配線によりＰゲート拡散部８とドレイ
ン拡散部１４、カソード拡散部１２とソース拡散部１
３、トランジスタエミッタ拡散部１８とＭＯＳのゲート
電極１６とをそれぞれ接続し、素子は１チップ上に実現
される。
要箇所に選択的に孔をあけ、Ａｌにより電極と配線を形
成する。このＡｌ配線によりＰゲート拡散部８とドレイ
ン拡散部１４、カソード拡散部１２とソース拡散部１
３、トランジスタエミッタ拡散部１８とＭＯＳのゲート
電極１６とをそれぞれ接続し、素子は１チップ上に実現
される。
【００１８】また、フォトサイリスタを逆並列に接続す
ることで、フォトトライアックも同様の方法により形成
でき、同じ効果を得ることができることは言うまでもな
い。
ることで、フォトトライアックも同様の方法により形成
でき、同じ効果を得ることができることは言うまでもな
い。
【００１９】図２（ａ）は図１の装置の等価回路図であ
り、図２（ｂ）はその要部拡大図である。Ｓｉ基板１と
トランジスタベース拡散部１７とトランジスタエミッタ
拡散部１８とによりＮＰＮフォトトランジスタ１９が形
成されている。図４（ａ）および（ｂ）の場合のフォト
ダイオード３がＮＰＮフォトトランジスタ１９に置換え
られているから、ＭＯＳＦＥＴ２のゲートＧの電荷量を
増大し、短いパルスでも、ＭＯＳＦＥＴ２を十分駆動で
きることと、パルスがＯＦＦになった場合の放電電流
を、エミッタ耐圧（ＢＶEBO ≒２０Ｖ）により抑制す
る。本発明によると、電圧上昇率（ｄｖ／ｄｔ）の大き
いノイズ電圧が入力されたとき、ＭＯＳＦＥＴ２のゲー
トＧ駆動用のＮＰＮフォトトランジスタ１９の変位電流
および漏れ電流が、トランジスタのｈFE倍された電流に
より充電され、ＭＯＳＦＥＴ２はすぐにＯＮし、ＯＮ抵
抗も十分に低くなることができる。このことにより、ｄ
ｖ／ｄｔによりＰゲート拡散部８に発生した、誤動作の
原因となる変位電流はＭＯＳＦＥＴ２を流れ、サイリス
タの誤動作を防止できる。
り、図２（ｂ）はその要部拡大図である。Ｓｉ基板１と
トランジスタベース拡散部１７とトランジスタエミッタ
拡散部１８とによりＮＰＮフォトトランジスタ１９が形
成されている。図４（ａ）および（ｂ）の場合のフォト
ダイオード３がＮＰＮフォトトランジスタ１９に置換え
られているから、ＭＯＳＦＥＴ２のゲートＧの電荷量を
増大し、短いパルスでも、ＭＯＳＦＥＴ２を十分駆動で
きることと、パルスがＯＦＦになった場合の放電電流
を、エミッタ耐圧（ＢＶEBO ≒２０Ｖ）により抑制す
る。本発明によると、電圧上昇率（ｄｖ／ｄｔ）の大き
いノイズ電圧が入力されたとき、ＭＯＳＦＥＴ２のゲー
トＧ駆動用のＮＰＮフォトトランジスタ１９の変位電流
および漏れ電流が、トランジスタのｈFE倍された電流に
より充電され、ＭＯＳＦＥＴ２はすぐにＯＮし、ＯＮ抵
抗も十分に低くなることができる。このことにより、ｄ
ｖ／ｄｔによりＰゲート拡散部８に発生した、誤動作の
原因となる変位電流はＭＯＳＦＥＴ２を流れ、サイリス
タの誤動作を防止できる。
【００２０】また、パルスの立下がりにおいても、トラ
ンジスタのエミッタベースの逆方向接合により、ＭＯＳ
ＦＥＴのゲートＧに充電された電荷を抜く働きを防ぐこ
とができるため、ＭＯＳＦＥＴの動作時間を持続するこ
とができる。
ンジスタのエミッタベースの逆方向接合により、ＭＯＳ
ＦＥＴのゲートＧに充電された電荷を抜く働きを防ぐこ
とができるため、ＭＯＳＦＥＴの動作時間を持続するこ
とができる。
【００２１】これらの効果により、ｄｖ／ｄｔ等のノイ
ズ耐量の強いフォトサイリスタ素子を得ることができ
る。
ズ耐量の強いフォトサイリスタ素子を得ることができ
る。
【００２２】図５は、図２（ｂ）または図４（ｂ）のア
ノード端子Ａおよびカソード端子Ｋ間のパルス電圧ＶD
＝１００Ｖ、パルス幅ＰＷ＝１００ｎｓとしたとき、Ｍ
ＯＳＦＥＴ２のゲートＧに印加される電圧、すなわち従
来例のフォトダイオード３または本発明のＮＰＮフォト
トランジスタ１９に印加される電圧Ｖを縦軸とし、時間
（ｎｓ）を横軸としたときの、本発明と従来例との性能
の比較を示す図である。実線は本発明の特性を示し、点
線は従来例を示す。本発明の場合は、ＭＯＳＦＥＴの動
作時間（持続時間）の長いことがわかる。また、出力電
圧は約５倍（ピーク比較）に改善されている。
ノード端子Ａおよびカソード端子Ｋ間のパルス電圧ＶD
＝１００Ｖ、パルス幅ＰＷ＝１００ｎｓとしたとき、Ｍ
ＯＳＦＥＴ２のゲートＧに印加される電圧、すなわち従
来例のフォトダイオード３または本発明のＮＰＮフォト
トランジスタ１９に印加される電圧Ｖを縦軸とし、時間
（ｎｓ）を横軸としたときの、本発明と従来例との性能
の比較を示す図である。実線は本発明の特性を示し、点
線は従来例を示す。本発明の場合は、ＭＯＳＦＥＴの動
作時間（持続時間）の長いことがわかる。また、出力電
圧は約５倍（ピーク比較）に改善されている。
【００２３】図６は、ＭＯＳＦＥＴのゲート電極Ｇに、
電圧ＶＧ＝４０Ｖ、パルス幅ＰＷ＝５μｓの電圧が印加
されたとき、縦軸をＭＯＳＦＥＴのソース・ドレイン間
電圧、横軸をＯＮ抵抗の変化の時間としたときの、本発
明と従来例の性能の比較を示す図である。実線は本発明
の特性を示し、点線は従来例を示す。従来例に比較し、
ＯＮ抵抗が１２０Ωから５０Ωに減少し、かつ、持続時
間も長いことが明らかである。
電圧ＶＧ＝４０Ｖ、パルス幅ＰＷ＝５μｓの電圧が印加
されたとき、縦軸をＭＯＳＦＥＴのソース・ドレイン間
電圧、横軸をＯＮ抵抗の変化の時間としたときの、本発
明と従来例の性能の比較を示す図である。実線は本発明
の特性を示し、点線は従来例を示す。従来例に比較し、
ＯＮ抵抗が１２０Ωから５０Ωに減少し、かつ、持続時
間も長いことが明らかである。
【００２４】本発明のフォトサイリスタを設計すると
き、ＭＯＳＦＥＴのゲート電極１６に接続されるＮＰＮ
フォトトランジスタ１９は、下記のとおりに設計される
ことが必要である。
き、ＭＯＳＦＥＴのゲート電極１６に接続されるＮＰＮ
フォトトランジスタ１９は、下記のとおりに設計される
ことが必要である。
【００２５】トランジスタの電流増幅率ｈFEは、１０か
ら２００にすることが好ましい。そのうち最適な数値は
１０から３０である。ｈFEを３０以上に設計するには、
プロセス工程が増える不利があるためである。
ら２００にすることが好ましい。そのうち最適な数値は
１０から３０である。ｈFEを３０以上に設計するには、
プロセス工程が増える不利があるためである。
【００２６】トランジスタのベース面積は、増幅される
ベース電流にあたる漏れ電流の量を決めるため、０．０
２ｍｍ2 から０．１ｍｍ2 に設計することが好ましい。
ベース電流にあたる漏れ電流の量を決めるため、０．０
２ｍｍ2 から０．１ｍｍ2 に設計することが好ましい。
【００２７】トランジスタのコレクタエミッタ間の耐圧
は、トランジスタのベース拡散部１７とＰゲート拡散部
８とがパンチスルー電圧５０Ｖ以上に設定することが好
ましい。望ましくは１００Ｖから５００Ｖにすると他の
拡散プロセスと同時に形成できる。
は、トランジスタのベース拡散部１７とＰゲート拡散部
８とがパンチスルー電圧５０Ｖ以上に設定することが好
ましい。望ましくは１００Ｖから５００Ｖにすると他の
拡散プロセスと同時に形成できる。
【００２８】トランジスタのエミッタ面積は、そのベー
ス面積の１／２以下であることが望まれる。これはノイ
ズの立下がりにおけるゲートの充電電荷を引抜かれるの
を防ぐのに、エミッタ面積が小さい、つまりエミッタと
ベース間の接合容量が小さい方がよいためである。
ス面積の１／２以下であることが望まれる。これはノイ
ズの立下がりにおけるゲートの充電電荷を引抜かれるの
を防ぐのに、エミッタ面積が小さい、つまりエミッタと
ベース間の接合容量が小さい方がよいためである。
【００２９】トランジスタのエミッタベース間の耐圧
（コレクタはオープン）は、たとえば５Ｖ以上の電圧に
設定することが好ましい。これは、エミッタベース間接
合の逆方向接合を通して、ゲートの充電電荷が引抜かれ
るため、逆方向耐圧が高い方がゲートの充電電荷を引き
抜かれるのを防ぐことができるからである。
（コレクタはオープン）は、たとえば５Ｖ以上の電圧に
設定することが好ましい。これは、エミッタベース間接
合の逆方向接合を通して、ゲートの充電電荷が引抜かれ
るため、逆方向耐圧が高い方がゲートの充電電荷を引き
抜かれるのを防ぐことができるからである。
【００３０】
【発明の効果】本発明によるフォトトランジスタでは、
光照射がなく、急峻な立上がりの電圧上昇率のノイズが
入力されたとき、フォトトランジスタの変位電流をｈ EF
倍した電流がＭＯＳＦＥＴのゲートに充電される。よっ
て、ノイズの入力に対してＭＯＳＦＥＴのゲート電圧が
即座にしきい値を超え、ノイズの入力に対して迅速にＭ
ＯＳＦＥＴがオンされる。その結果、急峻な立上がりの
電圧上昇率のノイズに対してもサイリスタの誤動作を有
効に防止することができる。以上のようにＭＯＳＦＥＴ
の動作を改善することで、フォトサイリスタのｄｖ／ｄ
ｔ等のノイズ耐量を約１．５倍に改善することができ
た。
光照射がなく、急峻な立上がりの電圧上昇率のノイズが
入力されたとき、フォトトランジスタの変位電流をｈ EF
倍した電流がＭＯＳＦＥＴのゲートに充電される。よっ
て、ノイズの入力に対してＭＯＳＦＥＴのゲート電圧が
即座にしきい値を超え、ノイズの入力に対して迅速にＭ
ＯＳＦＥＴがオンされる。その結果、急峻な立上がりの
電圧上昇率のノイズに対してもサイリスタの誤動作を有
効に防止することができる。以上のようにＭＯＳＦＥＴ
の動作を改善することで、フォトサイリスタのｄｖ／ｄ
ｔ等のノイズ耐量を約１．５倍に改善することができ
た。
【００３１】図７は、ノイズ耐量を縦軸とし、ノイズの
パルス幅を横軸として、本発明による場合と従来例の場
合との性能の比較を示す図である。実線は本発明による
場合であり破線は従来例の場合を示す。たとえば、ノイ
ズのパルス幅が３００ｎｓの場合、ノイズ耐量は約１．
５倍に改善されている。
パルス幅を横軸として、本発明による場合と従来例の場
合との性能の比較を示す図である。実線は本発明による
場合であり破線は従来例の場合を示す。たとえば、ノイ
ズのパルス幅が３００ｎｓの場合、ノイズ耐量は約１．
５倍に改善されている。
【図１】本発明の一例の略断面図である。
【図２】（ａ）は図１の装置の等価回路図、（ｂ）はそ
の要部拡大図である。
の要部拡大図である。
【図３】従来の一例の略断面図である。
【図４】（ａ）は図３の装置の等価回路図であり、
（ｂ）はその要部拡大図である。
（ｂ）はその要部拡大図である。
【図５】ゲート電極にかかる電圧の比較を示す図であ
る。
る。
【図６】ＭＯＳＦＥＴのオン抵抗の変化の比較を示す図
である。
である。
【図７】ノイズ耐量の比較を示す図である。
１ Ｓｉ基板 ２ ＭＯＳＦＥＴ ３ フォトダイオード ４ ＰＮＰトランジスタ ５ ＮＰＮトランジスタ ８ Ｐゲート拡散部 ９ アノード拡散部 １０ ダイオード拡散部 １１ ウェル拡散部 １２ カソード拡散部 １３ ソース拡散部 １４ ドレイン拡散部 １５ 酸化膜 １６ ゲート電極 １７ トランジスタベース拡散部 １８ トランジスタエミッタ拡散部 １９ ＮＰＮフォトトランジスタ Ａ アノード端子 Ｋ カソード端子 ＰG Ｐゲート端子 ＲGK ゲート抵抗
Claims (7)
- 【請求項１】 フォトトランジスタと、 ゼロクロス機能を得る目的で設置され、前記フォトトラ
ンジスタで駆動されるゲートを有するＭＯＳＦＥＴとを
含み、 前記ＭＯＳＦＥＴは、光照射がないとき、入力されたノ
イズに応答してオンされる、 フォトサイリスタ。 - 【請求項２】 フォトトランジスタはＮＰＮトランジス
タであることを特徴とする請求項１記載のフォトサイリ
スタ。 - 【請求項３】 フォトトランジスタの電流増幅率（ｈF
E）が１０から２００であることを特徴とする請求項１
または２記載のフォトサイリスタ。 - 【請求項４】 フォトトランジスタのベース面積が０．
０２ｍｍ2 から０．１ｍｍ2 であることを特徴とする請
求項１または２記載のフォトサイリスタ。 - 【請求項５】 フォトトランジスタのコレクタとエミッ
タ間の耐圧が少なくとも５０Ｖであることを特徴とする
請求項１または２記載のフォトサイリスタ。 - 【請求項６】 フォトトランジスタのエミッタ面積がベ
ース面積の１／２を超えないことを特徴とする請求項１
または２記載のフォトサイリスタ。 - 【請求項７】 フォトトランジスタのエミッタとベース
間の耐圧が少なくとも５Ｖであることを特徴とする請求
項１または２記載のフォトサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19957497A JP3297353B2 (ja) | 1997-07-25 | 1997-07-25 | フォトサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19957497A JP3297353B2 (ja) | 1997-07-25 | 1997-07-25 | フォトサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1145993A JPH1145993A (ja) | 1999-02-16 |
| JP3297353B2 true JP3297353B2 (ja) | 2002-07-02 |
Family
ID=16410105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19957497A Expired - Fee Related JP3297353B2 (ja) | 1997-07-25 | 1997-07-25 | フォトサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3297353B2 (ja) |
-
1997
- 1997-07-25 JP JP19957497A patent/JP3297353B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1145993A (ja) | 1999-02-16 |
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Legal Events
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