JP4030187B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、自己遮断機能を内蔵するパワートランジスタに適用して有効な技術に関するものである。
【0002】
【従来の技術】
パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor )には、自己遮断回路を内蔵したものがある。この自己遮断回路は、負荷に短絡故障が発生した場合等に、大電流による素子の加熱破壊を防ぐ目的で備えられる。
【0003】
図19は、パワーMOSFETの動作を説明する回路図である。一般的なパワーMOSFETは、負荷電流ILを制御するトランジスタTr1と、電流制限回路CLMTと、ゲート遮断回路GSDと、ラッチ回路LTCおよび温度検出回路TDETを有する制御回路CNTLとを含む。ゲート端子Gに入力される入力信号はトランジスタTr1のゲート電極に印加され、このゲート電圧に応じてトランジスタTr1をオンオフし、ドレイン端子Dとソース端子Sとの間を流れる負荷電流IL(ドレイン電流ID)の制御を行う。実際のパワーMOSFETにおいては、トランジスタTr1が数万〜数百万セル備えられ、負荷電流ILの総和は一般に数A以上になる。代表的なトランジスタTr1として、図20に示すような2重拡散構造MOSFET(D−MOSFET)を示すことができる。
【0004】
パワーMOSFETが正常に動作している時には、電流制限回路CLMTのトランジスタTr3とゲート遮断回路GSDの遮断トランジスタTr4とはオフ状態であり、ゲート端子Gの電圧は、ほぼそのままの電圧でトランジスタTr1のゲート電極に印加される。ところが、何らかの原因で負荷に短絡故障が発生し、大きな負荷電流ILが流れた場合には、負荷電流ILのモニタであるトランジスタTr2のドレイン・ソース間電流I2も増加する。そして、ダイオードD2の端子間電圧で検出される電流I2の増加に対応してトランジスタTr3が作動し、負荷電流ILと電流I2が所定の電流値に制限される。
【0005】
しかし、さらに電流が流れ続けた場合にはトランジスタTr1(トランジスタTr2)の温度が上昇し、正常動作を保証できなくなる。このため、トランジスタTr1の近傍に設けた温度検出回路TDETの検出器Detの端子間の電圧降下として検出される温度上昇に応じて、温度検出回路TDETのトランジスタTr8をオフさせる。トランジスタTr8のオフは、ラッチ回路LTCのインバータを反転させて遮断トランジスタTr4をオンさせる。遮断トランジスタTr4がオン状態になれば、ゲート端子Gから遮断トランジスタTr4を介してソース端子Sに電流I4が流れ、この電流I4による抵抗Rg間の電位降下によりゲート端子Gの電圧が維持される。すなわち、遮断トランジスタTr4のオン抵抗が抵抗Rgに比較して十分小さければ、トランジスタTr1(トランジスタTr2)のゲート電極電圧はソース端子Sの電圧とほぼ等しく、つまりしきい値電圧以下となり、トランジスタTr1(トランジスタTr2)がオフ状態となる。これにより負荷電流IL(電流I2)が遮断されることとなる。
【0006】
【発明が解決しようとする課題】
ところが、前記遮断動作には以下のような問題がある。
【0007】
たとえばパワーMOSFETを車載用あるいは大型装置(たとえば大型の電気炉、拡散装置)等に用いる場合には、負荷への配線が長くまた複雑な引き回しとなる場合がある。このような場合には、負荷に誘導成分が含まれ、その自己インダクタンスは数十μHになる場合もある。負荷に誘導成分が含まれた状態で負荷電流ILを遮断すれば、自己インダクタンスLに起因するサージ電圧が発生する。サージ電圧の大きさVは、V=L・d(IL)/dt、で表されることから、自己インダクタンスLおよび負荷電流ILの変化率に比例して大きくなる。なお、サージ電圧は電流の変化を打ち消す方向に発生するから、トランジスタTr1のソース・ドレイン間電圧に重畳されて印加されることとなる。
【0008】
一方、前記した遮断トランジスタTr4では、それが作動した場合のトランジスタTr1のゲート電極電圧をしきい値電圧以下に十分低くする必要がある。トランジスタTr1のゲート電極電圧は、前記したとおり抵抗Rg1と遮断トランジスタTr4のオン抵抗とでゲート端子Gの電圧を分圧した値となるため、遮断トランジスタTr4のオン抵抗は抵抗Rg1の抵抗値(約10kΩ)よりも十分に低くする必要がある。このため、遮断トランジスタTr4のゲート幅(W)は、他のロジック回路部等に形成されるトランジスタに比べて大きなゲート幅で形成される。したがって必然的に遮断トランジスタTr4の遮断速度が大きくなる。このような大きな遮断速度の遮断トランジスタTr4で負荷電流ILが遮断されれば、d(IL)/dtの値が大きくなり、前記したサージ電圧が高くなってしまう。
【0009】
このような高いサージ電圧がトランジスタTr1のソース・ドレイン間に印加されると、トランジスタTr1になだれ降伏(avalanche breakdown )が発生し、トランジスタTr1の寄生バイポーラトランジスタが動作してラッチアップ状態になる場合がある。そして、ラッチアップ状態になれば、負荷電流ILを遮断できなくなり素子破壊に至る場合がある。
【0010】
すなわち、図20に示すnチャネル型D−MOSFETの場合について説明すれば、以下の通りである。ソース端子Sに対して正の電圧をドレイン端子Dに印加し、ゲート端子Gに正電圧を印加する場合を考える。D−MOSFETが正常に動作している場合には、n+ 型半導体領域101およびn- 型エピタキシャル層102はドレイン領域およびソース領域として機能し、p型半導体領域103とn- 型エピタキシャル層102とは逆バイアスとなるためその界面に空乏層104が形成される。ゲート電極105には正電圧が印加されるから、p型半導体領域103および空乏層104にチャネルが形成され、D−MOSFETはオン状態となる。このとき、p型半導体領域103は、空乏層104によりn- 型エピタキシャル層102(基板)から絶縁され、正常なFET動作が確保される。ところが、ソース端子Sとドレイン端子Dとの間に過大なサージ電圧が印加されると、空乏層104になだれ降伏が発生する。なだれ降伏による電流は、p型半導体領域103内の抵抗rにより電位降下を生じ、p型半導体領域103をベース、n+ 型半導体領域101をエッミタ、n- 型エピタキシャル層102をコレクタとする寄生バイポーラトランジスタTrpのベース電流を生じることとなる。このベース電流による寄生バイポーラトランジスタTrpの電流増幅率が存在することから持続的なコレクタ電流Icがn+ 型半導体領域101とn- 型エピタキシャル層102との間に流れることとなり、結果としてソース端子Sとドレイン端子D間が短絡された状態となる。この状態では寄生バイポーラトランジスタTrpがオン動作しているため、ゲート端子Gでの制御性を喪失している。
【0011】
なお、図21に負荷短絡の発生から加熱破壊に至るまでのドレイン電流およびドレイン電圧の変化を示した模式図を示す。負荷短絡の発生(t1)と同時に負荷電流であるドレイン電流IDの上昇とドレイン電圧VDSの低下が発生するが、電流制限回路の動作とともにドレイン電流IDが制限され、それにつれてドレイン電圧VDSが回復する。ある程度の時間(加熱遮断が発生するまで)はドレイン電圧VDSと制限されたドレイン電流IDが維持されるが、この電流IDに応じた電力損失により発熱が生じ、加熱回路が作動する(t2)。このとき、遮断速度di/dtとインダクタンスLに比例したサージ電圧ΔV1が発生する。このΔV1によりなだれ降伏が生じ、素子破壊に至る。
【0012】
上記の通り、高いサージ電圧の発生は、トランジスタTr1内の寄生バイポーラトランジスタTrpのオン動作を誘発し、持続的な負荷電流ILにより素子が破壊されるという問題が発生する。特に、熱遮断回路の作動による遮断の場合には、トランジスタTr1の温度が高温状態(約150℃)であることから、なだれ降伏が発生しやすく、誘導性負荷に対する素子の破壊耐圧が低減しやすいという傾向にある。
【0013】
また、前記した通り、ゲート幅の大きい遮断トランジスタTr4を用いる場合には遮断速度が大きくなることから、全てのトランジスタTr1の動作がその遮断速度に追随できず、動作の不均一性が発生しやすくなっていると考えることもできる。このような不均一性に起因して特定の場所になだれ降伏のエネルギが集中し、素子破壊の耐圧を低下させていると推察できる。
【0014】
本発明の目的は、自己遮断回路を有する半導体装置の素子破壊耐圧を向上することにある。
【0015】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0016】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0017】
本発明の半導体装置は、絶縁ゲート型の第1ゲート電極を有する第1トランジスタと、第1トランジスタの発する熱による温度を検知するモニタ回路と、モニタ回路の出力で制御され、第1トランジスタの入力端子をオフ状態にすることができる第2トランジスタとを同一の半導体基板に含み、第2トランジスタのオフ動作により第1トランジスタを遮断する半導体装置であって、第2トランジスタのオン抵抗を増加することなく、第1トランジスタの遮断速度を低減するものである。
【0018】
このような半導体装置によれば、加熱遮断回路の遮断トランジスタとして機能する第2トランジスタのオン抵抗を増加せず、すなわち、第1トランジスタの入力端子の電圧を十分に低くすることができるとともに、第1トランジスタの遮断速度を低減するため、負荷電流の変化率を小さくし、誘導負荷によるサージ電圧を低くすることができる。このため、サージ電圧に起因する第1トランジスタ内のなだれ降伏(アバランシェブレークダウン)を防止し、寄生バイポーラトランジスタによる持続的な短絡電流の発生を防止できる。これにより素子破壊の発生を抑制できる。
【0019】
なお、第1トランジスタの遮断速度の低減は、モニタ回路の出力端子と、第2トランジスタの入力端子との間に第1抵抗素子を形成することにより実現できる。この場合、第2トランジスタの動作速度を低減して、第1トランジスタの遮断速度を低減できる。
【0020】
また、第1トランジスタの遮断速度の低減は、第1トランジスタの第1ゲート電極と、オフ状態にされる第1トランジスタの入力端子との間に第2抵抗素子形成することにより実現できる。この場合、第1トランジスタのゲート電極からの電荷の引き抜きを遅くすることにより第1トランジスタの動作自体を遅くして遮断速度を低減できる。
【0021】
さらに、第1トランジスタの遮断速度の低減は、前記第1抵抗素子と第2抵抗素子とをともに形成することにより実現できる。この場合、前記した第1トランジスタの遮断速度の低減効果を相乗的に得ることが可能となる。
【0022】
なお、第1抵抗素子の抵抗値は、0.8kΩ以上とすることができ、第1抵抗素子の抵抗値と第2トランジスタの入力容量との積で表される時定数を、3ns以上とすることができる。
【0023】
また、第2抵抗素子の抵抗値は、0.8kΩ〜24kΩの範囲内とすることができ、第2抵抗素子の抵抗値と第1トランジスタの入力容量との積で表される時定数を、2.5μs〜75μsの範囲内とすることができる。
【0024】
また、第1トランジスタは、2重拡散構造、U溝もしくはV溝を有するMIS型電界効果トランジスタまたは絶縁ゲートバイポーラモードトランジスタとすることができ、第2トランジスタは、半導体基板の主面にゲート絶縁膜を介して形成された第2ゲート電極を有するMIS型電界効果トランジスタとすることができる。さらに、第1または第2抵抗素子は、半導体基板のフィールド絶縁膜上または素子分離領域上に形成され、第1および第2ゲート電極と同時にパターニングされた多結晶シリコン膜からなるものとすることができる。
【0025】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【0026】
(実施の形態1)
図1は、本発明の一実施の形態であるパワーMOSFETの一例を示した平面図であり、図2は、実施の形態1のパワーMOSFETの断面を複合的に示した断面図である。また、図3は、実施の形態1のパワーMOSFETの回路構成を示した回路図である。
【0027】
本実施の形態1のパワーMOSFETは、半導体基板1にセル領域1Aと周辺回路領域1Bとゲート端子領域1Cとを有する。セル領域1Aには、トランジスタTr1、Tr2および温度検出用の検出器Detが形成されている。周辺回路領域1Bには、遮断トランジスタTr4、遮断トランジスタTr4の制御回路CNTL、負電圧保護用のダイオードD4、ゲートプルダウン抵抗Rgおよび遮断速度コントロール抵抗Rcが形成されている。また、ゲート端子領域1CにはゲートパッドGおよび入力保護ダイオードDinが形成されている。
【0028】
半導体基板1の主面にはn- 型エピタキシャル層2が形成される。図示はしないが、半導体基板1の裏面側にはドレイン電極Dが形成され、n+ 型領域を介してn- 型エピタキシャル層2に電気的に接続される。
【0029】
半導体基板1の主面つまりn- 型エピタキシャル層2の主面には、シリコン酸化膜からなる厚いフィールド絶縁膜3が形成される。フィールド絶縁膜3は、たとえばLOCSO(Local Oxidation of Silicon)法により形成される。また、フィールド絶縁膜3の下部にはp+ 型ウェル領域4が形成されている。なお、本実施の形態ではLOCSO法によるフィールド絶縁膜3を例示しているが、浅溝またはU溝等のトレンチ(溝)内にシリコン酸化膜が埋め込まれた構造の素子分離構造を適用してもよい。
【0030】
フィールド絶縁膜3が形成されていないn- 型エピタキシャル層2の主面は、トランジスタ素子の活性領域として機能し、トランジスタTr1、Tr2、遮断トランジスタTr4等の能動素子が形成される。一方、フィールド絶縁膜3が形成された領域には、そのフィールド絶縁膜3上に検出器Det、ダイオードD4、ゲートプルダウン抵抗Rgおよび遮断速度コントロール抵抗Rc等が形成される。
【0031】
セル領域1AのトランジスタTr1は、nチャネル型の2重拡散構造MOSFETである。本実施の形態のパワーMOSFETでは、セル領域1Aには数十万セルのトランジスタTr1が形成され、数A以上の負荷電流ILを制御することが可能である。しかしこれに限定されず、数百万セルのトランジスタが形成されてもよい。この場合、電流容量はさらに大きくなる。
【0032】
トランジスタTr1は、n- 型エピタキシャル層2の主面上のゲート絶縁膜5を介して形成されたゲート電極6と、ゲート電極6の両側のn- 型エピタキシャル層2の主面に形成された半導体領域とを有する。半導体領域は、n+ 型半導体領域7とそれを囲むp型半導体領域8とからなる2重拡散構造を有する。
【0033】
ゲート絶縁膜5は、たとえばシリコン酸化膜であり、熱酸化法により形成される。
【0034】
ゲート電極6は、たとえば多結晶シリコン膜からなり、各トランジスタTr1に共通に、一体として形成される。図示はしないがゲート電極6の平面形状はメッシュ型で構成され、例えば8角形の開口を有するパターンである。なお、開口形状は8角形に限定されず、6角形等の多角形あるいは丸形でも良い。また、ゲート電極6の平面形状はメッシュ型に限られず、ストライプ型でも良い。
【0035】
n+ 型半導体領域7はトランジスタTr1のソース領域として機能し、p型半導体領域8はトランジスタTr1のチャネル領域として機能する。また、n- 型エピタキシャル層2はトランジスタTr1のドレイン領域として機能する。つまり、トランジスタTr1のチャネルはn+ 型半導体領域7とn- 型エピタキシャル層2との間のp型半導体領域8であって、ゲート電極6の直下に形成される。負荷電流は、半導体基板1の裏面のドレイン端子Dからn- 型エピタキシャル層2、p型半導体領域8のチャネル領域、n+ 型半導体領域7を介して半導体基板1の表面側に流れることとなる。
【0036】
トランジスタTr1のゲート電極6を覆って、たとえばシリコン酸化膜からなる絶縁膜9が形成されている。絶縁膜9上にはソース電極10が一面に形成される。ソース電極10は、セル領域1Aのほぼ全面に形成され、各トランジスタTr1に共通である。
【0037】
ソース電極10は、たとえばアルミニウム膜からなり、ゲート電極6の8角形の開口を介してn+ 型半導体領域7とp型半導体領域8とに接続される。つまり、トランジスタTr1のチャネル領域はソース電位に保持される。
【0038】
セル領域1Aの周辺にはゲート電極6の引き出し領域11が形成される。引き出し領域11には、絶縁膜9を介してゲートフィンガ12が接続される。ゲートフィンガ12は、ソース電極10と同時に加工されて形成され、たとえばアルミニウム膜からなる。
【0039】
図1および図2には示さないが、セル領域1Aには、トランジスタTr2が形成される。トランジスタTr2はトランジスタTr1と同様な構成を有し、トランジスタTr1を流れる負荷電流ILのモニタのために形成される。トランジスタTr2はトランジスタTr1が1000個に対し1個の割合で形成され、トランジスタTr1に並列に接続されるように配置される。また、図1および図2には示さないが、トランジスタTr2のソース側にはダイオードD2が形成され、トランジスタTr2のドレイン電流のモニタ素子として機能させる。また、トランジスタTr2に付随して電流制限用のトランジスタTr3、ダイオードD3(いずれも図1および図2に図示せず)が形成される。トランジスタTr3のゲートはダイオードD2のp型側端子に接続され、ドレインはダイオードD3を介してトランジスタTr1、Tr2のゲート(ゲートフィンガ12)に接続される。また、トランジスタTr3のソースは共通配線(ソース電極10)に接続される。トランジスタTr2、Tr3およびダイオードD2、D3は電流制限回路CLMTを構成する。
【0040】
ソース電極10の中央部にはソースパッドSが形成されている。図示しないが、ソースパッドSには金ワイヤ等インナーリードが接続され半導体装置のパッケージ外のアウターリードに接続される。
【0041】
セル領域1A中央部のソースパッドSの近傍には、温度検出用の検出器Detが形成されている。検出器Detは、たとえば7個のダイオードを直列に接続して構成される。このダイオードは、たとえば多結晶シリコン膜からなり、たとえばイオン注入法により作りわけられたp型領域とn型領域とのpn接合により構成される。検出器Detは、金属膜たとえばアルミニウムからなる配線22で制御回路CNTL内の温度検出回路TDETに接続される。
【0042】
周辺回路領域1Bのフィールド絶縁膜3が形成されていない領域には、遮断トランジスタTr4が形成されている。遮断トランジスタTr4は、nチャネル型の横型MOSFETであり、n- 型エピタキシャル層2の主面に形成されたp- 型ウェル領域13に形成されている。p- 型ウェル領域13は、遮断トランジスタTr4のチャネル領域として機能し、フィールド絶縁膜3下部のp+ 型ウェル領域4に接続され、p+ 型ウェル領域4を介してトランジスタTr1のチャネル領域であるp型半導体領域8と電気的に接続される。
【0043】
遮断トランジスタTr4は、p- 型ウェル領域13上のゲート絶縁膜5を介して形成されたゲート電極6と、ゲート電極6の両側のソース領域およびドレイン領域とを有する。遮断トランジスタTr4のゲート電極6は、トランジスタTr1と同様に、多結晶シリコン膜からなり、絶縁膜9で覆われている。また、遮断トランジスタTr4のゲート電極6は、他のロジック部のトランジスタと比較してそのゲート幅(W)が大きく形成されている。これは、遮断トランジスタTr4のオン抵抗を低減して、トランジスタTr1のゲート電圧を十分に低くするためである。このトランジスタTr4のオン抵抗が低減された結果、トランジスタTr4の動作速度が高くなり、誘導性負荷の負荷電流を遮断する際に過大なサージ電圧が発生することは前記したとおりである。
【0044】
遮断トランジスタTr4のソース領域は、n+ 型半導体領域14とそのn+ 型半導体領域14の中央部に配置されたp+ 型半導体領域15とからなる。p+ 型半導体領域15は、その底面でp- 型ウェル領域13と接続される。n+ 型半導体領域14とp+ 型半導体領域15とは、絶縁膜9上に形成されたソース電極16に接続される。また、ソース電極16は、図1に示すように共通配線COMを介してトランジスタTr1のソース電極10に接続される。つまり、遮断トランジスタTr4のソースおよびチャネルは、トランジスタTr1と同様にソース電位に維持される。
【0045】
遮断トランジスタTr4のドレイン領域は、n- 型半導体領域17およびn+ 型半導体領域18とからなる。n- 型半導体領域17は、n+ 型半導体領域18よりもチャネル側に配置され、いわゆるLDD(Lightly Doped Drain )構造をなす。
【0046】
負電圧保護用のダイオードD4は、周辺回路のフィールド絶縁膜3上に形成される。ダイオードD4は検出器Detと同様に多結晶シリコン膜で構成され、たとえばイオン注入法により作りわけられたp型領域とn型領域とのpn接合によりダイオードが構成される。ダイオードD4のn型側端子は、配線19を介して遮断トランジスタTr4のドレイン領域に接続される。一方、ダイオードD4のp型側端子は、配線20を介してゲートフィンガ12に接続される。
【0047】
また、周辺回路のフィールド絶縁膜3上には、遮断速度コントロール抵抗Rc、ゲートプルダウン抵抗Rgが形成される。断面図においてゲートプルダウン抵抗Rgは省略しているが、遮断速度コントロール抵抗Rcと同様の断面である。
【0048】
遮断速度コントロール抵抗Rcおよびゲートプルダウン抵抗Rgは、たとえば多結晶シリコン膜からなり、p型またはn型の不純物が導入されて導電率が制御される。遮断速度コントロール抵抗Rcおよびゲートプルダウン抵抗Rg上には絶縁膜9が形成されている。
【0049】
遮断速度コントロール抵抗Rcは、絶縁膜19上の配線21を介して一端は遮断トランジスタTr4のゲート電極6に接続され、他端は制御回路CNTL内のラッチ回路LTCに接続される。つまり、制御回路CNTL内のラッチ回路LTCの出力信号は遮断速度コントロール抵抗Rcを介して遮断トランジスタTr4に入力される。この遮断速度コントロール抵抗Rcが設けられているため、遮断トランジスタTr4の動作速度を遅くすることができ、このためトランジスタTr1の遮断速度を低減できる。トランジスタTr1の遮断速度を低減できる結果、サージ電圧を低くして誘導負荷に対する絶縁耐圧を向上できる。
【0050】
ゲートプルダウン抵抗Rgは、一端がゲートパッドGに、他端がゲートフィンガ12に接続される。このゲートプルダウン抵抗Rgが存在するため、電流制限回路、あるいは遮断トランジスタTr4による強制的なゲートフィンガ12におけるゲート電圧の降下を確保することができる。すなわち、ゲートパッドGにゲート電圧が印加されていても、ゲートプルダウン抵抗Rgに流れるゲート電流により電位降下が発生し、ゲートパッドGにおけるゲート電圧を維持しつつゲートフィンガ12部分での電圧を十分低くできる。ゲートプルダウン抵抗Rgの値は、たとえば10kΩである。ゲートプルダウン抵抗Rg、遮断トランジスタTr4およびダイオードD4は、ゲート遮断回路GSDを構成する。
【0051】
ゲート端子領域1Cに形成されたゲートパッドGおよび入力保護ダイオードDinは、図2の断面図では省略しているが、フィールド絶縁膜3上に形成される。入力保護ダイオードDinは、検出器Detと同様に、たとえば多結晶シリコン膜からなり、イオン注入法により作りわけられたp型領域とn型領域とのpn接合によりダイオードが構成される。ゲートパッドGは、ソース電極10、16、配線19、20、21と同様に形成され、たとえばアルミニウム膜からなる。ゲートパッドGは、その周囲に配置された入力保護ダイオードDinを介して共通配線COMに接続され、また、ゲートプルダウン抵抗Rgを介してゲートフィンガ12に接続される。
【0052】
制御回路CNTLは、周辺回路領域1Bに形成され、ラッチ回路LTCおよび温度検出回路DDETが含まれる。図1および図2には図示しないが、制御回路CNTLを構成するMOSFETはトランジスタTr4と同様に構成され、制御回路CNTLを構成する抵抗素子は、遮断速度コントロール抵抗Rcおよびゲートプルダウン抵抗Rgと同様に構成される。
【0053】
ラッチ回路LTCは、トランジスタTr5および抵抗R5からなるインバータINV1とトランジスタTr6および抵抗R6からなるインバータINV2の各インバータの各出力が他方の各入力となっているフリップフロップ回路と、インバータINV2の入力を強制的に共通電位にしてフリップフロップを反転させる入力トランジスタTr7とを有する。また、温度検出回路DDETは、前記した検出器Detと、検出器Detの端子間電圧をゲート入力とするトランジスタTr8と、抵抗R7〜R9とを有する。また、制御回路CNTLには、ラッチ回路LTCおよび温度検出回路DDETへの動作電源の供給回路となるダイオードD5および抵抗R10〜R12が含まれる。
【0054】
なお、図3における各トランジスタのゲート幅およびゲート長、各抵抗値を例示すれば以下の通りである。すなわち、トランジスタTr4のゲート幅およびゲート長は各々1500μmおよび4μm、トランジスタTr5のゲート幅およびゲート長は各々240μmおよび4μm、トランジスタTr6、Tr7、Tr8のゲート幅およびゲート長は各々60μmおよび4μmとすることができる。また、抵抗R5は2.25MΩ、抵抗R6は225kΩ、抵抗R7、R8、R9は1.5MΩ、抵抗R10、R11は30kΩ、抵抗R12は900kΩとすることができる。また、ゲートプルダウン抵抗Rgは10kΩとすることができ、この場合のトランジスタTr4のオン抵抗Rtrは1kΩ以下とすることが好ましい。また、遮断速度コントロール抵抗Rcは0.8kΩ以上とすることができる。遮断速度コントロール抵抗Rcについては後に詳述する。
【0055】
次に、図3を用いて本実施の形態のパワーMOSFETの動作を説明する。
【0056】
まず、パワーMOSFETが正常に動作している時には、電流制限回路CLMTおよびゲート遮断回路GSDは非動作の状態であり、トランジスタTr3およびトランジスタTr4はオフ状態である。このため、ゲート端子Gに正のゲート電圧Vgが印加されることによりトランジスタTr1のゲートにVgがそのまま印加され、トランジスタTr1がオン状態となり、負荷電流ILが流れる。負荷としては、前記の通り誘導性負荷を予定している。
【0057】
電流制限回路CLMTの動作は以下の通りである。トランジスタTr1のオンと同時にトランジスタTr2もオン状態となり、トランジスタTr2のドレイン電流I2が流れる。ドレイン電流I2は、ダイオードD2を介して共通電極であるソース端子Sに流れ、その電流値に応じたダイオードD2の端子間電圧を生じる。この端子間電圧はトランジスタTr3のゲート入力となり、ドレイン電流I2が規定値以下の場合にはトランジスタTr3のしきい値を越えないように設計している。すなわち、ドレイン電流I2が規定値以下(正常)の時にはトランジスタTr3はオフ状態であり、トランジスタTr3のドレイン電流I3が流れることはない。この結果、ゲート電圧VgはほぼそのままトランジスタTr1、Tr2のゲートに印加され、正常の動作する。
【0058】
ところが、何らかの原因で負荷変動たとえば負荷短絡が生じれば、過大な負荷電流ILが流れるとともにドレイン電流I2も増加する。このドレイン電流I2が規定値以上になれば、トランジスタTr3がオン状態となり、ドレイン電流I2に応じた、つまりダイオードD2の端子電圧に応じたトランジスタTr3のドレイン電流I3が流れる。ドレイン電流I3は、ゲートプルダウン抵抗Rgを介してゲート端子Gからソース端子Sに流れ、このドレイン電流I3によるゲートプルダウン抵抗Rg端子間の電位降下、Rg・I3は、トランジスタTr1、Tr2のゲートに印加される電圧をゲート端子Gでのゲート電圧VgよりもRg・I3だけ低下させることとなる。ゲート電圧の低下に応じて負荷電流IL、ドレイン電流I2が低下し、一方、ドレイン電流I2の減少に応じてトランジスタTr3のドレイン電流I3も制限され、結果として負荷電流IL、ドレイン電流I2は一定の値で制限されることとなる。すなわち、ドレイン電流I2は負荷電流ILのモニタ電流として利用され、上記の通りの電流制限回路CLMTの動作として使用される。
【0059】
一方、ゲート遮断回路GSDの動作は以下の通りである。パワーMOSFETが正常に動作する場合には、ゲート端子Gに印加されたゲート電圧Vgが、抵抗R10〜R12およびR9を介して検出器Detにも印加される。検出器Detは、前記の通り7個のダイオードを直列に順方向接続したものであり、所定の温度以下ではトランジスタTr8のしきい値以上となるように設計している。すなわち、ダイオードを多結晶シリコン膜で構成した場合には、1段あたりの順方向電圧Vtは室温で約0.6Vである。7段になれば約4.2Vの電圧がトランジスタTr8のゲートに印加される。このときトランジスタTr8はオン状態である。トランジスタTr8がオン状態であれば、トランジスタTr7のゲート電圧は低レベルとなりトランジスタTr7はオフ状態である。
【0060】
このとき、ラッチ回路LTCを構成するインバータを非対称に構成すれば、たとえばR5をR6よりも10倍程度大きな抵抗値のものとすれば、インバータINV2の出力接点P2の方がインバータINV1の出力接点P1よりも速くチャージされてハイレベルとなる。つまり、トランジスタTr7がオフの時には、常に接点P1がローレベルであり、トランジスタTr4はオフ状態である。トランジスタTr4がオフ状態であるから、トランジスタTr4のドレイン電流I4は流れることがなく、ゲート電圧VgはほぼそのままトランジスタTr1、Tr2のゲートに印加され、正常の動作する。
【0061】
ところが、たとえば負荷短絡等が発生し、過大な負荷電流ILが流れ続けて、トランジスタTr1が加熱された場合には、検出器Detの端子電圧が低下する。これは、検出器Detとして利用するダイオードの順方向電圧の温度依存性を用いたものであり、ダイオードの温度が上昇すれば順方向電圧が低下する特性を利用する。すなわち、規定の温度たとえば150℃を越えると、トランジスタTr8がオフ状態となるようにトランジスタTr8のしきい値を調整する。この結果、検出器Detが規定温度を越えるとトランジスタTr8がオフ状態となってトランジスタTr8のドレイン端子に接続されるトランジスタTr7のゲートがハイレベルとなり、トランジスタTr7がオン状態になる。
【0062】
トランジスタTr7のオンは、接点P2をローレベルとし、接点P1をハイレベルにしてラッチ回路LTCの出力を反転させる。よって、遮断トランジスタTr4のゲートがハイレベルとなって遮断トランジスタTr4がオン状態となり、トランジスタTr4のドレイン電流I4が流れるようになる。
【0063】
ドレイン電流I4は、ドレイン電流I3の場合と同様に、ゲートプルダウン抵抗Rg端子間の電位降下、Rg・I4に相当するだけのゲート電圧Vgの低下生じる。ただし、この場合は、前記電流制限の場合のようにフィードバック回路を有さず、トランジスタTr1を完全に遮断する。このため、トランジスタTr4の直列抵抗Rtrにかかる電圧、Rtr・I4が残電圧として存在する。この残電圧がトランジスタTr1のしきい値よりも十分に小さいことが必要であることから、トランジスタTr4の直列抵抗Rtrを小さくするためにトランジスタTr4のゲート幅を大きくしていることは前記した通りである。このため必然的にトランジスタTr4の動作速度が速くなり、サージ電圧が大きくなることも前記した。
【0064】
しかし、本実施の形態ではトランジスタTr4のゲートに遮断速度コントロール抵抗Rcを接続しているため、トランジスタTr4のゲートへのチャージを遅らすことができ、トランジスタTr4の動作速度を遅くできる。このため、トランジスタTr4のドレイン電流I4の立ち上がりを遅くして、トランジスタTr1の遮断速度を遅くし、ドレイン端子Dに印加されるサージ電圧を低くすることができる。また、トランジスタTr4のドレイン電流I4の立ち上がりを遅くするため、トランジスタTr1のゲートからの電荷の引き抜きを遅らせ、多数存在するトランジスタTr1のセル動作の不均一性の発生を防止して局所的なアバランシェエネルギの集中を抑制し、素子耐圧を向上できる。
【0065】
図4は、遮断回路部を簡略化した回路図である。図4に示すように、トランジスタTr1のゲート容量をCiss1、トランジスタTr4のゲート容量をCiss2とすれば、Ciss=(W×L×ε)/tox、(ただし、toxはゲート酸化膜厚、Wはゲート幅、Lはゲート長、εはシリコン酸化膜の誘電率である。)、の計算式より、Ciss1=3.15nF、Ciss2=4.0pFと算出できる。
【0066】
トランジスタTr1のゲート配線の寄生抵抗をRggとし、Rgg=2Ωとすると、トランジスタTr1のゲートへの充電あるいは放電の時定数τ1は、6.3nsとなり、また、トランジスタTr4のゲートへの充電あるいは放電の時定数τ2は、Rc=0.8kΩのとき3ns、Rc=1kΩのとき4ns、Rc=6kΩのとき24ns、Rc=10kΩのとき40nsとなる。
【0067】
すなわち、Rc=0.8kΩ程度で、時定数τ2は時定数τ1と同等のオーダーとなり、トランジスタTr1の遮断速度を低減する効果があることがわかる。また、Rcが大きくなるに従い、トランジスタTr4の時定数τ2がτ1よりも大きくなり、Rc=6kΩ程度では、ほぼトランジスタTr4の動作速度でトランジスタTr1の動作が律速されており、トランジスタTr1の遮断速度の低減効果が大きく得られていることがわかる。
【0068】
図5は、遮断速度コントロール抵抗Rcを変化した時の破壊耐圧を示したグラフである。図5に示すように、Rcの増加とともに破壊耐圧が上昇し、Rc=0の場合に比較してRc=0.8kΩ程度で破壊耐圧が約1.2倍に上昇し、最大で約1.5倍に増加する。
【0069】
このように、破壊耐圧が上昇するのは、トランジスタTr1の遮断速度が図6に示すように遅くなり(di/dtが低下)、サージ電圧ΔV2が低下しているためであると考えられる。サージ電圧ΔV2が図21におけるサージ電圧ΔV1よりも低いため、破壊に至らず、トランジスタTr1のドレイン電流(ID)を確実に遮断することが可能となる。
【0070】
次に、図7〜図9を用いて本実施の形態1のパワーMOSFETの製造方法を説明する。図7〜図9は、実施の形態1のパワーMOSFETの製造方法の一例を示し、(a)は断面図を(b)は平面図を示す。
【0071】
まず、図7に示すように、n+ 型半導体基板1を用意し、その主面に単結晶シリコン膜をエピタキシャル成長してn- 型エピタキシャル層2を形成する。さらにLOCOS法を用いてフィールド絶縁膜3を形成する。
【0072】
次に、図8に示すように、p+ 型ウェル領域4、p- 型ウェル領域13をイオン注入法により形成し、ゲート絶縁膜5を熱CVD法により形成した後、多結晶シリコン膜(図示せず)を堆積する。その後、多結晶シリコン膜をパターニングする。このパターニングによりゲート電極6(ゲート引き出し領域11)、ダイオードD4、遮断速度コントロール抵抗Rc、ゲートプルダウン抵抗Rg、検出器Det、入力保護ダイオードDinとなる多結晶シリコン膜を形成する。なお、ゲート電極6のパターニングは、図8(c)に拡大して示すように8角形の開口を有するメッシュ型に行う。
【0073】
さらに、フォトレジスト膜をマスクとして、n- 型エピタキシャル層2およびp- 型ウェル領域13に、n+ 型半導体領域7、p型半導体領域8、n+ 型半導体領域14、p+ 型半導体領域15、n- 型半導体領域17およびn+ 型半導体領域18を各々イオン注入法により形成する。また、ダイオードD4、検出器Det、入力保護ダイオードDinとなる多結晶シリコン膜に、フォトレジスト膜をマスクとして、ダイオードを構成するように不純物をイオン注入する。
【0074】
次に、図9に示すように、半導体基板1の全面に、CVD法を用いてシリコン酸化膜を堆積し、絶縁膜9を形成する。その後、絶縁膜9に接続孔を開口し、さらにアルミニウム膜(図示せず)をスパッタ法を用いて堆積する。このアルミニウム膜をエッチングしてソース電極10、16、ゲートフィンガ12、配線19、20、21、22、共通配線COMおよびゲートパッドGを形成する。
【0075】
さらに、パッシベーション膜を形成後、パッシベーション膜をエッチングし、ソースパッドSおよびゲートパッドGを開口し、図1に示すパワーMOSFETが完成する。
【0076】
本実施の形態1のパワーMOSFETによれば、トランジスタTr4のゲートに遮断速度コントロール抵抗Rcを配置するため、トランジスタTr1の遮断速度を低減してサージ電圧を低減し、また、トランジスタTr1の特定のセルへのアバランシェエネルギの集中を抑制できる。この結果、パワーMOSFETを誘導性の負荷に適用した場合であっても熱遮断を確実に行うことができ、素子破壊耐性を向上できる。
【0077】
(実施の形態2)
図10は、本発明の他の実施の形態であるパワーMOSFETの一例を示した平面図であり、図11は、実施の形態2のパワーMOSFETの断面を複合的に示した断面図である。また、図12は、実施の形態2のパワーMOSFETの回路構成を示した回路図である。
【0078】
本実施の形態のパワーMOSFETは、実施の形態1のパワーMOSFETとその構成が共通する部分が多い。しかし、トランジスタTr1の遮断速度を遅くするための遮断速度コントロール抵抗Rcの設置位置が実施の形態1と相違する。共通する部分については実施の形態1と同様であるため、説明を省略する。
【0079】
本実施の形態2の遮断速度コントロール抵抗Rcは、図10および図12に示すように、ゲートプルダウン抵抗RgとトランジスタTr1、Tr2のゲート端子すなわちゲートフィンガ12との間に配置される。一方、実施の形態1において遮断トランジスタTr4のゲートに配置された遮断速度コントロール抵抗Rcは、本実施の形態では配置しない。その他の構成は実施の形態1と同様である。
【0080】
図11は、周辺回路領域1Bの遮断速度コントロール抵抗Rcとセル領域1AのトランジスタTr1との断面を示し、実施の形態1と同様に、遮断速度コントロール抵抗Rcはフィールド絶縁膜3上に形成される。また、遮断速度コントロール抵抗Rcは、実施の形態1と同様に多結晶シリコン膜で構成される。
【0081】
このように遮断速度コントロール抵抗RcをトランジスタTr1、Tr2のゲート端子に配置することによっても、トランジスタTr1(Tr2)の遮断速度を遅くすることができる。この結果、トランジスタTr1のゲートからの電荷の引き抜きを遅らせ、多数存在するトランジスタTr1のセル動作の不均一性の発生を防止して局所的なアバランシェエネルギの集中を抑制し、素子耐圧を向上できる。
【0082】
図13は、実施の形態2の遮断回路部を簡略化した回路図である。図13に示すように、トランジスタTr1のゲート容量をCiss1とすれば、実施の形態1と同様計算式より、Ciss1=3.15nFと算出できる。
【0083】
トランジスタTr1のゲート配線の寄生抵抗をRggとし、Rgg=2Ωとすると、トランジスタTr1のゲートへの充電あるいは放電の時定数τ1は、Rc=0.8kΩのとき2.52μs、Rc=1kΩのとき3.16μs、Rc=6kΩのとき18.9μs、Rc=10kΩのとき31.5μsとなる。
【0084】
すなわち、Rc=0のときの時定数τ1は、実施の形態1で計算したときと同様の6.3nsであるのに対し、3桁程度遅くなっていることがわかる。また、Rcが大きくなるに従い、τ1が大きくなり、トランジスタTr1の遮断速度の低減効果が大きく得られていることがわかる。
【0085】
なお、図13に示したi1は遮断トランジスタTr4のターンオン直度の電流であり、i2はトランジスタTr1のゲートからの引き抜き電荷による電流である。本実施の形態では、i1は速やかに流れてその時定数は小さいが、遮断速度コントロール抵抗Rcを設けているためi2は速やかに流れ、トランジスタTr1のゲート電圧の低下速度が遅くなる。
【0086】
図14は、遮断速度コントロール抵抗Rcを変化した時の破壊耐圧を示したグラフである。図14に示すように、Rcの増加とともに破壊耐圧はほぼ単調に増加する。Rc=0の場合に比較してRc=0.8kΩ程度で破壊耐圧が約1.2倍に上昇し十分に大きな効果が得られていることがわかる。
【0087】
このように破壊電圧のピークが見えないのは、本実施の形態2では実施の形態1と異なり、直接にトランジスタTr1のゲート電圧を制御するためであると考えられる。しかし、トランジスタTr1のゲートへの抵抗の挿入は、トランジスタTr2のスイッチング速度の低下をもたらすため、あまりに大きいと好ましくない。そこで、一般にトランジスタTr1のゲート抵抗が5kΩ〜40kΩの範囲で使用されることを考慮すれば、遮断速度コントロール抵抗Rcは、24kΩ以下とすることが好ましい。すなわち、遮断速度コントロール抵抗Rcは0.8kΩ以上24kΩ以下とすることが好ましい。この場合、トランジスタTr1の時定数τ1は、2.52μsから75.6μsの範囲となる。
【0088】
このように、破壊耐圧が上昇するのは、実施の形態1で説明したと同様に、トランジスタTr1の遮断速度が図6に示すように遅くなり(di/dtが低下)、サージ電圧ΔV2が低下しているためであると考えられる。サージ電圧ΔV2が図21におけるサージ電圧ΔV1よりも低いため、破壊に至らず、トランジスタTr1のドレイン電流(ID)を確実に遮断することが可能となる。
【0089】
なお、図15に、実施の形態1あるいは実施の形態2のパワーMOSFETを適用したランプ駆動回路を例示する。バッテリから供給された直流電圧Vは、パワーMOSFETのソース・ドレイン間にランプ負荷Rを介して接続される。パワーMOSFETのゲートはドライバICで制御され、ランプの点灯、消灯を制御する。この回路には寄生インダクタLが存在するが、パワーMOSFETの誘導負荷耐圧が向上しているため、仮に回路に短絡故障が発生し、トランジスタTrの加熱遮断回路が動作しても大きなサージ電圧は発生せず、また、ゆっくりと遮断されるためアバランシェエネルギの集中も緩和される。この結果、トランジスタTrの寄生バイポーラトランジスタによる持続電流の発生、それに起因する素子破壊を防止することができる。
【0090】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0091】
たとえば、実施の形態1および2では、nチャネル型のパワーMOSFETについて説明したが、図16に示すようにpチャネル型のパワーMOSFETにも本発明を適用することが可能である。この場合、ダイオードの接続極性が逆になることはいうまでもない。
【0092】
また、図17および図18に示すように、遮断トランジスタTr4のゲート部に遮断速度コントロール抵抗Rc1を設けるとともに、トランジスタTr1のゲート部にも遮断速度コントロール抵抗Rc2を設けることができる。これら遮断速度コントロール抵抗Rc1、Rc2は、各々単独でも十分な効果が得られることは実施の形態1および2に説明した通りであるが、これを両方設けると、さらに良好な効果が得られる。すなわち、遮断速度コントロール抵抗Rc2をあまりに大きくするとパワーMOSFET自体の動作速度が阻害される恐れがあるが、パワーMOSFETの速度を低下しない程度に遮断速度コントロール抵抗Rc2の抵抗値を定め、このRc2での遮断速度の低下が十分でない場合には、遮断速度コントロール抵抗Rc1でこれを補うことができる。
【0093】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0094】
すなわち、遮断速度コントロール抵抗を遮断トランジスタまたはパワートランジスタのゲート部に配置することにより、遮断トランジスタの動作速度あるいはパワートランジスタの遮断速度を低下することができる。これにより、誘導負荷電流を遮断することにより発生するサージ電圧を低減できる。また、パワートランジスタの遮断速度を低下するため、アバランシェエネルギの集中を抑制でき、パワートランジスタの絶縁破壊耐圧を向上できる。
【0095】
この結果、自己遮断回路を有する半導体装置の誘導負荷耐圧を向上できる。
【図面の簡単な説明】
【図1】本発明の一実施の形態であるパワーMOSFETの一例を示した平面図である。
【図2】実施の形態1のパワーMOSFETの断面を複合的に示した断面図である。
【図3】実施の形態1のパワーMOSFETの回路構成を示した回路図である。
【図4】実施の形態1の遮断回路部を簡略化した回路図である。
【図5】遮断速度コントロール抵抗を変化した時の破壊耐圧を示したグラフである。
【図6】実施の形態1のドレイン電流およびドレイン電圧の変化を示した模式図である。
【図7】実施の形態1のパワーMOSFETの製造方法の一例を示し、(a)は断面図を(b)は平面図を示す。
【図8】実施の形態1のパワーMOSFETの製造方法の一例を示し、(a)は断面図を(b)は平面図を示す。
【図9】実施の形態1のパワーMOSFETの製造方法の一例を示し、(a)は断面図を(b)は平面図を示す。
【図10】本発明の他の実施の形態であるパワーMOSFETの一例を示した平面図である。
【図11】実施の形態2のパワーMOSFETの断面を複合的に示した断面図である。
【図12】実施の形態2のパワーMOSFETの回路構成を示した回路図である。
【図13】実施の形態2の遮断回路部を簡略化した回路図である。
【図14】遮断速度コントロール抵抗を変化した時の破壊耐圧を示したグラフである。
【図15】実施の形態1あるいは実施の形態2のパワーMOSFETを適用したランプ駆動回路図である。
【図16】本発明の実施の形態であるパワーMOSFETの他の例を示した回路図である。
【図17】本発明の実施の形態であるパワーMOSFETのさらに他の例を示した平面図である。
【図18】本発明の実施の形態であるパワーMOSFETのさらに他の例を示した回路図である。
【図19】パワーMOSFETの動作を説明する回路図である。
【図20】一般的なnチャネル型2重拡散構造MOSFETを示す断面図である。
【図21】負荷短絡の発生から加熱破壊に至るまでのドレイン電流およびドレイン電圧の変化を示した模式図である。
【符号の説明】
1 半導体基板
1A セル領域
1B 周辺回路領域
1C ゲート端子領域
2 n- 型エピタキシャル層
3 フィールド絶縁膜
4 p+ 型ウェル領域
5 ゲート絶縁膜
6 ゲート電極
7 n+ 型半導体領域
8 p型半導体領域
9 絶縁膜
10 ソース電極
11 ゲート引き出し領域
12 ゲートフィンガ
13 p- 型ウェル領域
14 n+ 型半導体領域
15 p+ 型半導体領域
16 ソース電極
17 n- 型半導体領域
18 n+ 型半導体領域
19 絶縁膜
19〜22 配線
101 n+ 型半導体領域
102 n- 型エピタキシャル層
103 p型半導体領域
104 空乏層
105 ゲート電極
CLMT 電流制限回路
CNTL 制御回路
DDET 温度検出回路
Det 検出器
COM 共通配線
INV1、INV2 インバータ
GSD ゲート遮断回路
LTC ラッチ回路
TDET 温度検出回路
D ドレイン端子(ドレイン電極)
G ゲート端子(ゲートパッド)
S ソース端子(ソースパッド)
D2〜D5 ダイオード
Din 入力保護ダイオード
IL 負荷電流
Ic コレクタ電流
L インダクタンス
Rc、Rc1、Rc2 遮断速度コントロール抵抗
Rg ゲートプルダウン抵抗
Tr4 遮断トランジスタ
Trp 寄生バイポーラトランジスタ
Vg ゲート電圧
W ゲート幅
ΔV1、ΔV2 サージ電圧
Claims (9)
- 絶縁ゲート型の第1ゲート電極を有する第1トランジスタと、前記第1トランジスタの発する熱による温度を検知するモニタ回路と、前記モニタ回路の出力で制御され、前記第1トランジスタの入力端子をオフ状態にすることができる第2トランジスタとを同一の半導体基板に含み、前記第2トランジスタのオン動作により前記第1トランジスタを遮断する半導体装置であって、
前記第2トランジスタのオン抵抗を増加することなく、前記第1トランジスタの遮断速度を低減するために、前記モニタ回路の出力と前記第2トランジスタのゲートとの間に、前記第2トランジスタの動作速度を遅くするための第1抵抗素子を有し、
前記第1トランジスタの前記第1ゲート電極と、オフ状態にされる前記第1トランジスタの前記入力端子との間に、前記第1ゲート電極と前記入力端子との間の配線抵抗によって形成される第2抵抗素子を有し、
前記第2トランジスタのゲート容量と前記第1抵抗素子との積で表される充放電の時定数は、前記第1トランジスタのゲート容量と前記第2抵抗素子との積で表される充放電の時定数よりも大きいことを特徴とする半導体装置。 - 絶縁ゲート型の第1ゲート電極を有する第1トランジスタと、
前記第1トランジスタ近傍の温度を検知するモニタ回路と、
前記モニタ回路の出力で制御され、前記第1トランジスタをオフ状態にして負荷電流を遮断することができる第2トランジスタと、
前記モニタ回路の出力端子と前記第2トランジスタの入力端子との間に設けられ、前記第2トランジスタの動作速度を遅くし、前記第1トランジスタの遮断速度を低減するための第1抵抗素子とを含んで成り、
さらに、前記第1トランジスタの前記第1ゲート電極と、オフ状態にされる前記第1トランジスタの前記入力端子との間に、前記第1ゲート電極と前記入力端子との間の配線抵抗によって形成される第2抵抗素子を有し、
前記第2トランジスタのゲート容量と前記第1抵抗素子との積で表される充放電の時定数は、前記第1トランジスタのゲート容量と前記第2抵抗素子との積で表される充放電の時定数よりも大きく、
前記第2トランジスタは、そのオン状態時に前記第1トランジスタの前記第1ゲート電極に印加される電圧が前記第1トランジスタのしきい値電圧より小さくなる程度のオン抵抗を有し、前記第2トランジスタがオン状態となることによって前記第1トランジスタがオフ状態となって負荷電流が遮断されることを特徴とする半導体装置。 - 請求項1または2記載の半導体装置において、
前記第1抵抗素子の抵抗値が、0.8kΩ以上であることを特徴とする半導体装置。 - 請求項1または2記載の半導体装置において、
前記第1抵抗素子の抵抗値と前記第2トランジスタの入力容量との積で表される時定数が、3ns以上であることを特徴とする半導体装置。 - 請求項1または2記載の半導体装置において、
前記第2抵抗素子の抵抗値が、0.8kΩ〜24kΩの範囲内であることを特徴とする半導体装置。 - 請求項1または2記載の半導体装置において、
前記第2抵抗素子の抵抗値と前記第1トランジスタの入力容量との積で表される時定数が、2.5μs〜75μsの範囲内であることを特徴とする半導体装置。 - 請求項1乃至6の何れか一項に記載の半導体装置において、
前記第1トランジスタは、2重拡散構造、U溝もしくはV溝を有するMIS型電界効果トランジスタまたは絶縁ゲートバイポーラモードトランジスタであることを特徴とする半導体装置。 - 請求項1乃至7の何れか一項に記載の半導体装置において、
前記第2トランジスタは、前記半導体基板の主面にゲート絶縁膜を介して形成された第2ゲート電極を有するMIS型電界効果トランジスタであることを特徴とする半導体装置。 - 請求項1乃至8の何れか一項に記載の半導体装置において、
前記第1または第2抵抗素子は、前記半導体基板のフィールド絶縁膜上または素子分離領域上に形成され、前記第1および第2ゲート電極と同時にパターニングされた多結晶シリコン膜からなることを特徴とする半導体装置。
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