JPS5939923B2 - モノリシツク集積可能なスレシヨルド・スイツチング回路 - Google Patents
モノリシツク集積可能なスレシヨルド・スイツチング回路Info
- Publication number
- JPS5939923B2 JPS5939923B2 JP51053385A JP5338576A JPS5939923B2 JP S5939923 B2 JPS5939923 B2 JP S5939923B2 JP 51053385 A JP51053385 A JP 51053385A JP 5338576 A JP5338576 A JP 5338576A JP S5939923 B2 JPS5939923 B2 JP S5939923B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- current
- voltage
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はモノリシックに集積可能なスレショルド・ス
イッチング回路、特にモノリシック集積可能なインテグ
レーテッド・インジェクション論理回路に関する。
イッチング回路、特にモノリシック集積可能なインテグ
レーテッド・インジェクション論理回路に関する。
インテグレーテッド・インジェクション論理回路（Ｉ２
Ｌ）［フィリップスのテクニカル・レビュー誌（Ｐｈ１
ｌ ｉｐｓ Ｔｅｃｈｎ Ｒｅｖ、 ） ３３ ｓ ４
３（１９７３年）、第７６頁ないし８５頁参照〕はマー
シト（ｍｅｒｇｅｄ ） トランジスタ論理回路［１９
７２年ＩＥＥＥ国際固体回路に関する会議（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｅ
ｎｉｔｓＣｏｎｆｅｒｅｎｃｅ ）の技術集録のダイ
ジェスト、第９０頁ないし９３頁を参照］とも称されて
いる。
Ｌ）［フィリップスのテクニカル・レビュー誌（Ｐｈ１
ｌ ｉｐｓ Ｔｅｃｈｎ Ｒｅｖ、 ） ３３ ｓ ４
３（１９７３年）、第７６頁ないし８５頁参照〕はマー
シト（ｍｅｒｇｅｄ ） トランジスタ論理回路［１９
７２年ＩＥＥＥ国際固体回路に関する会議（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｅ
ｎｉｔｓＣｏｎｆｅｒｅｎｃｅ ）の技術集録のダイ
ジェスト、第９０頁ないし９３頁を参照］とも称されて
いる。
この回路設計の特徴は半導体表面に設けられたコレクタ
領域、および複数のトランジスタに対して共通に使用さ
れ、かつ横型トランジスタの一部として、縦型トランジ
スタの電流を制御すると共に電流源としても使用される
インジェクタにある。
領域、および複数のトランジスタに対して共通に使用さ
れ、かつ横型トランジスタの一部として、縦型トランジ
スタの電流を制御すると共に電流源としても使用される
インジェクタにある。
このインジェクタは、ベースが、縦型トランジスタのエ
ミッタ電位に保たれ、コレクタがこの縦型トランジスタ
のベースに結合された等価トランジスタとして示される
。
ミッタ電位に保たれ、コレクタがこの縦型トランジスタ
のベースに結合された等価トランジスタとして示される
。
この等価トランジスタのコレクタ領域は前記縦型トラン
ジスタのベース領域と同じである。
ジスタのベース領域と同じである。
添付図面においては、簡潔化のために、これらのインジ
ェクタに対応する等価トランジスタを省略しである。
ェクタに対応する等価トランジスタを省略しである。
この■２Ｌの利点はわずかな半導体表面しか必要とせず
、抵抗およびキャパシタを使用することなく通常のプレ
ーナ拡散技術によりマルチコレクタ・トランジスタを含
むディジタル回路を容易に形成し得るということである
。
、抵抗およびキャパシタを使用することなく通常のプレ
ーナ拡散技術によりマルチコレクタ・トランジスタを含
むディジタル回路を容易に形成し得るということである
。
更に、トランジスタ用に特別の電流源を必要とせず、こ
のトランジスタにはインジェクタから電流が供給される
。
のトランジスタにはインジェクタから電流が供給される
。
また個々のトランジスタは占有面積を小さくするために
電気的に絶縁された領域をもつために、■２Ｌの集積回
路、特にエミッタが共通電位となる回路と容易に組合わ
される回路を使用することが望まれている。
電気的に絶縁された領域をもつために、■２Ｌの集積回
路、特にエミッタが共通電位となる回路と容易に組合わ
される回路を使用することが望まれている。
この発明の目豹は占有面積が小さくかつ集積回路の初段
に生じるスパイクによる影響を最小に抑制しうるモノリ
シック集積可能なスレショルド・スイッチング回路、特
にモノリシック集積可能なインテグレーテッド・インジ
ェクション論理回路を提供することである。
に生じるスパイクによる影響を最小に抑制しうるモノリ
シック集積可能なスレショルド・スイッチング回路、特
にモノリシック集積可能なインテグレーテッド・インジ
ェクション論理回路を提供することである。
以下、図面を参照してこの発明の一実施例に係るモノリ
シック集積可能なスレショルド・スイッチング回路を説
明する。
シック集積可能なスレショルド・スイッチング回路を説
明する。
第１図はこの発明に係る２個のマルチコレクタ・トラン
ジスタＴ１およびＩ２をもつモノリシック集積可能なス
レショルド・スイッチを示す。
ジスタＴ１およびＩ２をもつモノリシック集積可能なス
レショルド・スイッチを示す。
このスレショルド・スイッチの入力端は抵抗Ｒを介して
第１トランジヌタＴ、のベースに結合されると共に、マ
ルチコレクタ・トランジスタとして設計された第２トラ
ンジスタＴ２の第１コレクタに結合されている。
第１トランジヌタＴ、のベースに結合されると共に、マ
ルチコレクタ・トランジスタとして設計された第２トラ
ンジスタＴ２の第１コレクタに結合されている。
第１トランジスタＴ１の第１コレクタ用の電流１１が第
１電流源Ｓ１から供給されている間、第２トランジスタ
Ｔ２のベースに第２電流源Ｓ２から電流■２が供給され
る。
１電流源Ｓ１から供給されている間、第２トランジスタ
Ｔ２のベースに第２電流源Ｓ２から電流■２が供給され
る。
この第２トランジスタＴ２のベースはこのトランジスタ
Ｔ２の第２コレクタに結合されると共に第１トランジス
タＴ１の第２コレククにも結合されている。
Ｔ２の第２コレクタに結合されると共に第１トランジス
タＴ１の第２コレククにも結合されている。
また、第１トランジスタＴ１のベースはインジェクタ、
すなわち電流源からは電流供給を受けない。
すなわち電流源からは電流供給を受けない。
この第１トランジスタＴ１は例えば■２Ｌ技術により形
成されるが、ベース領域にはインジェクタから電流が注
入されないように設計される。
成されるが、ベース領域にはインジェクタから電流が注
入されないように設計される。
必要に応じて、電流源Ｓ１１およびＳ１／／から電流■
１を受入するコレクタを設け、これらのコレクタから出
力信号ＵＡ１１およびＵＡ２を取出すことも可能である
。
１を受入するコレクタを設け、これらのコレクタから出
力信号ＵＡ１１およびＵＡ２を取出すことも可能である
。
このモノリシック集積スイッチング回路において、出力
信号ＵＡ１’は第１トランジスタＴ１の第１コレクタま
たは別のコレクタ、またはトランジスタＴ２のいずれか
のコレクタから取出される。
信号ＵＡ１’は第１トランジスタＴ１の第１コレクタま
たは別のコレクタ、またはトランジスタＴ２のいずれか
のコレクタから取出される。
トランジスタＴ２におけるベース電流・コレクタ電流比
Ｂ−ＩＯ／ＩＢはほぼＪとなる。
Ｂ−ＩＯ／ＩＢはほぼＪとなる。
これは、このトランジスタのベースおよびコレクタを結
合することにより与えられる。
合することにより与えられる。
電流■２がトランジスタＴ２のベースに供給されると、
■２Ｌ技術を用いている場合には、このトランジスタＴ
２の別のコレクタは電流■２を受入することになる。
■２Ｌ技術を用いている場合には、このトランジスタＴ
２の別のコレクタは電流■２を受入することになる。
入力端Ｅにおける入力電圧ＵＥがＯＶから上昇すると、
出力・信号ＵＡＩが第２図に示されるように、Ｉ Ｐ！
状態に転位される。
出力・信号ＵＡＩが第２図に示されるように、Ｉ Ｐ！
状態に転位される。
この状態は抵抗Ｒを流れる電流が電流■２より大きくな
るまで続く。
るまで続く。
入力電圧ＵＥが上昇して、抵抗Ｒを流れる電流が電流■
２より大きくなると、ベース電流がトランジスタＴ１に
流れ、このトランジスタＴ１を導通させると共にトラン
ジスタＴ２を非導通状態にする。
２より大きくなると、ベース電流がトランジスタＴ１に
流れ、このトランジスタＴ１を導通させると共にトラン
ジスタＴ２を非導通状態にする。
トランジスタＴ１およびＩ２間の帰還動作により、この
状態切換は非常に素早く行われ、出力信号ＵＡＩは直ち
に″０″状態に戻されるのである。
状態切換は非常に素早く行われ、出力信号ＵＡＩは直ち
に″０″状態に戻されるのである。
これにより、抵抗Ｒを流れる全電流がトランジスタＴ１
のベース電流として流れる。
のベース電流として流れる。
抵抗Ｒを介してトランジスタＴ、にかかる電圧がスレシ
ョルド値Ｕｕ以下になると半導体基板としてシリコンが
使用されている場合には０．７■以下になると、トラン
ジスタＴ１が非導通となり、出力信号ＵＡ １は°゛ｌ
”状態に戻ることになる。
ョルド値Ｕｕ以下になると半導体基板としてシリコンが
使用されている場合には０．７■以下になると、トラン
ジスタＴ１が非導通となり、出力信号ＵＡ １は°゛ｌ
”状態に戻ることになる。
トランジスタＴ１のコレクタ電流１１がトランジスタＴ
２の電流■２より小さくなるまで即ち、電流（Ｉ２
＋ｔ）がトランジスタＴ２のベースおよびコレクタに流
れるまで、出力電圧ＵＡＩは”０″状態からｎ １ ｎ
状態へと転位されることはないので、出力端Ａｌ ｐ
Ａ１’またはＡ２における電流１１を電流１２以下に選
定する必要があり、また正確な矩形波パルスを得る場合
にはこの電流Ｉ２より小さくなるように選定する必要が
ある。
２の電流■２より小さくなるまで即ち、電流（Ｉ２
＋ｔ）がトランジスタＴ２のベースおよびコレクタに流
れるまで、出力電圧ＵＡＩは”０″状態からｎ １ ｎ
状態へと転位されることはないので、出力端Ａｌ ｐ
Ａ１’またはＡ２における電流１１を電流１２以下に選
定する必要があり、また正確な矩形波パルスを得る場合
にはこの電流Ｉ２より小さくなるように選定する必要が
ある。
こうして２個のトランジスタＴ１．Ｉ２を使用するのみ
でヒステリシス特性をもったスイッチング特性が得られ
る。
でヒステリシス特性をもったスイッチング特性が得られ
る。
第２図に示す入出力電圧のヒステリシス特性は上限のス
レショルド電圧値Ｕ。
レショルド電圧値Ｕ。
に関して調整可能である。
これは、Ｕｏ がＵ、＝ＵＢＥ＋Ｒ・Ｉ２
で与えられ、シリコン・トランジスタにおいてはＵＢＥ
二ＵＵ二０．７（Ｖ）となるからである。
二ＵＵ二０．７（Ｖ）となるからである。
所定の上限電圧値Ｕ。
に対して、抵抗Ｒの値は次式を満足するように定められ
る。
る。
Ｒ＝Ｕｏ ＵＢＥ ／ Ｉ２
このように、所望されないスイッチング動作が起きない
ように入力信号の雑音スパイクに対する信号の振幅の大
きさが抵抗Ｒおよび電流■を適肖に選ぶことにより選択
される。
ように入力信号の雑音スパイクに対する信号の振幅の大
きさが抵抗Ｒおよび電流■を適肖に選ぶことにより選択
される。
第１図はこの発明の一実施例に係るモノリシック集積可
能なスレショルド・スイッチング回路の回路図、第２図
は第１図に示すスレショルド・スイッチング回路のヒス
テリシス入出力電圧特性の説明図である。 Ｔ１・・・・・・第１トランジスタ、Ｉ２・・・・・・
第２トランジスタ、Ｅ・・・・・・電源、Ｒ・・・・・
・抵抗、５１１Ｓ２？８１′、８２′・・・・・・電流
源。
能なスレショルド・スイッチング回路の回路図、第２図
は第１図に示すスレショルド・スイッチング回路のヒス
テリシス入出力電圧特性の説明図である。 Ｔ１・・・・・・第１トランジスタ、Ｉ２・・・・・・
第２トランジスタ、Ｅ・・・・・・電源、Ｒ・・・・・
・抵抗、５１１Ｓ２？８１′、８２′・・・・・・電流
源。
Claims (1)
- 【特許請求の範囲】 １ 第１トランジスタと、エミッタがこの第１トランジ
スタのエミッタに結合された第２トランジヌタと、前記
第１トランジスタのベースおよび前記第２トランジスタ
の第１コレクタに入力電流を供給する入力電流供給手段
と、前記第１トランジスタの第１コレクタに第１定電流
を供給する第１定電流供給手段と、前記第１トランジス
タの第２コレクタおよび前記第２トランジスタのベース
および第２コレクタに第２定電流を供給する第２定電流
供給手段とを備え、前記入力電流が前記第２定電流をこ
えた時に前記第２トランジスタが非導通状態にされ、ヒ
ステリシス特性をもつ入出力電圧の上限電圧および下限
電圧において夫々導通および非導通にされるモノリシッ
ク集積可能なスレショルド・スイッチング回路。 ２ 前記入力電流は抵抗を介して前記第１トランジスタ
のベースおよび前記第２トランジスタの第１コレクタに
供給されるところの特許請求の範囲第１項記載のモノリ
シック集積可能なスレショルド・スイッチング回路。 ３ 前記第１トランジスタのベース・エミツタ路におけ
る電流および電圧特性のスレショルド電圧をＵＢＥ％前
記入口電圧の上限電圧をＵ。 、前記第２定電流を１２で表わした場合、前記抵抗がＲ
＝（ＵＯＵＢＥ）／Ｉ２により表わされるところあ特許
請求の範囲第２項記載のモノリシック集積可能なスレシ
ョルド・スイッチング回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19752520982 DE2520982C2 (de) | 1975-05-12 | Monolithisch integrierter Schwellwertschalter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51138375A JPS51138375A (en) | 1976-11-29 |
| JPS5939923B2 true JPS5939923B2 (ja) | 1984-09-27 |
Family
ID=5946309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51053385A Expired JPS5939923B2 (ja) | 1975-05-12 | 1976-05-12 | モノリシツク集積可能なスレシヨルド・スイツチング回路 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS5939923B2 (ja) |
| FR (1) | FR2311451A1 (ja) |
| GB (1) | GB1516002A (ja) |
| IT (1) | IT1060421B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1584724A (en) * | 1977-07-14 | 1981-02-18 | Philips Electronic Associated | Integrated injection logic circuits |
| JPS5848523A (ja) * | 1981-09-18 | 1983-03-22 | Nec Corp | インタ−フエ−ス回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1236586B (de) * | 1966-07-23 | 1967-03-16 | Telefunken Patent | Schaltungsanordnung zur Betaetigung von Umschaltrelais zur Pegelueberwachung in Traeger-frequenz-Nachrichtenuebertragungsanlagen |
-
1976
- 1976-05-04 GB GB1815076A patent/GB1516002A/en not_active Expired
- 1976-05-11 IT IT2313976A patent/IT1060421B/it active
- 1976-05-12 JP JP51053385A patent/JPS5939923B2/ja not_active Expired
- 1976-05-12 FR FR7614254A patent/FR2311451A1/fr active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51138375A (en) | 1976-11-29 |
| FR2311451B1 (ja) | 1982-07-23 |
| GB1516002A (en) | 1978-06-28 |
| FR2311451A1 (fr) | 1976-12-10 |
| IT1060421B (it) | 1982-08-20 |
| DE2520982A1 (ja) | 1976-08-05 |
| DE2520982B1 (de) | 1976-08-05 |
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