JPS5939923B2 - モノリシツク集積可能なスレシヨルド・スイツチング回路 - Google Patents
モノリシツク集積可能なスレシヨルド・スイツチング回路Info
- Publication number
- JPS5939923B2 JPS5939923B2 JP51053385A JP5338576A JPS5939923B2 JP S5939923 B2 JPS5939923 B2 JP S5939923B2 JP 51053385 A JP51053385 A JP 51053385A JP 5338576 A JP5338576 A JP 5338576A JP S5939923 B2 JPS5939923 B2 JP S5939923B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- current
- voltage
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はモノリシックに集積可能なスレショルド・ス
イッチング回路、特にモノリシック集積可能なインテグ
レーテッド・インジェクション論理回路に関する。
イッチング回路、特にモノリシック集積可能なインテグ
レーテッド・インジェクション論理回路に関する。
インテグレーテッド・インジェクション論理回路(I2
L)[フィリップスのテクニカル・レビュー誌(Ph1
l ips Techn Rev、 ) 33 s 4
3(1973年)、第76頁ないし85頁参照〕はマー
シト(merged ) トランジスタ論理回路[19
72年IEEE国際固体回路に関する会議(Inter
national 5olid−8tate C1re
nitsConference )の技術集録のダイ
ジェスト、第90頁ないし93頁を参照]とも称されて
いる。
L)[フィリップスのテクニカル・レビュー誌(Ph1
l ips Techn Rev、 ) 33 s 4
3(1973年)、第76頁ないし85頁参照〕はマー
シト(merged ) トランジスタ論理回路[19
72年IEEE国際固体回路に関する会議(Inter
national 5olid−8tate C1re
nitsConference )の技術集録のダイ
ジェスト、第90頁ないし93頁を参照]とも称されて
いる。
この回路設計の特徴は半導体表面に設けられたコレクタ
領域、および複数のトランジスタに対して共通に使用さ
れ、かつ横型トランジスタの一部として、縦型トランジ
スタの電流を制御すると共に電流源としても使用される
インジェクタにある。
領域、および複数のトランジスタに対して共通に使用さ
れ、かつ横型トランジスタの一部として、縦型トランジ
スタの電流を制御すると共に電流源としても使用される
インジェクタにある。
このインジェクタは、ベースが、縦型トランジスタのエ
ミッタ電位に保たれ、コレクタがこの縦型トランジスタ
のベースに結合された等価トランジスタとして示される
。
ミッタ電位に保たれ、コレクタがこの縦型トランジスタ
のベースに結合された等価トランジスタとして示される
。
この等価トランジスタのコレクタ領域は前記縦型トラン
ジスタのベース領域と同じである。
ジスタのベース領域と同じである。
添付図面においては、簡潔化のために、これらのインジ
ェクタに対応する等価トランジスタを省略しである。
ェクタに対応する等価トランジスタを省略しである。
この■2Lの利点はわずかな半導体表面しか必要とせず
、抵抗およびキャパシタを使用することなく通常のプレ
ーナ拡散技術によりマルチコレクタ・トランジスタを含
むディジタル回路を容易に形成し得るということである
。
、抵抗およびキャパシタを使用することなく通常のプレ
ーナ拡散技術によりマルチコレクタ・トランジスタを含
むディジタル回路を容易に形成し得るということである
。
更に、トランジスタ用に特別の電流源を必要とせず、こ
のトランジスタにはインジェクタから電流が供給される
。
のトランジスタにはインジェクタから電流が供給される
。
また個々のトランジスタは占有面積を小さくするために
電気的に絶縁された領域をもつために、■2Lの集積回
路、特にエミッタが共通電位となる回路と容易に組合わ
される回路を使用することが望まれている。
電気的に絶縁された領域をもつために、■2Lの集積回
路、特にエミッタが共通電位となる回路と容易に組合わ
される回路を使用することが望まれている。
この発明の目豹は占有面積が小さくかつ集積回路の初段
に生じるスパイクによる影響を最小に抑制しうるモノリ
シック集積可能なスレショルド・スイッチング回路、特
にモノリシック集積可能なインテグレーテッド・インジ
ェクション論理回路を提供することである。
に生じるスパイクによる影響を最小に抑制しうるモノリ
シック集積可能なスレショルド・スイッチング回路、特
にモノリシック集積可能なインテグレーテッド・インジ
ェクション論理回路を提供することである。
以下、図面を参照してこの発明の一実施例に係るモノリ
シック集積可能なスレショルド・スイッチング回路を説
明する。
シック集積可能なスレショルド・スイッチング回路を説
明する。
第1図はこの発明に係る2個のマルチコレクタ・トラン
ジスタT1およびI2をもつモノリシック集積可能なス
レショルド・スイッチを示す。
ジスタT1およびI2をもつモノリシック集積可能なス
レショルド・スイッチを示す。
このスレショルド・スイッチの入力端は抵抗Rを介して
第1トランジヌタT、のベースに結合されると共に、マ
ルチコレクタ・トランジスタとして設計された第2トラ
ンジスタT2の第1コレクタに結合されている。
第1トランジヌタT、のベースに結合されると共に、マ
ルチコレクタ・トランジスタとして設計された第2トラ
ンジスタT2の第1コレクタに結合されている。
第1トランジスタT1の第1コレクタ用の電流11が第
1電流源S1から供給されている間、第2トランジスタ
T2のベースに第2電流源S2から電流■2が供給され
る。
1電流源S1から供給されている間、第2トランジスタ
T2のベースに第2電流源S2から電流■2が供給され
る。
この第2トランジスタT2のベースはこのトランジスタ
T2の第2コレクタに結合されると共に第1トランジス
タT1の第2コレククにも結合されている。
T2の第2コレクタに結合されると共に第1トランジス
タT1の第2コレククにも結合されている。
また、第1トランジスタT1のベースはインジェクタ、
すなわち電流源からは電流供給を受けない。
すなわち電流源からは電流供給を受けない。
この第1トランジスタT1は例えば■2L技術により形
成されるが、ベース領域にはインジェクタから電流が注
入されないように設計される。
成されるが、ベース領域にはインジェクタから電流が注
入されないように設計される。
必要に応じて、電流源S11およびS1//から電流■
1を受入するコレクタを設け、これらのコレクタから出
力信号UA11およびUA2を取出すことも可能である
。
1を受入するコレクタを設け、これらのコレクタから出
力信号UA11およびUA2を取出すことも可能である
。
このモノリシック集積スイッチング回路において、出力
信号UA1’は第1トランジスタT1の第1コレクタま
たは別のコレクタ、またはトランジスタT2のいずれか
のコレクタから取出される。
信号UA1’は第1トランジスタT1の第1コレクタま
たは別のコレクタ、またはトランジスタT2のいずれか
のコレクタから取出される。
トランジスタT2におけるベース電流・コレクタ電流比
B−IO/IBはほぼJとなる。
B−IO/IBはほぼJとなる。
これは、このトランジスタのベースおよびコレクタを結
合することにより与えられる。
合することにより与えられる。
電流■2がトランジスタT2のベースに供給されると、
■2L技術を用いている場合には、このトランジスタT
2の別のコレクタは電流■2を受入することになる。
■2L技術を用いている場合には、このトランジスタT
2の別のコレクタは電流■2を受入することになる。
入力端Eにおける入力電圧UEがOVから上昇すると、
出力・信号UAIが第2図に示されるように、I P!
状態に転位される。
出力・信号UAIが第2図に示されるように、I P!
状態に転位される。
この状態は抵抗Rを流れる電流が電流■2より大きくな
るまで続く。
るまで続く。
入力電圧UEが上昇して、抵抗Rを流れる電流が電流■
2より大きくなると、ベース電流がトランジスタT1に
流れ、このトランジスタT1を導通させると共にトラン
ジスタT2を非導通状態にする。
2より大きくなると、ベース電流がトランジスタT1に
流れ、このトランジスタT1を導通させると共にトラン
ジスタT2を非導通状態にする。
トランジスタT1およびI2間の帰還動作により、この
状態切換は非常に素早く行われ、出力信号UAIは直ち
に″0″状態に戻されるのである。
状態切換は非常に素早く行われ、出力信号UAIは直ち
に″0″状態に戻されるのである。
これにより、抵抗Rを流れる全電流がトランジスタT1
のベース電流として流れる。
のベース電流として流れる。
抵抗Rを介してトランジスタT、にかかる電圧がスレシ
ョルド値Uu以下になると半導体基板としてシリコンが
使用されている場合には0.7■以下になると、トラン
ジスタT1が非導通となり、出力信号UA 1は°゛l
”状態に戻ることになる。
ョルド値Uu以下になると半導体基板としてシリコンが
使用されている場合には0.7■以下になると、トラン
ジスタT1が非導通となり、出力信号UA 1は°゛l
”状態に戻ることになる。
トランジスタT1のコレクタ電流11がトランジスタT
2の電流■2より小さくなるまで即ち、電流(I2
+t)がトランジスタT2のベースおよびコレクタに流
れるまで、出力電圧UAIは”0″状態からn 1 n
状態へと転位されることはないので、出力端Al p
A1’またはA2における電流11を電流12以下に選
定する必要があり、また正確な矩形波パルスを得る場合
にはこの電流I2より小さくなるように選定する必要が
ある。
2の電流■2より小さくなるまで即ち、電流(I2
+t)がトランジスタT2のベースおよびコレクタに流
れるまで、出力電圧UAIは”0″状態からn 1 n
状態へと転位されることはないので、出力端Al p
A1’またはA2における電流11を電流12以下に選
定する必要があり、また正確な矩形波パルスを得る場合
にはこの電流I2より小さくなるように選定する必要が
ある。
こうして2個のトランジスタT1.I2を使用するのみ
でヒステリシス特性をもったスイッチング特性が得られ
る。
でヒステリシス特性をもったスイッチング特性が得られ
る。
第2図に示す入出力電圧のヒステリシス特性は上限のス
レショルド電圧値U。
レショルド電圧値U。
に関して調整可能である。
これは、Uo がU、=UBE+R・I2
で与えられ、シリコン・トランジスタにおいてはUBE
二UU二0.7(V)となるからである。
二UU二0.7(V)となるからである。
所定の上限電圧値U。
に対して、抵抗Rの値は次式を満足するように定められ
る。
る。
R=Uo UBE / I2
このように、所望されないスイッチング動作が起きない
ように入力信号の雑音スパイクに対する信号の振幅の大
きさが抵抗Rおよび電流■を適肖に選ぶことにより選択
される。
ように入力信号の雑音スパイクに対する信号の振幅の大
きさが抵抗Rおよび電流■を適肖に選ぶことにより選択
される。
第1図はこの発明の一実施例に係るモノリシック集積可
能なスレショルド・スイッチング回路の回路図、第2図
は第1図に示すスレショルド・スイッチング回路のヒス
テリシス入出力電圧特性の説明図である。 T1・・・・・・第1トランジスタ、I2・・・・・・
第2トランジスタ、E・・・・・・電源、R・・・・・
・抵抗、511S2?81′、82′・・・・・・電流
源。
能なスレショルド・スイッチング回路の回路図、第2図
は第1図に示すスレショルド・スイッチング回路のヒス
テリシス入出力電圧特性の説明図である。 T1・・・・・・第1トランジスタ、I2・・・・・・
第2トランジスタ、E・・・・・・電源、R・・・・・
・抵抗、511S2?81′、82′・・・・・・電流
源。
Claims (1)
- 【特許請求の範囲】 1 第1トランジスタと、エミッタがこの第1トランジ
スタのエミッタに結合された第2トランジヌタと、前記
第1トランジスタのベースおよび前記第2トランジスタ
の第1コレクタに入力電流を供給する入力電流供給手段
と、前記第1トランジスタの第1コレクタに第1定電流
を供給する第1定電流供給手段と、前記第1トランジス
タの第2コレクタおよび前記第2トランジスタのベース
および第2コレクタに第2定電流を供給する第2定電流
供給手段とを備え、前記入力電流が前記第2定電流をこ
えた時に前記第2トランジスタが非導通状態にされ、ヒ
ステリシス特性をもつ入出力電圧の上限電圧および下限
電圧において夫々導通および非導通にされるモノリシッ
ク集積可能なスレショルド・スイッチング回路。 2 前記入力電流は抵抗を介して前記第1トランジスタ
のベースおよび前記第2トランジスタの第1コレクタに
供給されるところの特許請求の範囲第1項記載のモノリ
シック集積可能なスレショルド・スイッチング回路。 3 前記第1トランジスタのベース・エミツタ路におけ
る電流および電圧特性のスレショルド電圧をUBE%前
記入口電圧の上限電圧をU。 、前記第2定電流を12で表わした場合、前記抵抗がR
=(UOUBE)/I2により表わされるところあ特許
請求の範囲第2項記載のモノリシック集積可能なスレシ
ョルド・スイッチング回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19752520982 DE2520982C2 (de) | 1975-05-12 | Monolithisch integrierter Schwellwertschalter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS51138375A JPS51138375A (en) | 1976-11-29 |
JPS5939923B2 true JPS5939923B2 (ja) | 1984-09-27 |
Family
ID=5946309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51053385A Expired JPS5939923B2 (ja) | 1975-05-12 | 1976-05-12 | モノリシツク集積可能なスレシヨルド・スイツチング回路 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JPS5939923B2 (ja) |
FR (1) | FR2311451A1 (ja) |
GB (1) | GB1516002A (ja) |
IT (1) | IT1060421B (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1584724A (en) * | 1977-07-14 | 1981-02-18 | Philips Electronic Associated | Integrated injection logic circuits |
JPS5848523A (ja) * | 1981-09-18 | 1983-03-22 | Nec Corp | インタ−フエ−ス回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1236586B (de) * | 1966-07-23 | 1967-03-16 | Telefunken Patent | Schaltungsanordnung zur Betaetigung von Umschaltrelais zur Pegelueberwachung in Traeger-frequenz-Nachrichtenuebertragungsanlagen |
-
1976
- 1976-05-04 GB GB1815076A patent/GB1516002A/en not_active Expired
- 1976-05-11 IT IT2313976A patent/IT1060421B/it active
- 1976-05-12 JP JP51053385A patent/JPS5939923B2/ja not_active Expired
- 1976-05-12 FR FR7614254A patent/FR2311451A1/fr active Granted
Also Published As
Publication number | Publication date |
---|---|
DE2520982B1 (de) | 1976-08-05 |
JPS51138375A (en) | 1976-11-29 |
GB1516002A (en) | 1978-06-28 |
DE2520982A1 (ja) | 1976-08-05 |
FR2311451A1 (fr) | 1976-12-10 |
IT1060421B (it) | 1982-08-20 |
FR2311451B1 (ja) | 1982-07-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4806790A (en) | Sample-and-hold circuit | |
US3394268A (en) | Logic switching circuit | |
US3031588A (en) | Low drift transistorized gating circuit | |
US4027177A (en) | Clamping circuit | |
US3868517A (en) | Low hysteresis threshold detector having controlled output slew rate | |
US3828241A (en) | Regulated voltage supply circuit which compensates for temperature and input voltage variations | |
JPS58184618A (ja) | 誘導負荷スイツチング制御回路 | |
JPS6327460Y2 (ja) | ||
JPS5939923B2 (ja) | モノリシツク集積可能なスレシヨルド・スイツチング回路 | |
US5365167A (en) | Integrated circuit device having signal discrimination circuit and method of testing the same | |
US3898482A (en) | Noise suppression circuit | |
GB1572059A (en) | Integrated circuit including transistor/current injector combinations | |
JPH0155778B2 (ja) | ||
JPH05218799A (ja) | インピーダンス乗算器 | |
US4346313A (en) | Monolithic integrated threshold switch | |
JPH0319412A (ja) | 高スリューレート及び高帯域幅のユニティー・ゲイン増幅器 | |
US3162771A (en) | High speed transistor amplfiying switch having isolating and second transistor turn-off means | |
US4714897A (en) | Monolithically integratable signal amplifier stage with high output dynamics | |
US3500032A (en) | Analog multiplier,divider,variable gain element | |
JPS63169117A (ja) | 電流パルス発生回路 | |
KR930006692Y1 (ko) | 쇼트키 다이오드를 이용한 스위칭 시간 단축회로 | |
US4357546A (en) | Integrated frequency divider circuit | |
US3597697A (en) | Integratable gyrator | |
JPH0666655B2 (ja) | Ecl集積回路 | |
Blauschild | High-voltage analog performance with low-voltage digital devices [100 V dense operational amplifier fabrication] |