JPS5848523A - インタ−フエ−ス回路 - Google Patents
インタ−フエ−ス回路Info
- Publication number
- JPS5848523A JPS5848523A JP56147398A JP14739881A JPS5848523A JP S5848523 A JPS5848523 A JP S5848523A JP 56147398 A JP56147398 A JP 56147398A JP 14739881 A JP14739881 A JP 14739881A JP S5848523 A JPS5848523 A JP S5848523A
- Authority
- JP
- Japan
- Prior art keywords
- input signal
- node
- iil
- input
- turns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、インターフェース回路に関する。
入力信号を波形整形した後にカウンターにより計数する
機能は、タイマー回路、Ａ／Ｄ変換器勢に頻繁に用いら
扛ている。しかしながら入力信号にノイズを含んだり、
又は、入力信号の立上り。
機能は、タイマー回路、Ａ／Ｄ変換器勢に頻繁に用いら
扛ている。しかしながら入力信号にノイズを含んだり、
又は、入力信号の立上り。
立下が夛が極めて緩やかな場合には、波形整形回路出力
がバタついたりして次段のカウンターが誤カウントし問
題であった。
がバタついたりして次段のカウンターが誤カウントし問
題であった。
第１図は、従来の波形整形回路で入力端子ｌに入った信
号をＩＩＬ）ランジスタＱ、、Ｑ、によす整・形しトグ
ルフリ、プフロップで構成されるカウンター５により入
力信号を計数する。７．８は抵抗であり、節点２はＩ
ＩＬ）ランジスタｑのベースに接続され、Ｑ、、Ｑ、の
工よ、夕はＧＮＤ端子０に接続され＆ Ｑ）のコレクタ
はｑのベースに節点３で接続されている。６はインジェ
クタ電流であハｑのコレクタ出力４のＯＮ、ＯＦＦ信号
がカウンターｉ、にょうて計数される。第２図は整形の
過程を示したもので左端の番号は、第１図の節点番号に
対応しでいる。又端−ｆ−ｒ、”２のスレ、ショルト電
圧をそれぞれＶｗｔ 、Ｖｔｍｔで示す。次に入力信号
にノイズが重畳する第３図の場合を考えてみると、端”
７１．２のスレッシ、ルド電圧近辺のノイズによりＱ、
、Ｑ、の出力がバタつく。（第３図４子３゜４）従りて
後続カウンター５は、このバタついた信号をカウントし
て誤動作することになる。又。
号をＩＩＬ）ランジスタＱ、、Ｑ、によす整・形しトグ
ルフリ、プフロップで構成されるカウンター５により入
力信号を計数する。７．８は抵抗であり、節点２はＩ
ＩＬ）ランジスタｑのベースに接続され、Ｑ、、Ｑ、の
工よ、夕はＧＮＤ端子０に接続され＆ Ｑ）のコレクタ
はｑのベースに節点３で接続されている。６はインジェ
クタ電流であハｑのコレクタ出力４のＯＮ、ＯＦＦ信号
がカウンターｉ、にょうて計数される。第２図は整形の
過程を示したもので左端の番号は、第１図の節点番号に
対応しでいる。又端−ｆ−ｒ、”２のスレ、ショルト電
圧をそれぞれＶｗｔ 、Ｖｔｍｔで示す。次に入力信号
にノイズが重畳する第３図の場合を考えてみると、端”
７１．２のスレッシ、ルド電圧近辺のノイズによりＱ、
、Ｑ、の出力がバタつく。（第３図４子３゜４）従りて
後続カウンター５は、このバタついた信号をカウントし
て誤動作することになる。又。
入力信号の立上り、立下り時間が極めて緩い第４図の場
合は％Ｑ１のスレ、シ、ルド電圧近辺においてｑがＯＮ
し始めるとＱ、のＯＮ電流がＧＮＤ配線インピーダンス
等に電位−′下を引き起こし、これが為にＱ、ｌ身のベ
ース入力端子に負帰還がかかる。
合は％Ｑ１のスレ、シ、ルド電圧近辺においてｑがＯＮ
し始めるとＱ、のＯＮ電流がＧＮＤ配線インピーダンス
等に電位−′下を引き起こし、これが為にＱ、ｌ身のベ
ース入力端子に負帰還がかかる。
この時点までに入力端子電圧がこの負帰還電圧を打消せ
るまで、上昇していないと第４図端子２゜３．４に示す
ようにチャタリングを引き起こす。
るまで、上昇していないと第４図端子２゜３．４に示す
ようにチャタリングを引き起こす。
従って後続カウンター６′は、このチャタリング信号を
カウントしてしまう。これらを防ぐ為には、従来は、重
畳ノイズに対しては、第５図に示すように入力端子の前
に、抵抗Ｒ，コンデンサＣのＬＯＷ ＰＡ８８フィルタ
ーを入れて、このノイズを除去した９、又、緩い入力に
対しては第６図に示すように入力端子に入る前にヒステ
リシスゲート又は、ヒステリシスコンパレータを入れて
立上り立下がり時間を短くして急峻にする必要があうた
。
カウントしてしまう。これらを防ぐ為には、従来は、重
畳ノイズに対しては、第５図に示すように入力端子の前
に、抵抗Ｒ，コンデンサＣのＬＯＷ ＰＡ８８フィルタ
ーを入れて、このノイズを除去した９、又、緩い入力に
対しては第６図に示すように入力端子に入る前にヒステ
リシスゲート又は、ヒステリシスコンパレータを入れて
立上り立下がり時間を短くして急峻にする必要があうた
。
第５図で９．１０は、１．ＯＷ ＰＡ８８フィルター用
の抵抗とコンデンサー、第６図で１３はヒステリシスゲ
ート又ハヒステリシスコンパレータ、１１゜１２は、信
号入力端子その他の番号社第１図と同一である。このよ
うに従来は、外付は回路で対処していたので実装密度、
コストが問題であった。
の抵抗とコンデンサー、第６図で１３はヒステリシスゲ
ート又ハヒステリシスコンパレータ、１１゜１２は、信
号入力端子その他の番号社第１図と同一である。このよ
うに従来は、外付は回路で対処していたので実装密度、
コストが問題であった。
本発明の目的は重畳ノイズ及び緩入力信号の対策をモノ
リシ、りＩＣ内で極めて効果的に行うことのできるイン
ターフェイス回路を提供することにある。
リシ、りＩＣ内で極めて効果的に行うことのできるイン
ターフェイス回路を提供することにある。
本発明によれば第１のＩＬＬ）ランジスタの少くとも１
つのコレクタが第２のＩＩＬ）ランジスタのベースに接
続されてお９、第２のＩＩＬ）ランジスタの少なくとも
１つのエミッタ出力が第１のＩＩＬ）ランジスタのベー
スエミッタ間に接続された第１．第２のインピーダンス
素子の節点に帰還されておハ入力信号は第１のＩＩＬ）
ランジスタのベースへ第３のインピーダンス素子を通し
て加えられるインターフェース回路が得られる。
つのコレクタが第２のＩＩＬ）ランジスタのベースに接
続されてお９、第２のＩＩＬ）ランジスタの少なくとも
１つのエミッタ出力が第１のＩＩＬ）ランジスタのベー
スエミッタ間に接続された第１．第２のインピーダンス
素子の節点に帰還されておハ入力信号は第１のＩＩＬ）
ランジスタのベースへ第３のインピーダンス素子を通し
て加えられるインターフェース回路が得られる。
第７図により本発明を説明する。
Ｉ ＩＬ）ランジスタｑの第２フアンアウトのコレクタ
ー１５がＩＩＬ）ランジスタｑのベース−。
ー１５がＩＩＬ）ランジスタｑのベース−。
エミッタ間に挿入された抵抗８，１４の節点１５に正帰
還されている。第１図に各端子波形図を示す、。
還されている。第１図に各端子波形図を示す、。
まず入力端子１の入力信号がＬＯＷレベルの時、Ｑ、は
ＯＦＦでｑはＯＮであるので節点１５と１０間のインピ
ーダンスは、はとんど零である。抵抗？、８．１４の抵
抗値をＢｙ、 ’％＊ Ｒ＋”４で表わすと入力端子１
におけるスレ、シ、ルド電圧Ｖ′ｒＭｍは１次式％式％ ここでｖＴＨｘは、Ｑ４のスレ、シ、ルド電圧ｆある。
ＯＦＦでｑはＯＮであるので節点１５と１０間のインピ
ーダンスは、はとんど零である。抵抗？、８．１４の抵
抗値をＢｙ、 ’％＊ Ｒ＋”４で表わすと入力端子１
におけるスレ、シ、ルド電圧Ｖ′ｒＭｍは１次式％式％ ここでｖＴＨｘは、Ｑ４のスレ、シ、ルド電圧ｆある。
次に入力信号が徐々に上昇し端子２の電圧−ｄｔＶＴＩ
Ｉｇに達するとｑがＯＮＬ、始め節点３の電位は、下が
、？ Ｑａｌｌ ＯＦ Ｆ Ｌ始める。すると節点１５
とＯＮＤ間のインピーダンスが大きくなるので節点２の
電位は上昇し、Ｑｌに正帰還がかかる。ｑはより深くＯ
ＮＩ、Ｑ、はよｐ深（ＯＩｉ’ Ｐ Ｌ、この正帰還に
よシ最終的には、ｑは完全にＯＦＦとなる。この状態で
の入カスレ、シ、ルド電圧Ｖ１１′は１次のように表わ
される。
Ｉｇに達するとｑがＯＮＬ、始め節点３の電位は、下が
、？ Ｑａｌｌ ＯＦ Ｆ Ｌ始める。すると節点１５
とＯＮＤ間のインピーダンスが大きくなるので節点２の
電位は上昇し、Ｑｌに正帰還がかかる。ｑはより深くＯ
ＮＩ、Ｑ、はよｐ深（ＯＩｉ’ Ｐ Ｌ、この正帰還に
よシ最終的には、ｑは完全にＯＦＦとなる。この状態で
の入カスレ、シ、ルド電圧Ｖ１１′は１次のように表わ
される。
ＱｌがＯＦＦ、Ｑ、がＯＮの状態の時のスレ、シ、ルド
電圧ＶＴＨＩとの差電圧Δ■ＴＨ１は１次のようになる
。
電圧ＶＴＨＩとの差電圧Δ■ＴＨ１は１次のようになる
。
ΔＶｒｍｔ ＝ ＶＴＨＩ −ＶＴＩ［１／
３）Ｒｓ４＜Ｒｓ に選べば４）式は、近似
的に次のようになる。 １ 上記ヒステリシス巾ΔＶ？Ｈ１を入力信号に重畳するノ
イズ電圧よりも大きく選べば従来のようにスレッショル
ド電圧付近のノイズにより出力がバタつくことは無い。
３）Ｒｓ４＜Ｒｓ に選べば４）式は、近似
的に次のようになる。 １ 上記ヒステリシス巾ΔＶ？Ｈ１を入力信号に重畳するノ
イズ電圧よりも大きく選べば従来のようにスレッショル
ド電圧付近のノイズにより出力がバタつくことは無い。
第９図は、端子ｌの入力電圧貞をＸ軸に１節点４電圧を
Ｙ軸にと９表わした本発明の入出力特性である。
Ｙ軸にと９表わした本発明の入出力特性である。
緩やかな立上り立下り入力信号に対しても本発明によシ
前述したＧＮＤ配線インピーダゾス等による負帰還電位
より大きなヒステリシス巾Δ■■を与えれば従来のよう
なスレ、シ、ルド電圧付近のチャタリング社無くなる。
前述したＧＮＤ配線インピーダゾス等による負帰還電位
より大きなヒステリシス巾Δ■■を与えれば従来のよう
なスレ、シ、ルド電圧付近のチャタリング社無くなる。
又、スレッシ曹ルド電圧近辺では、 Ｑｌ、Ｑ、の正帰
還フレーズにより利得は、無限大となるので緩やかな立
上り、立下り入力信号は、完全に整形されて後段カウン
ターにとって望ましい急峻な立上り、立下りをもうた方
形波となる。このようにして従来必要とされていた外付
けＣＲ回路、ヒステリシスゲート又はヒステリシスコン
パレータ祉不要となったので回路実装密度コスト共に有
利になった。又、 ＩＩＬマルチコレクタ出力の１つか
ら前段の入力に配線を戻すだけなのでＩｃのチア１面積
の増大は極少である。
還フレーズにより利得は、無限大となるので緩やかな立
上り、立下り入力信号は、完全に整形されて後段カウン
ターにとって望ましい急峻な立上り、立下りをもうた方
形波となる。このようにして従来必要とされていた外付
けＣＲ回路、ヒステリシスゲート又はヒステリシスコン
パレータ祉不要となったので回路実装密度コスト共に有
利になった。又、 ＩＩＬマルチコレクタ出力の１つか
ら前段の入力に配線を戻すだけなのでＩｃのチア１面積
の増大は極少である。
本発明の説明ではＱ、はＩＬＬとしたがもちろんこれは
１通常の順方向トランジスタでも構わない。 □
１通常の順方向トランジスタでも構わない。 □
第１図は従来のＩＩＬインターフェース回路を示す図、
第２図は第１図の従来回路の端子節点波形を示す図、第
３図は、入力信号にノイズが重畳した鳩舎の従来回路の
各端子節点波形を示す図、“第４図は、立上り、立下り
が極めて緩かな入力信号に対する従来回路の各端子波形
を示す図、第５図はＬＯＷ ＰＡ８８フィルターを付け
た従来回路を示す図、第６図はヒステリシスゲート又は
、ヒステリシスコンパレータを付けた従来回路を示す図
、第７図は本発明のヒステリシスインターフェース回路
を示す図、第８図は入力信号にノイズが重畳した場谷の
本発明回路の各端子節点波形を示す図。 第９図は、本発明回路の入出力特性を示す図である。 Ｑ、 、 Ｑｅ・・・・・・ＩＩＬトランジスタ。 酩 １ 図 笑 ２図 爲 、３ 図 篤 ４ 図 ｚ Ｓ 図 篤 １５ 回 ｚ ７ 図
第２図は第１図の従来回路の端子節点波形を示す図、第
３図は、入力信号にノイズが重畳した鳩舎の従来回路の
各端子節点波形を示す図、“第４図は、立上り、立下り
が極めて緩かな入力信号に対する従来回路の各端子波形
を示す図、第５図はＬＯＷ ＰＡ８８フィルターを付け
た従来回路を示す図、第６図はヒステリシスゲート又は
、ヒステリシスコンパレータを付けた従来回路を示す図
、第７図は本発明のヒステリシスインターフェース回路
を示す図、第８図は入力信号にノイズが重畳した場谷の
本発明回路の各端子節点波形を示す図。 第９図は、本発明回路の入出力特性を示す図である。 Ｑ、 、 Ｑｅ・・・・・・ＩＩＬトランジスタ。 酩 １ 図 笑 ２図 爲 、３ 図 篤 ４ 図 ｚ Ｓ 図 篤 １５ 回 ｚ ７ 図
Claims (1)
- 第１のＩＩＬ）ランジスタの少くとも１つのコレクタが
第２のＩＩＬ）ランジスタのベースに接続され、第２の
ＩＩＬ）ランジスタの少なくとも１つのエミ、り出力が
第１のＩＩＬ）ランジスタのベース・二ｚツタ間に接続
され先筒１．第２のインピーダンス素子の節点に帰還さ
れてお汎入力信号は第１のＩＩＬ）ランビスタのベース
へ第３のインピーダンス素子を通して加えられるように
した事を特徴とするインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147398A JPS5848523A (ja) | 1981-09-18 | 1981-09-18 | インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147398A JPS5848523A (ja) | 1981-09-18 | 1981-09-18 | インタ−フエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848523A true JPS5848523A (ja) | 1983-03-22 |
| JPH0330323B2 JPH0330323B2 (ja) | 1991-04-30 |
Family
ID=15429372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147398A Granted JPS5848523A (ja) | 1981-09-18 | 1981-09-18 | インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848523A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975158B2 (en) | 2003-02-17 | 2005-12-13 | Yamaha Corporation | Noise canceling circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51138375A (en) * | 1975-05-12 | 1976-11-29 | Itt | Monolithic integrated threshold switching circuit |
-
1981
- 1981-09-18 JP JP56147398A patent/JPS5848523A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51138375A (en) * | 1975-05-12 | 1976-11-29 | Itt | Monolithic integrated threshold switching circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975158B2 (en) | 2003-02-17 | 2005-12-13 | Yamaha Corporation | Noise canceling circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330323B2 (ja) | 1991-04-30 |
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