JPS58184618A - 誘導負荷スイツチング制御回路 - Google Patents
誘導負荷スイツチング制御回路Info
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- JPS58184618A JPS58184618A JP58043293A JP4329383A JPS58184618A JP S58184618 A JPS58184618 A JP S58184618A JP 58043293 A JP58043293 A JP 58043293A JP 4329383 A JP4329383 A JP 4329383A JP S58184618 A JPS58184618 A JP S58184618A
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- circuit element
- transistors
- semiconductor
- terminal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
- H03K17/667—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor using complementary bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
Landscapes
- Electronic Switches (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は誘導負荷スイッチング制御回路、特にＢ１１ｋ
で作動するプッシュプル・トランジスタ出力段を備え、
リレー、ソレノイド、モータ等を直流で駆動するのに使
用するモノリシック集積回路に好適な誘導負荷スイッチ
ング制御回路に関するものである。畿も簡単な形式のＢ
級作動プッシュプル・トランジスタ出力段は１［諒電圧
尭生器の両端子間でエミッタおよびコレクタを直列接続
した１対のｐＩＪｍ）ランジスタで構成される。負荷は
出力段の出力端子を＊成する２個のトランジスタ間の結
線に接続する。２個のトランジスタはそのベース端子を
介して反対位相で交互に導通状態に駆動され、負荷にお
いて１反対の磁宋が生じる。
で作動するプッシュプル・トランジスタ出力段を備え、
リレー、ソレノイド、モータ等を直流で駆動するのに使
用するモノリシック集積回路に好適な誘導負荷スイッチ
ング制御回路に関するものである。畿も簡単な形式のＢ
級作動プッシュプル・トランジスタ出力段は１［諒電圧
尭生器の両端子間でエミッタおよびコレクタを直列接続
した１対のｐＩＪｍ）ランジスタで構成される。負荷は
出力段の出力端子を＊成する２個のトランジスタ間の結
線に接続する。２個のトランジスタはそのベース端子を
介して反対位相で交互に導通状態に駆動され、負荷にお
いて１反対の磁宋が生じる。
しかしこれらトランジスタのスイッチングは同時には起
らず、特にトランジスタが飽和状類で導通している場合
無視できない持続時間を有する過渡状態が生じる。しか
しこれらトランジスタが単に反対位相において制御され
る場合には、これらトランジスタが出力段のスイッチン
グに当り同時に導通するのを防止することができない。
らず、特にトランジスタが飽和状類で導通している場合
無視できない持続時間を有する過渡状態が生じる。しか
しこれらトランジスタが単に反対位相において制御され
る場合には、これらトランジスタが出力段のスイッチン
グに当り同時に導通するのを防止することができない。
一般にこれら２個のトランジスタの同時導通によって出
力段自体の電力消費の不所望な増大が起る。しかし出力
段に誘導負荷を接続した場合、負荷を流れる電流の変化
によって誘起される逆起電力により遮断状部におけるト
ランジスタのコレクタ・エミッタ電圧が急激に増大する
が、このトランジスタは依然導通状部にあり、従ってこ
のトランジスタにおける電力消費が最大となってこのト
ランジスタが損傷を受ける。
力段自体の電力消費の不所望な増大が起る。しかし出力
段に誘導負荷を接続した場合、負荷を流れる電流の変化
によって誘起される逆起電力により遮断状部におけるト
ランジスタのコレクタ・エミッタ電圧が急激に増大する
が、このトランジスタは依然導通状部にあり、従ってこ
のトランジスタにおける電力消費が最大となってこのト
ランジスタが損傷を受ける。
かかる理由のため誘導負荷スイッチングＩｌｌ ｍ Ｌ
ｍ路における最終プッシュプル股のトランジスタがスイ
ッチングの際同時に導通するのを防止する必要がある。
ｍ路における最終プッシュプル股のトランジスタがスイ
ッチングの際同時に導通するのを防止する必要がある。
この問題を解決する最も簡単な方法は、既知の如く、プ
ッシュプル出力段を有する誘導負荷スイッチング制御回
路において遮断状態の最終トランジスタに対する導通状
態へのスイッチング制御を導通状態のトランジスタに対
する遮断状部へのスイッチング制御に対し適当に１１延
する方法である。
ッシュプル出力段を有する誘導負荷スイッチング制御回
路において遮断状態の最終トランジスタに対する導通状
態へのスイッチング制御を導通状態のトランジスタに対
する遮断状部へのスイッチング制御に対し適当に１１延
する方法である。
第１図はモノリシック集積回路の形態の既知の誘導負荷
スイッチング制御回路を示す。このスイッチング制御回
路は電源電圧発生器の２個の端子十ＶＣＣおよび−ｖＣ
Ｃの間にプッシュプル接続した２個のバイポーラトラン
ジスタ即ちｐ−ｎ−ｐ）ランジスタＴ０およびｎ−ｐ−
ｎ）ランジスタＴ。
スイッチング制御回路を示す。このスイッチング制御回
路は電源電圧発生器の２個の端子十ＶＣＣおよび−ｖＣ
Ｃの間にプッシュプル接続した２個のバイポーラトラン
ジスタ即ちｐ−ｎ−ｐ）ランジスタＴ０およびｎ−ｐ−
ｎ）ランジスタＴ。
を備え、これらトランジスタのエミッタは電源電圧発生
−の上記両端子にｌｉｊ！続し、これらトランジスタを
互に接続してスイッチング制御回路の出力端子を構成す
る。
−の上記両端子にｌｉｊ！続し、これらトランジスタを
互に接続してスイッチング制御回路の出力端子を構成す
る。
トランジスタＴ□およびＴ、のベースは適当なバイアス
］用路Ｐ０およびＰ、を介して２佃の比較器Ａ０および
ム、の出力端子にそれぞれ接続する。比較器ム、の反転
入力端子および比較器Ａ０の非反転入力端子を互に接続
してスイッチング制御回路の入力端子を＃ｌ成し、この
入力端子をスイッチング信号＃ＳＷに接続する。比較ｉ
１１＃Ａ、の反転入カ端子を第１定電圧発生器ｖＴＨの
正熾子に接続し、第１定電圧発生器の負端子を比較器Ａ
、の非反転入力端子に接続する。虹に比較器Ａ、の非反
転入力端子は電位−ｙｃｃに対して正である第２定電圧
発生” ｖＲＥＦを介して電位−ｙｃｃに結合する０人
力信号亀田は、−ＶＣＣにつきｖＲＥＦより低い最小レ
ベルおよびｖＲＥＦ＋ｖＴＨより大きい最大レベルを有
する。ＶＴＲより低い値からｖＲＥＦ＋ｖＴＨより大き
い値への入力電圧遷移によって、出力段のスイッチング
が決まる。
］用路Ｐ０およびＰ、を介して２佃の比較器Ａ０および
ム、の出力端子にそれぞれ接続する。比較器ム、の反転
入力端子および比較器Ａ０の非反転入力端子を互に接続
してスイッチング制御回路の入力端子を＃ｌ成し、この
入力端子をスイッチング信号＃ＳＷに接続する。比較ｉ
１１＃Ａ、の反転入カ端子を第１定電圧発生器ｖＴＨの
正熾子に接続し、第１定電圧発生器の負端子を比較器Ａ
、の非反転入力端子に接続する。虹に比較器Ａ、の非反
転入力端子は電位−ｙｃｃに対して正である第２定電圧
発生” ｖＲＥＦを介して電位−ｙｃｃに結合する０人
力信号亀田は、−ＶＣＣにつきｖＲＥＦより低い最小レ
ベルおよびｖＲＥＦ＋ｖＴＨより大きい最大レベルを有
する。ＶＴＲより低い値からｖＲＥＦ＋ｖＴＨより大き
い値への入力電圧遷移によって、出力段のスイッチング
が決まる。
入力信号レベルがｖＲＥＦより低い場合、トランジスタ
Ｔ□は遮断され、トランジスタＴ、は導通ずる。入力信
号レベルがｖＲＥＦ＋■ＴＨより大きい場合、トランジ
スタＴ０が導通し、トランジスタＴ。
Ｔ□は遮断され、トランジスタＴ、は導通ずる。入力信
号レベルがｖＲＥＦ＋■ＴＨより大きい場合、トランジ
スタＴ０が導通し、トランジスタＴ。
は遮断される。、入力信号の値がｖＲＥＦおよびｖＲＥ
Ｆ＋ＶＴＨの間にある場合には出力段の両トランジスタ
Ｔ およびＴ が遮断され、従ってｖＴＨの籠をスＩ
ＩＩ ：・ｌ′ｌ、・ イツチング信号の時間的変化の開数として適当に選択す
ることにより、トランジスタＴ０およびＴ。
Ｆ＋ＶＴＨの間にある場合には出力段の両トランジスタ
Ｔ およびＴ が遮断され、従ってｖＴＨの籠をスＩ
ＩＩ ：・ｌ′ｌ、・ イツチング信号の時間的変化の開数として適当に選択す
ることにより、トランジスタＴ０およびＴ。
が同時に導通するのを阻止することができるか、または
その持続時間を制御してすべての破壊作用を防止するこ
とができる。
その持続時間を制御してすべての破壊作用を防止するこ
とができる。
モノリシック集積囲路の形態のスイッチング制御回路に
よればプッシュプルトランジスタ出力段を有するスイッ
チング制御回路が同時に導通する可能性の問題が効果的
に解決されるが、この目的のため２個の比較器の如き比
較的偵雑な回路を使用するので、集積領域の点で高価と
なる。
よればプッシュプルトランジスタ出力段を有するスイッ
チング制御回路が同時に導通する可能性の問題が効果的
に解決されるが、この目的のため２個の比較器の如き比
較的偵雑な回路を使用するので、集積領域の点で高価と
なる。
本発明の目的は、既知の誘導負荷スイッチング制御回路
に比べ遥に経済的なり級ブツシュプルトランジスタ出力
段を備えるモノリシック集積回路の形態の誘導負荷スイ
ッチング制御回路を提供するにある。
に比べ遥に経済的なり級ブツシュプルトランジスタ出力
段を備えるモノリシック集積回路の形態の誘導負荷スイ
ッチング制御回路を提供するにある。
かかる目的を達成するため本発明の誘導負荷スイッチン
グ制御回路は、第１および第２半導体回路票子の制御端
子に結合されかつ制御装置に結合される電荷を抽出する
第８半導体回路素子およびノｉ 第４半導体回路素子を備え、第２半導体回路素子および
第１半導体回路素子をそれぞれ導通させる場合制御装置
に、より第８牛導体回路素子を含む第１電荷抽出回路お
よび第４半導体回路累子を含む第２電荷抽出回路の動作
を制御し；第１電荷抽出回路を、第２半導体回路素子の
導通期間以上の持続時間を有する所定期間にわたり作動
させ；第２電荷抽出回路を、第１半導体回路素子の導通
期間以上の持続時間を有する所定期間にわたり作動させ
るよう構成したことを特徴とする。
グ制御回路は、第１および第２半導体回路票子の制御端
子に結合されかつ制御装置に結合される電荷を抽出する
第８半導体回路素子およびノｉ 第４半導体回路素子を備え、第２半導体回路素子および
第１半導体回路素子をそれぞれ導通させる場合制御装置
に、より第８牛導体回路素子を含む第１電荷抽出回路お
よび第４半導体回路累子を含む第２電荷抽出回路の動作
を制御し；第１電荷抽出回路を、第２半導体回路素子の
導通期間以上の持続時間を有する所定期間にわたり作動
させ；第２電荷抽出回路を、第１半導体回路素子の導通
期間以上の持続時間を有する所定期間にわたり作動させ
るよう構成したことを特徴とする。
次に本発明のスイッチング制御回路の実施例を第２図に
つき説明する。なお１．第２図におし）で第１図におけ
る費累と対応する要素は同じ記号で示す。
つき説明する。なお１．第２図におし）で第１図におけ
る費累と対応する要素は同じ記号で示す。
第２図の実施例は２個の／くイボーラトランジスタ即チ
ｐ −ｎ −ｐ ）ランジスタテ工およびｎ−ｐ−ｎト
ランジスタＴ、を有する最終段を備え、これらトランジ
スタは互に接続してスイッチング制御回路の出力端子を
構成するようにする。トランジスタＴ０のエミッタおよ
びトランジスタＴ、のエミッタは電源電圧発生器の第１
熾子＋■ＣＣおよび第２端子−ｖＣＣにそれぞれ接続す
る。トランジスタＴ０のベースはｐ−ｎ−ｐ形ノくイボ
ーラトランジスタＴ のコレクタに接続し、トランジス
タＴ、のベースはｎ−ｐ−ｎ形バイポーラトランジスタ
Ｔ。
ｐ −ｎ −ｐ ）ランジスタテ工およびｎ−ｐ−ｎト
ランジスタＴ、を有する最終段を備え、これらトランジ
スタは互に接続してスイッチング制御回路の出力端子を
構成するようにする。トランジスタＴ０のエミッタおよ
びトランジスタＴ、のエミッタは電源電圧発生器の第１
熾子＋■ＣＣおよび第２端子−ｖＣＣにそれぞれ接続す
る。トランジスタＴ０のベースはｐ−ｎ−ｐ形ノくイボ
ーラトランジスタＴ のコレクタに接続し、トランジス
タＴ、のベースはｎ−ｐ−ｎ形バイポーラトランジスタ
Ｔ。
のコレクタに接続する。トランジスタＴ、のエミッタは
電源端子＋ｖＣＣにｉｌ’Ｈし、トランジスタＴ。
電源端子＋ｖＣＣにｉｌ’Ｈし、トランジスタＴ。
のニオツタは電源端子−ＶＣＣに接続する。トランジス
タＴ のベースおよびトランジスタＴ、のベースはｎ−
ｐ−ｎ形バイポーラトランジスタＴ１４のコレクタおよ
びエミッタにそれぞれ接続する。トランジスタＴ のベ
ースおよびトランジスタＴ２のヘ−スはｎ−ｐ−ｎ形バ
イポーラトランジスタＴ２８のコレクタおよびエミッタ
にそれぞれ接続する。
タＴ のベースおよびトランジスタＴ、のベースはｎ−
ｐ−ｎ形バイポーラトランジスタＴ１４のコレクタおよ
びエミッタにそれぞれ接続する。トランジスタＴ のベ
ースおよびトランジスタＴ２のヘ−スはｎ−ｐ−ｎ形バ
イポーラトランジスタＴ２８のコレクタおよびエミッタ
にそれぞれ接続する。
また本例のスイッチング制御（ロ）路は２個のｐ−ｎ−
ｐ形トランジスタＴ およびＴｏ、で構成した１ 差動回路を備え、これらトランジスタのエミッタは直流
電流発生器ムを介して＊ｍ端子＋ｙｃｃに接続する。ト
ランジスタＴ１１のコレクタおよびトランジスタＴ１２
のコレクタはそれぞれ抵抗Ｒ１１およびＲＩｓを介して
電源端子−ＶＣＣに接続する。トランジスタＴ０．のベ
ースおよびトランジスタＴ、８のベースはそれぞれトラ
ンジスタＴ１□のコレクタおよびトランジスタＴ□、の
コレクタに締杆する。トランジスタＴ のベースは抵抗
Ｒ０を介して電源２ 端子＋ｖＣＣに接続し、かつ抵抗Ｒ３を介して電源端子
−ｖｃｃに接続する。トランジスタＴ１１のペースはス
イッチング信号源ＳＷに接続する。
ｐ形トランジスタＴ およびＴｏ、で構成した１ 差動回路を備え、これらトランジスタのエミッタは直流
電流発生器ムを介して＊ｍ端子＋ｙｃｃに接続する。ト
ランジスタＴ１１のコレクタおよびトランジスタＴ１２
のコレクタはそれぞれ抵抗Ｒ１１およびＲＩｓを介して
電源端子−ＶＣＣに接続する。トランジスタＴ０．のベ
ースおよびトランジスタＴ、８のベースはそれぞれトラ
ンジスタＴ１□のコレクタおよびトランジスタＴ□、の
コレクタに締杆する。トランジスタＴ のベースは抵抗
Ｒ０を介して電源２ 端子＋ｖＣＣに接続し、かつ抵抗Ｒ３を介して電源端子
−ｖｃｃに接続する。トランジスタＴ１１のペースはス
イッチング信号源ＳＷに接続する。
第２図に示した回路の作動につき、トランジスタＴ１１
およびＴ１１を含む差動回路のパラメータを適切に選定
して、スイッチング信号源ＳＷによって発生しトランジ
スタＴ１１のベースに供給されるスイッチング信号によ
りトランジスタＴ１１およびＴｉＩ４が交互に導通する
ようにする。
およびＴ１１を含む差動回路のパラメータを適切に選定
して、スイッチング信号源ＳＷによって発生しトランジ
スタＴ１１のベースに供給されるスイッチング信号によ
りトランジスタＴ１１およびＴｉＩ４が交互に導通する
ようにする。
その結果トランジスタＴ およびＴｏも交互に４
導通し、従ってトランジスタＴ１４およびＴｉ８は最終
段のトランジスタＴ およびＴ、並にこれに接続したス
イッチングトランジスタＴ およびＴ４を入力信号の関
数として駆動する。
段のトランジスタＴ およびＴ、並にこれに接続したス
イッチングトランジスタＴ およびＴ４を入力信号の関
数として駆動する。
トランジスタＴ８およびＴ、＋４−通して飽和状絆とな
る。しかしトランジスタＴ およびＴ、８はそ４ の作動領域の能動領域において導通するかまたは能勢領
域の限界において導通して飽和状部となり、その理由は
これらトランジスタのスイッチング過渡伏動の持続時間
が無視できる程度に小さいからである。、 トランジスタＴ□、が導通状態にありかつトランジスタ
Ｔ０が遮断状態にあると仮定すると、トランジスタＴ０
およびＴ４は導通して飽和状類となり、かつトランジス
タＴ、およびＴ、は遮断される。
る。しかしトランジスタＴ およびＴ、８はそ４ の作動領域の能動領域において導通するかまたは能勢領
域の限界において導通して飽和状部となり、その理由は
これらトランジスタのスイッチング過渡伏動の持続時間
が無視できる程度に小さいからである。、 トランジスタＴ□、が導通状態にありかつトランジスタ
Ｔ０が遮断状態にあると仮定すると、トランジスタＴ０
およびＴ４は導通して飽和状類となり、かつトランジス
タＴ、およびＴ、は遮断される。
トランジスタＴ１４およびＴ、８のスイッチングはスイ
ッチング信号ＡＳＷによって発生するスイッチング信号
によって決まり、従ってトランジスタＴ、 、 Ｔ、
、 Ｔ、 、 Ｔ、のスイッチングもスイッチング信号
によって決まる。
ッチング信号ＡＳＷによって発生するスイッチング信号
によって決まり、従ってトランジスタＴ、 、 Ｔ、
、 Ｔ、 、 Ｔ、のスイッチングもスイッチング信号
によって決まる。
トランジスタＴ８は無視できる都延時間後に導通して飽
和状類となる。このトランジスタＴ、はトランジスタＴ
０のペースから電荷を抽出して、る。しかしトランジス
タＴ、はまず飽和状態において導通を継続し、次いでそ
のペースに蓄槽された電荷が無くなるまで準飽和状態に
おいて導通を継続する。この過渡状態に当りトランジス
タＴ はトランジスタＴ０のエミッタ電流を吸取し続け
、従ってトランジスタＴ、の導通が阻止される。従って
トランジスタＴ、のスイッチングはトランジスタＴ、の
飽和状態によって決まる遅延時間の後に行われることと
なる。
和状類となる。このトランジスタＴ、はトランジスタＴ
０のペースから電荷を抽出して、る。しかしトランジス
タＴ、はまず飽和状態において導通を継続し、次いでそ
のペースに蓄槽された電荷が無くなるまで準飽和状態に
おいて導通を継続する。この過渡状態に当りトランジス
タＴ はトランジスタＴ０のエミッタ電流を吸取し続け
、従ってトランジスタＴ、の導通が阻止される。従って
トランジスタＴ、のスイッチングはトランジスタＴ、の
飽和状態によって決まる遅延時間の後に行われることと
なる。
トランジスタＴ０の遮断を一層迅速ならしめかつトラン
ジスタＴ、の導通を遅延させることにより、トランジス
タＴ８およびＴ４によってトランジスタＴ およびＴ、
が同時に導通するのを防止することができるか、または
その持続時間をスイッチング制御回路を損傷するおそれ
がない範囲に制限することができる。
ジスタＴ、の導通を遅延させることにより、トランジス
タＴ８およびＴ４によってトランジスタＴ およびＴ、
が同時に導通するのを防止することができるか、または
その持続時間をスイッチング制御回路を損傷するおそれ
がない範囲に制限することができる。
反対のスイッチング状部における本例の制御回路の動作
は上述した所と同様である。トランジスタＴ、によりト
ランジスタＴ、の遮断が迅速化される一層、トランジス
タＴ８によりトランジスタＴ□の導通が遅延されるので
トランジスタＴ０およびＴ、の同時導通による損傷作用
が防止される。
は上述した所と同様である。トランジスタＴ、によりト
ランジスタＴ、の遮断が迅速化される一層、トランジス
タＴ８によりトランジスタＴ□の導通が遅延されるので
トランジスタＴ０およびＴ、の同時導通による損傷作用
が防止される。
実際上、出力である最終段トランジスタＴ０のベース電
流がトランジスタＴ１．を介してトランジスタＴ４の入
カベース電ｔ＆（トランジスタＴ□、の無視できるベー
スｖＩｉ流より小さい）として再循環し、かつトランジ
スタＴ、の入力ベース電流がトランジスタＴ を介して
トランジスタＴ８の出力８ ペース電流（トランジスタＴ！８の無視でキルペース電
流）としてＦ）循環するので、トランジスタＴ８および
Ｔ、によってスイッチング制御回路の電流消費が増大す
ることはない。更に、トランジスタＴ８およびＴ、のコ
レクタ電流は、遮断過渡状態に当りトランジスタＴ お
よびＴ２のベースから抽出した１１＃Ｊによる電流に制
限される。本発明の誘導負荷スイッチング制御回路は既
知の集積回路技術を用いてモノリシック半導体ブロック
に集積［［＝ｉｌ路として構成するのに特に好適である
。
流がトランジスタＴ１．を介してトランジスタＴ４の入
カベース電ｔ＆（トランジスタＴ□、の無視できるベー
スｖＩｉ流より小さい）として再循環し、かつトランジ
スタＴ、の入力ベース電流がトランジスタＴ を介して
トランジスタＴ８の出力８ ペース電流（トランジスタＴ！８の無視でキルペース電
流）としてＦ）循環するので、トランジスタＴ８および
Ｔ、によってスイッチング制御回路の電流消費が増大す
ることはない。更に、トランジスタＴ８およびＴ、のコ
レクタ電流は、遮断過渡状態に当りトランジスタＴ お
よびＴ２のベースから抽出した１１＃Ｊによる電流に制
限される。本発明の誘導負荷スイッチング制御回路は既
知の集積回路技術を用いてモノリシック半導体ブロック
に集積［［＝ｉｌ路として構成するのに特に好適である
。
本発明の主要構成賛素であるトランジスタＴ８およびＴ
４は通常のバイポーラトランジスタであり、その集積回
路化構成は製造過程が簡単でありかつ占有面積が小さい
ため実際上著しく安価になる。従って本発明のスイッチ
ング制御回路が従来のものに比べ紅済的に有利であるこ
とは明白である。
４は通常のバイポーラトランジスタであり、その集積回
路化構成は製造過程が簡単でありかつ占有面積が小さい
ため実際上著しく安価になる。従って本発明のスイッチ
ング制御回路が従来のものに比べ紅済的に有利であるこ
とは明白である。
以上本発明を図示の実施例につき詳細に謄明したが、本
発明はかかる実施例に限定されず、本発明の範囲内で楠
々の変形が可能であることは明らかである。
発明はかかる実施例に限定されず、本発明の範囲内で楠
々の変形が可能であることは明らかである。
例えば、最終段のトランジスタは、当業者には明らかな
ように、より多くのトランジスタを含む噂価回路票子に
よってｒｉｔ換することができる。またトランジスタＴ
およびＴ１１を含む差動回路もよ１ り複雑なスイッチング回路によって置換することができ
る。また出力段は個々のトランジスタＴＩ４およびＴｏ
に代え電流ミラー回路を介して導出させることもできる
。
ように、より多くのトランジスタを含む噂価回路票子に
よってｒｉｔ換することができる。またトランジスタＴ
およびＴ１１を含む差動回路もよ１ り複雑なスイッチング回路によって置換することができ
る。また出力段は個々のトランジスタＴＩ４およびＴｏ
に代え電流ミラー回路を介して導出させることもできる
。
第１図は従来の誘導負荷スイッチング制＃回路・・ １
：； を示す回路図、 第２図は本発明の誘導負荷スイッチング制御回路の実施
例を示す回路図である。 Ｐ、 、 Ｐ、・・・バイアス回路 Ａよ・ムト・比較鮨 ＳＷ・スイッチング信号源 ｖＴＨ・・・第１定電圧発生器 ｖＲＥＶ・・・第２定電圧発生器 Ａ・・・直流電流発生器 Ｒ，Ｒ，Ｒ，Ｒ・抵抗 １ ８ １１ １１ソシエタ・ベル
・アチオニ
：； を示す回路図、 第２図は本発明の誘導負荷スイッチング制御回路の実施
例を示す回路図である。 Ｐ、 、 Ｐ、・・・バイアス回路 Ａよ・ムト・比較鮨 ＳＷ・スイッチング信号源 ｖＴＨ・・・第１定電圧発生器 ｖＲＥＶ・・・第２定電圧発生器 Ａ・・・直流電流発生器 Ｒ，Ｒ，Ｒ，Ｒ・抵抗 １ ８ １１ １１ソシエタ・ベル
・アチオニ
Claims (1)
- 【特許請求の範囲】 Ｉ ＷＬ源電電圧発生器２個の端子（十Ｖｃｃ・−Ｖｏ
ｃ）間に直列に接続され、第１および第２端子および制
御端子を有する第１半導体同賂素子（Ｔ１）および第２
半導体回路素子（Ｔ、）で構成したプッシュプル出力段
を備え、第１および第２半導体回路素子の制御端子を、
スイッチング信号源（ＳＷ）に接続した制御装置（Ｔ
、Ｔ 、Ｔ 、Ｔ ）を介１１ １ｆｉ
１４ ８Ｂして電流源（Ａ）に結合し
、制御装置によりスイッチング信号源からのスイッチン
グ信号のｌＩ４１数として第１および第２半導体回路素
子（Ｔ およびＴ、 ）を交互に導通させることができ
るモノリシック集積回路に好適な誘導資性スイッチング
制御回路において、 第１および第２半導体回路素子（Ｔ、およびＴ、 ）の
制御端子に結合されかつ制御装置１１ １１ １４
’ Ｔ０ｎ ）に結合される（Ｔ 、Ｔ
、Ｔ 電荷を一抽出する、＃！８半導体回路素子（Ｉ８）およ
び第４半導体回路素子（’ｒ、 ）を備え、第２半導体
回路素子（Ｔ、）お・よび第１半導体回路素子（Ｔｏ）
をそれぞれ導通させる場合制御１験置により第８半導体
回路素子（Ｉ８）を含む第１１１荷抽串回路および第４
半導体回路票子（Ｔ、）を含む第２１１１４抽出回路の
動作を制御し；第】電荷抽出回路（Ｉ８）を、第２半導
体回路素子（Ｔ、）υ導通期間以上の持続時間を有する
所定期間にわたり作動させ；第２電荷抽出回路（Ｔ、
を、第１半導体回路素子（Ｔｏ）の導通期ｎ１ｉｌｌ
上の持続時間を有する所定期間にわたり作動させるよう
構成したことを特徴とする誘導負荷スイッチング制御回
路。 東 第１電荷抽出回路（Ｉ８）を、第２半導体回路素子
（Ｉ２）の導通期間以上の持続時間を有する所定期間に
わたり作動させｉ＠２ｍ！荷抽出回路（Ｔ、）を、第１
半導体回路素子（Ｔｏ）の導通期間以下の持続時間を有
する所定期間にわたり作動させる特１ＦＦｎ求の範囲第
１項記載の誘導負荷スイッチング制御回路。 ＆ 第１および第２半導体回路素子（Ｔ、およびＴ、
）が反対導電形であり、第１半導体回路紫子（Ｔｏ）の
第１端子を電源電圧発生器の端子（＋ Ｖｃｃ ）に接
続し、第２半導体回路素子（Ｔ、）の第１端子を電源電
圧発生器の端子（−”ｉｃａ ）に接続し、第１および
栖２半導体回路累子の第２端子を互に接続して誘導負荷
スイッチング制御回路の出力端子を４１１１１或し、第
８および第４半導体回路素子（Ｔ、およびＴ４）がそれ
ぞれ第１および第２半導体回路素子（ＴおよびＴ、 ）
と同じ導電形であす、かつそれぞれ第１および第２指子
および制御端子を有し、第８半導体回路素（Ｔ８）の第
１および第２端子は１に＃！電圧発生器の第１の端子（
＋Ｖｃｃ）およ（び′１第′１半導体回路紫子（Ｔｏ）
の制御端子にそれぞれ接続し、第４半導体（ロ）路累子
（Ｔ、）の第１および第２端子はＩＩＩ源電圧電圧発生
器２端子（−ｙｃｃ）および第２半導体（ロ）路素子（
Ｔ、）の制御端子にそれぞれ！ＩＩＨし、第８および第
４半導体回路素子（Ｔ、およびＴ、 ）の制御端子は制
御＃＃置（Ｔ１□、Ｔｌｌ ＊ Ｔ１４１Ｔ２Ｂ ）に
結合し、第８および＄４半導体回路素子（Ｔ、およびＴ
、 ）が導通して飽和状幹になる特ＩＦＦ請求の範囲第
１または２項記載の誘導負荷スイッチング制御回路。 表 制御装置がｐ−ｎ−ｐ形第５および第６バイボーラ
トランジスタ（Ｔ およびＴ□、）を１ 備え、これら第６および第６トランジスタのコレクタは
適当な低流（ＲおよびＲｏ、）を１ 介して電源電圧発生器の第２端子（−ＶＣＯ）に接続し
、第５トランジスタのベースはスイッチング信号源（Ｓ
Ｗ）に接続し、第６トランジスタのベースは適当な抵抗
を介して電源電圧発生器の第「わよび第２端子に接続し
；更に制御装置がｎ−ｐ−ｎ形第７および第８バイポー
ラトランジスタ（ＴＩ４およびＴ、、）を備え、これら
第７および第８トランジスタのベースは第５および第６
トランジスタ（Ｔ、、およびＴｏ、）のコレクタにそれ
ぞれ接続し、第７トランジスタ（ＴＩ、 ）のコレクタ
およびエミッタは出力段の第１半導体回路素子（Ｔｏ）
の制御端子および第４半導体回路票子（Ｔ、）の制御端
子にそれぞれ接続し、第８トランジスタ（Ｔｇ８）のエ
ミッタおよびコレクタは串力段の第２半導体回路累子（
Ｔ、）の制御端子および第８半導体回路素子（Ｔ、）の
制御端子にそれぞれ接続し、電流源（Ａ）が直流電流発
生器であり、第５および第６トランジスタ（Ｔ および
Ｔ１１ ）のエミッタを直流亀１ 流発生器を介して電源電圧発生器の正端子（十Ｖｃｃ）
に接続する特１ＦＩ−請求の範囲第８項記載の誘導負荷
スイッチング制御回路。 ＆ 第１および第２半導体回路累子がトランジスタ（Ｔ
およびＴ、 ）である特許請求の範囲第１乃至４項中
のいずれか一項紀藪の誘導負荷スイッチング制御回路。 ＆ 第１および第２トランジスタ（Ｔ□およびＴ ）並
に第８および第４半導体回路素子（Ｔ８■ およびＴ ）がバイポーラトランジスタであす、これら
トランジスタの第１端子、制御端子および第２癩子がそ
れぞれエミ・ツタ、ベースおよびコレクタである特許請
求の範囲第６項記載の誘導負荷スイッチング制御回路。 フ 第１および第２トランジスタ（Ｔ、およびＴ ）並
に第８および第４半導体回路素子（Ｔａ２ およびＴ４）が電界幼果トランジスタであり、これらト
ランジスタの第１端子、制御端子および第２端子がそれ
ぞれソース、ゲートおよびドレインである特ｆｆｌｌ１
求の範囲第５項記載の誘導負荷スイッチング制御回路。 °＆ 出力段の第１半導体回路素子がｐ−ｎ−ｐ形バイ
ポーラトランジスタを備え、そのベースが餉１半導体回
絡素子自体の制御端子であす、ソのエミッタおよびコレ
クタは第１半導体回路素子に含まれる別のｎ−ｐ−ｎ杉
ノくイボ−ラトランジスタのコレクタおよびベースにそ
れぞれ接続し、このトランジスタのコレフタおよびエミ
ッタが第１！Ｐ導体回路素子自体の第１および第２端子
であり、出力段の第２半導体回路素子がｎ−ｐ−ｎ形バ
イポーラトランジスタを備え、そのベースが第２半導体
回路素子自体の制御端子であり、そのエミッタおよびコ
レクタを第ｇ字導体回路素子に含まれる別のｎ−ｐ−ｎ
形バイポーラトランジスタのベースおよびコレクタにそ
れぞれ接続し、このトランジスタのエミッタおよびコレ
クタが第２半導体回路素子自体の第１および第２端子で
ある特許請求の範囲第１乃至４項中のいずれか一項記載
の誘導負荷スイッチング制御回路。 ９、 第８および第４トランジスタ（Ｔ、およびＴ、
）の遮断過渡状部の持続時間が出力段の第１および第２
半導体回路素子（Ｔ およびＴ、 ｌの遮断過渡状部の
持続：１：、時間以上である特許請求の範囲第８乃至８
項中のいずれか一項記載の誘導負荷スイッチング制御回
路。 １α モノリシック半導体ブロックの形態に集積回路化
される特許請求の範囲第１乃至９項中のいずれか一項記
載の誘導負荷スイッチング制御伸１路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT20213A/82 | 1982-03-17 | ||
| IT20213/82A IT1218316B (it) | 1982-03-17 | 1982-03-17 | Circuito di comando in commutazione di carichi induttivi,integrabile monolicamente,comprendente uno stadio finalein push-pull |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58184618A true JPS58184618A (ja) | 1983-10-28 |
Family
ID=11164804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58043293A Pending JPS58184618A (ja) | 1982-03-17 | 1983-03-17 | 誘導負荷スイツチング制御回路 |
Country Status (7)
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| JP (1) | JPS58184618A (ja) |
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| FR (1) | FR2523785B1 (ja) |
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- 1983-03-17 JP JP58043293A patent/JPS58184618A/ja active Pending
Patent Citations (1)
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