JPS62161213A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62161213A JPS62161213A JP376186A JP376186A JPS62161213A JP S62161213 A JPS62161213 A JP S62161213A JP 376186 A JP376186 A JP 376186A JP 376186 A JP376186 A JP 376186A JP S62161213 A JPS62161213 A JP S62161213A
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- Japan
- Prior art keywords
- collector
- potential power
- transistor
- resistor
- sbd
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置いわゆるバイポーラディ
ジタルＩＣデバイスに関し、特にショットキクランプド
トランジスタを用いて、出力段に−２つのトランジスタ
からなるダーリントン回路を備えた半導体集積回路装置
の改良に関するものである。
ジタルＩＣデバイスに関し、特にショットキクランプド
トランジスタを用いて、出力段に−２つのトランジスタ
からなるダーリントン回路を備えた半導体集積回路装置
の改良に関するものである。
′従来、この種の半導体集積回路装置として、例えば′
８４ミ菱半導体データブックバイポーラディジタルＩＣ
（’ＬＳＴＴＬ＞編２−１５頁に示されたインバータ回
路を例にとって第２図を参照して説明する。第２図にお
いて、１は入力端子、２は出力端子、３は高電位電源用
端子、４は低電位電源用端子、５は入力用ショットキバ
リアダイオード（以下ＳＢＤと記す）、６は入力端子１
が「Ｌ」の時オフし、「Ｈ」の時オンする位相反転用シ
ョットキクランプドｎｐｎ トランジスタ（以下５ＢＤ
Ｔｒと記す）である。また、７は出力端子２が「Ｈ」の
時、′ｒＪＬ流をソースする（はき出すうダーリントン
回路の前段を構成する５ＢＤｎｐｎＴｒ、８は上記ダー
リントン回路の後段を構成するｎｐｎ ）ランジスタ（
以下ｎｐｎＴｒと記す）、９は５ＢＤＴｒ ６のエミッ
タで駆動される出力インバータ用５ＢＤＴｒ、１０はこ
の５ＢＤＴｒ ９がオンからオフする時に５ＢＤＴｒ
９のベース電荷を引き抜くだめの５ＢＤＴｒ。
８４ミ菱半導体データブックバイポーラディジタルＩＣ
（’ＬＳＴＴＬ＞編２−１５頁に示されたインバータ回
路を例にとって第２図を参照して説明する。第２図にお
いて、１は入力端子、２は出力端子、３は高電位電源用
端子、４は低電位電源用端子、５は入力用ショットキバ
リアダイオード（以下ＳＢＤと記す）、６は入力端子１
が「Ｌ」の時オフし、「Ｈ」の時オンする位相反転用シ
ョットキクランプドｎｐｎ トランジスタ（以下５ＢＤ
Ｔｒと記す）である。また、７は出力端子２が「Ｈ」の
時、′ｒＪＬ流をソースする（はき出すうダーリントン
回路の前段を構成する５ＢＤｎｐｎＴｒ、８は上記ダー
リントン回路の後段を構成するｎｐｎ ）ランジスタ（
以下ｎｐｎＴｒと記す）、９は５ＢＤＴｒ ６のエミッ
タで駆動される出力インバータ用５ＢＤＴｒ、１０はこ
の５ＢＤＴｒ ９がオンからオフする時に５ＢＤＴｒ
９のベース電荷を引き抜くだめの５ＢＤＴｒ。
１１〜１６は抵抗器である。
ここで、ＳＢＤ ５のカンードは入力端子１に接続され
、そのアノードは５ＢＤＴｒ ６のベースに接続されさ
らに抵抗器１１を介して高電位電源用端子３に接続され
ている。５ＢＤＴｒ ６のコレクタは５ＢＤＴｒ ７の
ベースに接続され、さらに抵抗器１２を介して高電位電
源用端子３に接続されている。
、そのアノードは５ＢＤＴｒ ６のベースに接続されさ
らに抵抗器１１を介して高電位電源用端子３に接続され
ている。５ＢＤＴｒ ６のコレクタは５ＢＤＴｒ ７の
ベースに接続され、さらに抵抗器１２を介して高電位電
源用端子３に接続されている。
また、５ＢＤＴｒ ７のコレクタはｎｐｎＴｒ ８のコ
レクタに接続され、さらに抵抗器１３を介して高電位電
源用端子３に接続されている。５ＢＤＴｒ ７のエミッ
タは５ＢＤＴｒ ８のベースに接続され、さらに抵抗器
１４を介して５ＢＤＴｒ ８のエミッタに接続されてい
る。５ＢＤＴｒ ９のエミッタは低電位電源用端子４に
接続され、そのベースは５ＢＤＴｒ ６のエミッタに接
続され、コレクタはｎｐｎＴｒ ８のエミッタに接続さ
れるとともに出力端子２に接続されている。さらに、５
ＢＤＴｒ １０のエミッタは低電位電源用端子４に接続
され、そのベースは抵抗器１５を介して５ＢＤＴｒ ９
のベースに接続され、コレクタは抵抗器１６を介して５
ＢＤＴｒ ９のベースに接続されている。
レクタに接続され、さらに抵抗器１３を介して高電位電
源用端子３に接続されている。５ＢＤＴｒ ７のエミッ
タは５ＢＤＴｒ ８のベースに接続され、さらに抵抗器
１４を介して５ＢＤＴｒ ８のエミッタに接続されてい
る。５ＢＤＴｒ ９のエミッタは低電位電源用端子４に
接続され、そのベースは５ＢＤＴｒ ６のエミッタに接
続され、コレクタはｎｐｎＴｒ ８のエミッタに接続さ
れるとともに出力端子２に接続されている。さらに、５
ＢＤＴｒ １０のエミッタは低電位電源用端子４に接続
され、そのベースは抵抗器１５を介して５ＢＤＴｒ ９
のベースに接続され、コレクタは抵抗器１６を介して５
ＢＤＴｒ ９のベースに接続されている。
次に上記回路の動作について説明する。入力端子１に「
Ｈ」レベルの信号が印加されている時、５ＢＤＴｒ ７
及びｎｐｎＴｒ ８はオフ、５ＢＤＴｒ ６ 。
Ｈ」レベルの信号が印加されている時、５ＢＤＴｒ ７
及びｎｐｎＴｒ ８はオフ、５ＢＤＴｒ ６ 。
９．１０はオンとなり、出力端子２はｒＬＪレベルとな
る。また、入力端子１に「Ｌ」レベルの信号が印加され
ている時は、５ＢＤＴｒ ７及びｎｐｎ’ｒｒ８はオン
、５ＢＤＴｒ６．９．１０はオフとなシ、出力端子２は
「Ｈ」レベルとなる。（ただし、 ｎｐｎＴｒ８がオン
するに十分な電流が出力端子２から流出しているものと
する）。この時の出力端子２の電圧ＶＯＷは、抵抗器１
２での電圧降下を無視すれば Ｖｏｗ＝Ｖｃｃ Ｖｓｇ（ｔｒｙ） Ｖｍｇ（ｙ
ｒｇ） （１）で与えられる。ここで、ＶＣＣは
高電位電源電圧値、ｖ■はｎｐｎ ）ランジスタフ、８
のベース・エミッタ順方向電圧降下である。
る。また、入力端子１に「Ｌ」レベルの信号が印加され
ている時は、５ＢＤＴｒ ７及びｎｐｎ’ｒｒ８はオン
、５ＢＤＴｒ６．９．１０はオフとなシ、出力端子２は
「Ｈ」レベルとなる。（ただし、 ｎｐｎＴｒ８がオン
するに十分な電流が出力端子２から流出しているものと
する）。この時の出力端子２の電圧ＶＯＷは、抵抗器１
２での電圧降下を無視すれば Ｖｏｗ＝Ｖｃｃ Ｖｓｇ（ｔｒｙ） Ｖｍｇ（ｙ
ｒｇ） （１）で与えられる。ここで、ＶＣＣは
高電位電源電圧値、ｖ■はｎｐｎ ）ランジスタフ、８
のベース・エミッタ順方向電圧降下である。
従来の半導体集積回路装置は以上のように構成されてい
るので、スイッチング速度が高速で、しかも消費′底力
が少ないなどのすぐれた利点を有しているが、出力端子
がｒＨＪレベルの時、出力ダーリントン回路を構成する
２つのトランジスタＴ。
るので、スイッチング速度が高速で、しかも消費′底力
が少ないなどのすぐれた利点を有しているが、出力端子
がｒＨＪレベルの時、出力ダーリントン回路を構成する
２つのトランジスタＴ。
８がともにオンしている場合には出力端子電圧が高電位
′電源電圧よりもほぼ２ｖ、８分低い値となってしまう
という欠点があった。
′電源電圧よりもほぼ２ｖ、８分低い値となってしまう
という欠点があった。
本発明は上記のような問題点を解消するためになされた
もので、出力端子の「Ｈ」レベル電圧が従来よりもＶｍ
ｇ分高い半導体集積回路装置をイ０ることを目的とする
。
もので、出力端子の「Ｈ」レベル電圧が従来よりもＶｍ
ｇ分高い半導体集積回路装置をイ０ることを目的とする
。
本発明に係る半導体集積回路装置は、出力段に２つのト
ランジスタからなるダーリントン回路を備えた半導体集
積回路装置において、エミッタを低電位電源に接続し、
かつベースを第１の信号ラインに接続した第１のトラン
ジスタと、ベースを上記第１のトランジスタのコレクタ
に接Ｈｆるとともに、エミッタを上記ダーリントン回路
を構成する後段トランジスタのエミツメ側に対応する第
２の信号ラインに接続した第２のトランジスタと、上記
第１のトランジスタのコレクタと高電位電源との間に接
続した第１の抵抗器と、上記第２のトランジスタのコレ
クタと上記高電位電源との間に接続した第２の抵抗器と
を設けたものである。
ランジスタからなるダーリントン回路を備えた半導体集
積回路装置において、エミッタを低電位電源に接続し、
かつベースを第１の信号ラインに接続した第１のトラン
ジスタと、ベースを上記第１のトランジスタのコレクタ
に接Ｈｆるとともに、エミッタを上記ダーリントン回路
を構成する後段トランジスタのエミツメ側に対応する第
２の信号ラインに接続した第２のトランジスタと、上記
第１のトランジスタのコレクタと高電位電源との間に接
続した第１の抵抗器と、上記第２のトランジスタのコレ
クタと上記高電位電源との間に接続した第２の抵抗器と
を設けたものである。
〔作用〕
本発明においては、出力端子がｒＨＪレベルの時の出力
電圧値が第１の抵抗器と第２のトランジスタとによって
決まることにより、「１■」レベル出力電圧を高くする
ことができる。
電圧値が第１の抵抗器と第２のトランジスタとによって
決まることにより、「１■」レベル出力電圧を高くする
ことができる。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体集積回路装置を
示す回路図である。第１図において第２図と同一符号は
同図と同一のものを示し、１９はエミッタが低電位電源
用端子４に接続されるとともに、ベースが５ＢＤＴｒ
６に接続され、コレクタが抵抗器１７を介して高電位電
源用端子３に接続された５ＢＤＴｒ、２０はエミッタが
出力端子２に接続され、かつベースが上記５ＢＤＴｒ
１９のコレクタに接続され、さらにコレクタが抵抗器１
８を介して上記高電位電源用端子３に接続された５ＢＤ
Ｔｒである。
示す回路図である。第１図において第２図と同一符号は
同図と同一のものを示し、１９はエミッタが低電位電源
用端子４に接続されるとともに、ベースが５ＢＤＴｒ
６に接続され、コレクタが抵抗器１７を介して高電位電
源用端子３に接続された５ＢＤＴｒ、２０はエミッタが
出力端子２に接続され、かつベースが上記５ＢＤＴｒ
１９のコレクタに接続され、さらにコレクタが抵抗器１
８を介して上記高電位電源用端子３に接続された５ＢＤ
Ｔｒである。
次に上記実施例構成の動作について説明する。
ここで、入力端子１にｒＨＪレベルの信号が印加されて
いる時、５ＢＤＴｒ ７．２０及びｎｐｎＴｒ ８はオ
フ、５ＢＤＴｒ６，９．１０及び１９はオンとなり、出
力端子２の電圧はｒＬＪレベルになる。また、入力端子
１にｒＬＪレベルの信号が印加されている時は、ｎｐｎ
Ｔｒ ８はオフ、５ＢＤＴｒγ、２０はオン、５ＢＤＴ
ｒ６，９，１０．１９はオフとなる。
いる時、５ＢＤＴｒ ７．２０及びｎｐｎＴｒ ８はオ
フ、５ＢＤＴｒ６，９．１０及び１９はオンとなり、出
力端子２の電圧はｒＬＪレベルになる。また、入力端子
１にｒＬＪレベルの信号が印加されている時は、ｎｐｎ
Ｔｒ ８はオフ、５ＢＤＴｒγ、２０はオン、５ＢＤＴ
ｒ６，９，１０．１９はオフとなる。
この時の出力端子２の電圧Ｖ。Ｈは、抵抗器１７での電
圧降下を無視すれば ＶｏＩＩ＝ Ｍａｃ Ｖｓｉ （ｔｒｚｏ ）
（２）とな５
．ｒＨＪレベル出力出力圧は従来よりもｖ、。
圧降下を無視すれば ＶｏＩＩ＝ Ｍａｃ Ｖｓｉ （ｔｒｚｏ ）
（２）とな５
．ｒＨＪレベル出力出力圧は従来よりもｖ、。
分高くなる。
なお、上記実施例では出力回路に同一極性を有する２つ
の５ＢＤＴｒ ７ 、ｎｐｎＴｒ ８からなるダーリン
トン回路を有するものを用いたが、これに類する出力回
路形式であっても上記実施例と同様の効果を奏する。
の５ＢＤＴｒ ７ 、ｎｐｎＴｒ ８からなるダーリン
トン回路を有するものを用いたが、これに類する出力回
路形式であっても上記実施例と同様の効果を奏する。
以上のように、本発明に係る半導体集積回路装置によれ
ば、エミッタが低電位電源に接続されるとともに、ベー
スが第１の信号ラインに接続され、コレクタが第１の抵
抗器を介して高電位電源に接続された第１のトランジス
タと、エミッタが第２の信号ラインに接続されかつベー
スが上記第１のトランジスタのコレクタに接続され、さ
らにコレクタが第２の抵抗器を介して上記高電位電源に
接続された第２のトランジスタとを設け、ｒＨＪレベル
出力電圧が上記第１の抵抗器と上記第２のトランジスタ
によって決まるように構成したので。
ば、エミッタが低電位電源に接続されるとともに、ベー
スが第１の信号ラインに接続され、コレクタが第１の抵
抗器を介して高電位電源に接続された第１のトランジス
タと、エミッタが第２の信号ラインに接続されかつベー
スが上記第１のトランジスタのコレクタに接続され、さ
らにコレクタが第２の抵抗器を介して上記高電位電源に
接続された第２のトランジスタとを設け、ｒＨＪレベル
出力電圧が上記第１の抵抗器と上記第２のトランジスタ
によって決まるように構成したので。
「Ｈ」レベル出力電圧が高いものが得られる効果がある
。
。
第１図は本発明の一実施例による半導体集積回路装置の
回路図、第２図は従来の半導体集積回路装置の回路図で
ある。 １・・・・入力端子、２・・・・出力端子、３・・・・
高電位電源用端子、４・・・・低電位電源用端子、５・
・・・ＳＢＤ、 ６ 、７ 、９ 、１０ 、１９
。 ２０・１１−・５ＢＤＴｒ、８・・・・ｎｐｎＴｒ１１
１〜１８・・・・抵抗器。
回路図、第２図は従来の半導体集積回路装置の回路図で
ある。 １・・・・入力端子、２・・・・出力端子、３・・・・
高電位電源用端子、４・・・・低電位電源用端子、５・
・・・ＳＢＤ、 ６ 、７ 、９ 、１０ 、１９
。 ２０・１１−・５ＢＤＴｒ、８・・・・ｎｐｎＴｒ１１
１〜１８・・・・抵抗器。
Claims (1)
- 出力段に２つのトランジスタからなるダーリントン回路
を備えた半導体集積回路装置において、エミッタを低電
位電源に接続しかつベースを第１の信号ラインに接続し
た第１のトランジスタと、ベースを上記第１のトランジ
スタのコレクタに接続するとともに、エミッタを上記ダ
ーリントン回路を構成する後段トランジスタのエミッタ
側に対応する第２の信号ラインに接続した第２のトラン
ジスタと、上記第１のトランジスタのコレクタと高電位
電源との間に接続した第１の抵抗器と、上記第２のトラ
ンジスタのコレクタと上記高電位電源との間に接続した
第２の抵抗器とを具備したことを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP376186A JPS62161213A (ja) | 1986-01-10 | 1986-01-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP376186A JPS62161213A (ja) | 1986-01-10 | 1986-01-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62161213A true JPS62161213A (ja) | 1987-07-17 |
Family
ID=11566158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP376186A Pending JPS62161213A (ja) | 1986-01-10 | 1986-01-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62161213A (ja) |
-
1986
- 1986-01-10 JP JP376186A patent/JPS62161213A/ja active Pending
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