JPH0851345A - タイミング可変型入力回路 - Google Patents
タイミング可変型入力回路Info
- Publication number
- JPH0851345A JPH0851345A JP6204452A JP20445294A JPH0851345A JP H0851345 A JPH0851345 A JP H0851345A JP 6204452 A JP6204452 A JP 6204452A JP 20445294 A JP20445294 A JP 20445294A JP H0851345 A JPH0851345 A JP H0851345A
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- JP
- Japan
- Prior art keywords
- input
- signal
- integrated circuit
- input signal
- input circuit
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Abstract
(57)【要約】
【目的】 半導体集積回路に入力される信号のタイミン
グを変更することが可能な入力回路を提供する。 【構成】 入力回路における能動素子の前段部分に、複
数の抵抗Ｒ１、Ｒ２、Ｒ３を並列に接続し、そのうち抵
抗Ｒ２、Ｒ３の経路にスイッチングゲートＭ１、Ｍ２を
設ける。これらのゲートＭ１、Ｍ２のオン／オフを外部
からの信号ＣＴＲ１、ＣＴＲ２で制御することにより、
この部分の抵抗値を変化させ、入力信号の遅延量を変え
る。
グを変更することが可能な入力回路を提供する。 【構成】 入力回路における能動素子の前段部分に、複
数の抵抗Ｒ１、Ｒ２、Ｒ３を並列に接続し、そのうち抵
抗Ｒ２、Ｒ３の経路にスイッチングゲートＭ１、Ｍ２を
設ける。これらのゲートＭ１、Ｍ２のオン／オフを外部
からの信号ＣＴＲ１、ＣＴＲ２で制御することにより、
この部分の抵抗値を変化させ、入力信号の遅延量を変え
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路内部に
使用する入力回路に関する。
使用する入力回路に関する。
【０００２】
【従来の技術】ディジタルの半導体集積回路は、入力信
号を“０”又は“１”と判定して内部の動作を行うのが
普通である。例えば、回路の内部で正論理を用いている
とすれば、電源電圧が“１”、グラウンド電圧が“０”
となる。この場合、この集積回路への入力信号は、グラ
ウンド電圧からある電圧レベルまでの範囲が“０”、そ
の電圧レベル以上で電源電圧までの範囲が“１”と判定
される。この境界となる電圧を入力信号に対する論理し
きい値と呼び、一般に電源電圧の１／２近辺に設定され
ているのが普通である。
号を“０”又は“１”と判定して内部の動作を行うのが
普通である。例えば、回路の内部で正論理を用いている
とすれば、電源電圧が“１”、グラウンド電圧が“０”
となる。この場合、この集積回路への入力信号は、グラ
ウンド電圧からある電圧レベルまでの範囲が“０”、そ
の電圧レベル以上で電源電圧までの範囲が“１”と判定
される。この境界となる電圧を入力信号に対する論理し
きい値と呼び、一般に電源電圧の１／２近辺に設定され
ているのが普通である。
【０００３】また、半導体集積回路の入力信号レベルの
判定は、電源電圧を基準として設定されるのが一般的で
ある。即ち、電源電圧をＶDDとすると、入力信号が
“０”→“１”及び“１”→“０”へ反転する場合の変
化点の電圧を、夫々Ｖi Ｈ＝０．７×ＶDDとＶi Ｌ＝
０．３×ＶDDとする場合が多い。
判定は、電源電圧を基準として設定されるのが一般的で
ある。即ち、電源電圧をＶDDとすると、入力信号が
“０”→“１”及び“１”→“０”へ反転する場合の変
化点の電圧を、夫々Ｖi Ｈ＝０．７×ＶDDとＶi Ｌ＝
０．３×ＶDDとする場合が多い。
【０００４】半導体集積回路の電気的特性におけるタイ
ミングの仕様は、信号の変化点としてこれらのＶi Ｈ、
又はＶi Ｌの値を用いることになる。
ミングの仕様は、信号の変化点としてこれらのＶi Ｈ、
又はＶi Ｌの値を用いることになる。
【０００５】
【発明が解決しようとする課題】電子回路の高機能化に
よるシステムの複雑化に伴って、部品である半導体集積
回路にも様々な仕様の製品が使われている。この中に
は、システムボード内でのスピードマージンを確保する
ために、集積回路に入力される各信号のセットアップ時
間、ホールド時間等のタイミングを、厳密に規定したも
のも存在する。このようなタイミングは、各製品毎、入
力端子毎に決まった値に設定されており、通常の場合、
システムボード上などで集積回路を使用する際に変更す
ることはできない。
よるシステムの複雑化に伴って、部品である半導体集積
回路にも様々な仕様の製品が使われている。この中に
は、システムボード内でのスピードマージンを確保する
ために、集積回路に入力される各信号のセットアップ時
間、ホールド時間等のタイミングを、厳密に規定したも
のも存在する。このようなタイミングは、各製品毎、入
力端子毎に決まった値に設定されており、通常の場合、
システムボード上などで集積回路を使用する際に変更す
ることはできない。
【０００６】ところが、実際にはシステムボードを構成
する時点で、スピードマージン等の問題が発生して、入
力信号のタイミングを変更したい場合がある。このと
き、現状では、固定したタイミングを持つ集積回路では
対応できないため、集積回路又はシステムボードのどち
らかの設計変更などが必要となるという問題が生じる。
する時点で、スピードマージン等の問題が発生して、入
力信号のタイミングを変更したい場合がある。このと
き、現状では、固定したタイミングを持つ集積回路では
対応できないため、集積回路又はシステムボードのどち
らかの設計変更などが必要となるという問題が生じる。
【０００７】そこで、本発明の目的は、外部からの制御
信号に応じて入力信号のタイミングを変えられる入力回
路を提供することである。
信号に応じて入力信号のタイミングを変えられる入力回
路を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力信号が入力される入力端子と上記入
力端子に接続された入力バッファ手段との間に、入力さ
れる制御信号に応じて抵抗値が変化する可変抵抗を接続
した。つまり、半導体集積回路の入力回路の抵抗値を外
部からの制御信号によって変えることによって入力信号
のタイミングを変化させるようにした。
に、本発明は、入力信号が入力される入力端子と上記入
力端子に接続された入力バッファ手段との間に、入力さ
れる制御信号に応じて抵抗値が変化する可変抵抗を接続
した。つまり、半導体集積回路の入力回路の抵抗値を外
部からの制御信号によって変えることによって入力信号
のタイミングを変化させるようにした。
【０００９】
【作用】半導体集積回路における入力信号のタイミング
は、その信号の電圧レベルが入力回路の初段に使われて
いる素子のＶi Ｈ、又はＶi Ｌに到達するまでの時間で
決定される。従って、集積回路の入力信号のタイミング
は、この信号が入力初段の素子に達するまでの経過時間
を制御することで変化させることができる。
は、その信号の電圧レベルが入力回路の初段に使われて
いる素子のＶi Ｈ、又はＶi Ｌに到達するまでの時間で
決定される。従って、集積回路の入力信号のタイミング
は、この信号が入力初段の素子に達するまでの経過時間
を制御することで変化させることができる。
【００１０】そこで、本発明では、入力素子の手前に外
部から値を制御できる抵抗を設け、その抵抗値によって
信号の遅延量を変化させる。これにより、入力信号がＶ
i Ｈ、又はＶi Ｌに達する時間を制御することが可能に
なる。
部から値を制御できる抵抗を設け、その抵抗値によって
信号の遅延量を変化させる。これにより、入力信号がＶ
i Ｈ、又はＶi Ｌに達する時間を制御することが可能に
なる。
【００１１】
【実施例】本発明の実施例を以下に示す。
【００１２】図１は、半導体集積回路の入力部分を抵抗
及びバッファで構成した例である。本回路の構成・動作
を以下に説明する。本回路は、外部入力に対する抵抗値
を可変にするもので、並列に接続された抵抗にスイッチ
を設け、外部からの信号によって、そのオン／オフを制
御できるようになっている。即ち、外部からの入力信号
ＩＮは、抵抗Ｒ１、Ｒ２、Ｒ３に接続されている。この
うち、抵抗Ｒ１を通る経路は常時接続状態となってお
り、抵抗Ｒ１は入力保護抵抗として、信号を入力バッフ
ァＢＦに伝達する。この抵抗Ｒ１の抵抗値によって、入
力信号がバッファＢＦのＶi Ｈ、Ｖi Ｌに達する時間、
即ち遅延量が決まっている。入力バッファＢＦは、集積
回路内部への出力信号ＯＵＴを出力する。
及びバッファで構成した例である。本回路の構成・動作
を以下に説明する。本回路は、外部入力に対する抵抗値
を可変にするもので、並列に接続された抵抗にスイッチ
を設け、外部からの信号によって、そのオン／オフを制
御できるようになっている。即ち、外部からの入力信号
ＩＮは、抵抗Ｒ１、Ｒ２、Ｒ３に接続されている。この
うち、抵抗Ｒ１を通る経路は常時接続状態となってお
り、抵抗Ｒ１は入力保護抵抗として、信号を入力バッフ
ァＢＦに伝達する。この抵抗Ｒ１の抵抗値によって、入
力信号がバッファＢＦのＶi Ｈ、Ｖi Ｌに達する時間、
即ち遅延量が決まっている。入力バッファＢＦは、集積
回路内部への出力信号ＯＵＴを出力する。
【００１３】また、抵抗Ｒ２、Ｒ３を通る経路は、Ｎチ
ャネルＭＯＳトランジスタであるトランスファーゲート
Ｍ１、Ｍ２によってスイッチングされており、これらの
ゲートがオープンの場合は、入力信号に影響を与えな
い。ここで、トランスファーゲートＭ１とＭ２は、外部
からの入力信号ＣＴＲ１及びＣＴＲ２によって、オンま
たはオフとすることができる。このとき、外部からの遅
延量切り換え信号ＣＴＲ１、ＣＴＲ２の組み合わせによ
るトランスファーゲートＭ１、Ｍ２のオン・オフは、デ
コーダＤＥＣによって自由に設定可能である。
ャネルＭＯＳトランジスタであるトランスファーゲート
Ｍ１、Ｍ２によってスイッチングされており、これらの
ゲートがオープンの場合は、入力信号に影響を与えな
い。ここで、トランスファーゲートＭ１とＭ２は、外部
からの入力信号ＣＴＲ１及びＣＴＲ２によって、オンま
たはオフとすることができる。このとき、外部からの遅
延量切り換え信号ＣＴＲ１、ＣＴＲ２の組み合わせによ
るトランスファーゲートＭ１、Ｍ２のオン・オフは、デ
コーダＤＥＣによって自由に設定可能である。
【００１４】これらの抵抗Ｒ２、Ｒ３が異なる抵抗値を
持つように回路を構成すれば、この入力回路全体として
は、４通りの抵抗値を持つことが可能になる。即ち、入
力信号の経路に抵抗Ｒ１のみがある場合、抵抗Ｒ１とＲ
２とがある場合、抵抗Ｒ１とＲ３とがある場合、抵抗Ｒ
１とＲ２とＲ３の総てがある場合の４通りである。それ
ぞれの経路での実際の抵抗値は、並列接続の場合の合成
抵抗として計算できる。即ち、経路に抵抗Ｒ１のみがあ
る場合は抵抗値がＲ１、経路に抵抗Ｒ１とＲ２とがある
場合はＲ１・Ｒ２／Ｒ１＋Ｒ２、経路に抵抗Ｒ１とＲ３
とがある場合はＲ１・Ｒ３／Ｒ１＋Ｒ３、経路に抵抗Ｒ
１とＲ２とＲ３の総てがある場合はＲ１・Ｒ２・Ｒ３／
Ｒ１＋Ｒ２＋Ｒ３となる。
持つように回路を構成すれば、この入力回路全体として
は、４通りの抵抗値を持つことが可能になる。即ち、入
力信号の経路に抵抗Ｒ１のみがある場合、抵抗Ｒ１とＲ
２とがある場合、抵抗Ｒ１とＲ３とがある場合、抵抗Ｒ
１とＲ２とＲ３の総てがある場合の４通りである。それ
ぞれの経路での実際の抵抗値は、並列接続の場合の合成
抵抗として計算できる。即ち、経路に抵抗Ｒ１のみがあ
る場合は抵抗値がＲ１、経路に抵抗Ｒ１とＲ２とがある
場合はＲ１・Ｒ２／Ｒ１＋Ｒ２、経路に抵抗Ｒ１とＲ３
とがある場合はＲ１・Ｒ３／Ｒ１＋Ｒ３、経路に抵抗Ｒ
１とＲ２とＲ３の総てがある場合はＲ１・Ｒ２・Ｒ３／
Ｒ１＋Ｒ２＋Ｒ３となる。
【００１５】ここで、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値の
設定によって、入力信号がバッファＢＦのＶi Ｈ、又は
Ｖi Ｌに到達する時間を或る範囲で変更することが可能
となる。従って、回路全体としては入力信号のタイミン
グを制御することができる。
設定によって、入力信号がバッファＢＦのＶi Ｈ、又は
Ｖi Ｌに到達する時間を或る範囲で変更することが可能
となる。従って、回路全体としては入力信号のタイミン
グを制御することができる。
【００１６】本実施例では、抵抗Ｒ１、Ｒ２、Ｒ３を組
み合わせて４通りの抵抗値を設定できるようにしている
が、この組み合わせについては並列接続する抵抗の数、
及び制御信号によって異なる構成とすることもできる。
み合わせて４通りの抵抗値を設定できるようにしている
が、この組み合わせについては並列接続する抵抗の数、
及び制御信号によって異なる構成とすることもできる。
【００１７】
【発明の効果】集積回路の使用状況によって、入力信号
のタイミングを変化させることができるため、システム
ボードなどの開発途中でスピードマージンを確保するこ
とが可能となる。
のタイミングを変化させることができるため、システム
ボードなどの開発途中でスピードマージンを確保するこ
とが可能となる。
【図１】本発明の実施例において、入力回路を抵抗とバ
ッファで構成した例を示す回路図である。
ッファで構成した例を示す回路図である。
ＩＮ 外部からの入力信号 ＯＵＴ 集積回路内部への出力信号 ＣＴＲ１、ＣＴＲ２ 外部からの遅延量切り換え信号 Ｒ１、Ｒ２、Ｒ３ 抵抗 Ｍ１、Ｍ２ ＮチャネルＭＯＳトランジスタ ＢＦ 入力バッファ ＤＥＣ デコーダ
Claims (1)
- 【請求項１】 入力信号が入力される入力端子と上記入
力端子に接続された入力バッファ手段との間に、入力さ
れる制御信号に応じて抵抗値が変化する可変抵抗が接続
されていることを特徴とするタイミング可変型入力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204452A JPH0851345A (ja) | 1994-08-05 | 1994-08-05 | タイミング可変型入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204452A JPH0851345A (ja) | 1994-08-05 | 1994-08-05 | タイミング可変型入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851345A true JPH0851345A (ja) | 1996-02-20 |
Family
ID=16490770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6204452A Withdrawn JPH0851345A (ja) | 1994-08-05 | 1994-08-05 | タイミング可変型入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851345A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304334B1 (ko) * | 1997-12-18 | 2001-11-02 | 루센트 테크놀러지스 인크 | 제어가능한 임피던스를 구비한 집적 회로 |
-
1994
- 1994-08-05 JP JP6204452A patent/JPH0851345A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304334B1 (ko) * | 1997-12-18 | 2001-11-02 | 루센트 테크놀러지스 인크 | 제어가능한 임피던스를 구비한 집적 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |