JPS6174002A - ラツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ラッチ回路に係り、特にハード・インターロ
ックが必要な機器に好適なラッチ回路に関するものであ
る。

〔発明の背景〕

ハード・インターロックか必要な機器の制御装置におけ
るインターロック回路であるラッチ回路は、各種信号の
組み合せを施す部分と、その出力を保持する部分とから
なっている。

従来のラッチ回路では、リレーを用いたものが多く、回
路が大形化するといった欠点を有していた。又、インタ
ーロック条件は、同一８！器でも機器の使用方法により
変更が必要となるが、リレーを用いたものでは、変更が
容易ではない。一方、集積回路を用いることによＩ）回
路の小形化が図られているが、しかし、この場合でもイ
ンターロック条件の変更は容易ではない。

尚、これらに関連するものとしては１例えば。

四十万捻著「シーケンス制御技術の実務知識」。

オーム社発行、Ｐ９１に論じられたものが挙げられる。

〔発明の目的〕

本発明の目的は、インターロック条件の変更が容易なラ
ッチ回路を提供することにある。

〔発明の概要〕

本発明は、プログラムが可能なメモリからの出力をノイ
ズ除去回路を介してメモリの入力に帰還回部に構成した
ことを特徴とするもので、プログラムが可能なメモリを
用いることで、インター口Ｉり条件の変更を容易ｌこし
たものである。

〔発明の実施例〕

未発明の一実施例を図面によ１）説明する。

図面で、う、子回路はプログラムが可能なメモリ１例え
ば、リードオンリメモリ若しくはプログラマブル・リー
ドオンリメモリ　（以下、リードオンリメモリと略）１
０からの出力をノイズ除去回路加を介してリードオンリ
メモリー０の入力に帰還可能に構成されている。

即ち、図面でリードオンリメモリー０の出力信号端子Ｑ
、〜Ｑｍ＋＋の内で、この場合、出力信号端子Ｑｆｆｉ
＋１からは信号線３０が引出されている。信号線３０は
ノイズ除去回路２０を介してリードオンリメモリ１０の
入力信号端子Ａ、１〜Ａ１、の内で、この場合、入力信
号端子氏＋１に接続されている。このよう（こリードオ
ンリメモ１月Ｏの出力を入力に帰還させることで、メモ
リ機箭が付加されている。尚、この場合、ノイズ除去回
路２０はフィル今回路である。

太実施例のまうなラッチ回路では、次のような効果を得
ることができる。

す （１）　　リードオンメモリを用いているので、インタ
バ ーロック条件の変更が容易である。

化できる。

（３１リードオンリメモリの出力をその′ｌま入力に＋
Ｖ還した場合、入力信号の切替時にリードオンリメモリ
の出力に生じる過渡的なノイズによ蚤）正常な動作が得
られないが、このような不都合はフィルタ回路１こよ１
】除去できる。

尚、組合せ条件等でフィル４回路のみでｊす不十分であ
る場合には、帰還ループ中にゲート回路を付加しても良
い。又、複数個の信号を帰還させるようｌこしても良い
。

〔発明の効果） 未発明は以）裂開したように、ラッチ回路にプログラム
が可能なメモリを用いているので、インターロック条件
の変更が容易になるという効果がある。

【図面の簡単な説明】

図面は、未発明１こよるラッチ回路の一実施例を示すブ
ロック図である。

Claims (1)

【特許請求の範囲】
1. １、プラグラムが可能なメモリからの出力をノイズ除去
   回路を介して前記メモリの入力に帰還するように構成し
   たことを特徴とするラッチ回路。