JP2003169261A - 駆動用集積回路 - Google Patents
駆動用集積回路Info
- Publication number
- JP2003169261A JP2003169261A JP2001364790A JP2001364790A JP2003169261A JP 2003169261 A JP2003169261 A JP 2003169261A JP 2001364790 A JP2001364790 A JP 2001364790A JP 2001364790 A JP2001364790 A JP 2001364790A JP 2003169261 A JP2003169261 A JP 2003169261A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- current consumption
- control signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【課題】 消費電力の低減をはかることの出来る駆動用
集積回路を提供する。 【解決手段】 駆動用集積回路は、入力された第１の制
御信号の状態に応じて２つの状態のいずれかを選択して
出力する比較回路と、入力された第２の制御信号に応じ
て所定の期間のみ前記比較回路の消費電流を低減する消
費電流低減手段と、前記第２の制御信号に応じて、前記
所定の期間のみ前記比較回路の出力をハイインピーダン
ス状態にする出力制御手段とを有する。
集積回路を提供する。 【解決手段】 駆動用集積回路は、入力された第１の制
御信号の状態に応じて２つの状態のいずれかを選択して
出力する比較回路と、入力された第２の制御信号に応じ
て所定の期間のみ前記比較回路の消費電流を低減する消
費電流低減手段と、前記第２の制御信号に応じて、前記
所定の期間のみ前記比較回路の出力をハイインピーダン
ス状態にする出力制御手段とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、駆動用集積回路に
関し、より詳しくは、ＣＣＤエリアセンサの垂直転送電
極の駆動用集積回路に関する。
関し、より詳しくは、ＣＣＤエリアセンサの垂直転送電
極の駆動用集積回路に関する。
【０００２】
【従来の技術】図６は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕ
ｐｌｅｄ Ｄｅｖｉｃｅ）とその周辺回路の構成を表す
ブロック図である。
ｐｌｅｄ Ｄｅｖｉｃｅ）とその周辺回路の構成を表す
ブロック図である。
【０００３】ＣＣＤ１は、電荷結合型（ＣＣＤ）固体撮
像素子等を含み、少なくとも、入射する光の光量に応じ
て電荷を生じさせる光電変換部、及び光電変換部におい
て生じた電荷を転送するための垂直転送電極と水平転送
電極を有するものである。
像素子等を含み、少なくとも、入射する光の光量に応じ
て電荷を生じさせる光電変換部、及び光電変換部におい
て生じた電荷を転送するための垂直転送電極と水平転送
電極を有するものである。
【０００４】ＡＳＰ（Ａｎａｌｏｇ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）２は、ＣＣＤ１から出力されるアナ
ログの画像信号を基準電位部分と信号電位部分との２箇
所で相関２重サンプリングし、差分に適切なゲインをか
けてＡ／Ｄ（Ａｎａｌｏｇｔｏ Ｄｅｇｉｔａｌ）変換
してデジタルの画像信号として出力する。
ｒｏｃｅｓｓｏｒ）２は、ＣＣＤ１から出力されるアナ
ログの画像信号を基準電位部分と信号電位部分との２箇
所で相関２重サンプリングし、差分に適切なゲインをか
けてＡ／Ｄ（Ａｎａｌｏｇｔｏ Ｄｅｇｉｔａｌ）変換
してデジタルの画像信号として出力する。
【０００５】ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）３は、ＡＳＰ２から出力されるデ
ジタルの画像信号に対して、各種処理を行う。
Ｐｒｏｃｅｓｓｏｒ）３は、ＡＳＰ２から出力されるデ
ジタルの画像信号に対して、各種処理を行う。
【０００６】ＴＧ（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏ
ｒ）４は、ＣＣＤ１に対して水平電極を駆動するための
タイミング信号を出力する。また、ＡＳＰ２に対してタ
イミングパルスを出力し、ＤＳＰ３に対して、同期を取
るためのタイミングパルスを出力している。さらに、垂
直転送電極の駆動用回路（ＤＲＶ）５に対してもタイミ
ングパルスを出力する。
ｒ）４は、ＣＣＤ１に対して水平電極を駆動するための
タイミング信号を出力する。また、ＡＳＰ２に対してタ
イミングパルスを出力し、ＤＳＰ３に対して、同期を取
るためのタイミングパルスを出力している。さらに、垂
直転送電極の駆動用回路（ＤＲＶ）５に対してもタイミ
ングパルスを出力する。
【０００７】ＤＲＶ５は、ＣＣＤ１の垂直転送電極を駆
動するための集積回路（ＩＣ）である。ＣＣＤ１の垂直
転送電極は電荷転送と電荷読み出しを行う。電荷読み出
しは高電圧を必要とする。駆動ＩＣ（ＤＲＶ）５は、一
般的に負電圧を含む３つの電圧、例えば、＋１６Ｖ、０
Ｖ、−８Ｖなどの電圧を出力する。このためＤＲＶ５の
電源電圧も高く高耐圧ＭＯＳトランジスタが用いられ
る。
動するための集積回路（ＩＣ）である。ＣＣＤ１の垂直
転送電極は電荷転送と電荷読み出しを行う。電荷読み出
しは高電圧を必要とする。駆動ＩＣ（ＤＲＶ）５は、一
般的に負電圧を含む３つの電圧、例えば、＋１６Ｖ、０
Ｖ、−８Ｖなどの電圧を出力する。このためＤＲＶ５の
電源電圧も高く高耐圧ＭＯＳトランジスタが用いられ
る。
【０００８】上記のＡＳＰ２、ＤＳＰ３、及びＴＧ４で
は、電源電圧は、３Ｖ等の低い電圧であるが、ＤＲＶ５
の電源電圧は、上述のようにＣＣＤ１の垂直転送電極を
駆動するため、＋１６Ｖ／−８Ｖの高い電圧が必要であ
る。
は、電源電圧は、３Ｖ等の低い電圧であるが、ＤＲＶ５
の電源電圧は、上述のようにＣＣＤ１の垂直転送電極を
駆動するため、＋１６Ｖ／−８Ｖの高い電圧が必要であ
る。
【０００９】図７は、従来のＤＲＶ５の回路図である。
【００１０】ＤＲＶ５は、例えば、複数のレベルシフト
用コンパレータ７、３値ドライバー回路８、２値ドライ
バー回路９及び抵抗分圧回路１０を含んで構成される。
用コンパレータ７、３値ドライバー回路８、２値ドライ
バー回路９及び抵抗分圧回路１０を含んで構成される。
【００１１】ＣＣＤの垂直転送電極の駆動には、読み出
しゲートを兼ねる垂直転送電極を駆動する３値駆動（＋
１６Ｖ、０Ｖ、−８Ｖ）と転送のみを行う転送電極を駆
動する２値駆動（０Ｖ、−８Ｖ）がある。図７では、そ
れぞれ１チャンネル分の３値ドライバー回路８、及び２
値ドライバー回路９のみを示すが、例えば、３値ドライ
バー回路８及び２値ドライバー回路９を各２チャンネル
ずつ設けたり、３値ドライバー回路８を６チャンネル、
２値ドライバー回路９を４チャンネル分設けたり、必要
に応じて複数のドライバー回路を設ける。
しゲートを兼ねる垂直転送電極を駆動する３値駆動（＋
１６Ｖ、０Ｖ、−８Ｖ）と転送のみを行う転送電極を駆
動する２値駆動（０Ｖ、−８Ｖ）がある。図７では、そ
れぞれ１チャンネル分の３値ドライバー回路８、及び２
値ドライバー回路９のみを示すが、例えば、３値ドライ
バー回路８及び２値ドライバー回路９を各２チャンネル
ずつ設けたり、３値ドライバー回路８を６チャンネル、
２値ドライバー回路９を４チャンネル分設けたり、必要
に応じて複数のドライバー回路を設ける。
【００１２】３値ドライバー回路８は、１つの出力に対
して２つのレベルシフト用コンパレータ７からの入力が
あり、２値ドライバー回路９は、１つの出力に対して２
つのレベルシフト用コンパレータ７からの入力がある。
して２つのレベルシフト用コンパレータ７からの入力が
あり、２値ドライバー回路９は、１つの出力に対して２
つのレベルシフト用コンパレータ７からの入力がある。
【００１３】ＴＧ４からＴＩｍ及びＰＧｍに入力される
例えば３Ｖレベルの信号は、それぞれ図８に示す差動入
力型のレベルシフト用コンパレータ７を介して、＋１６
Ｖ又は−８Ｖレベルの信号として３値ドライバー回路８
に送られる。また、ＢＩｎに入力される、例えば、３Ｖ
レベルの信号は、レベルシフト用コンパレータ７を介し
て、＋１６Ｖ又は−８Ｖレベルの信号として２値ドライ
バー回路９に送られる。すなわち、レベルシフト用コン
パレータ７は、３．３Ｖ系のＩＣであるＴＧ４の出力を
ＤＲＶ５内部の＋１６Ｖ／−８Ｖの振幅にレベルを変換
するレベルシフタである。なお、レベルシフタとして、
図８に示すレベルシフト用コンパレータ７以外の回路構
成を用いることも出来る。
例えば３Ｖレベルの信号は、それぞれ図８に示す差動入
力型のレベルシフト用コンパレータ７を介して、＋１６
Ｖ又は−８Ｖレベルの信号として３値ドライバー回路８
に送られる。また、ＢＩｎに入力される、例えば、３Ｖ
レベルの信号は、レベルシフト用コンパレータ７を介し
て、＋１６Ｖ又は−８Ｖレベルの信号として２値ドライ
バー回路９に送られる。すなわち、レベルシフト用コン
パレータ７は、３．３Ｖ系のＩＣであるＴＧ４の出力を
ＤＲＶ５内部の＋１６Ｖ／−８Ｖの振幅にレベルを変換
するレベルシフタである。なお、レベルシフタとして、
図８に示すレベルシフト用コンパレータ７以外の回路構
成を用いることも出来る。
【００１４】レベルシフト用コンパレータ７で＋１６Ｖ
／−８Ｖの振幅にレベルシフトされた信号は、３値ドラ
イバー回路８及び２値ドライバー回路９に入力され、真
理表に基づきＣＣＤ１を駆動するためのクロック信号
を、それぞれＴＯｎ、ＢＯｎから出力する。
／−８Ｖの振幅にレベルシフトされた信号は、３値ドラ
イバー回路８及び２値ドライバー回路９に入力され、真
理表に基づきＣＣＤ１を駆動するためのクロック信号
を、それぞれＴＯｎ、ＢＯｎから出力する。
【００１５】抵抗分圧回路１０は、３ＶのＶＤＤから、
レベルシフト用コンパレータ７で用いるための１．５Ｖ
の参照電圧Ｖｒｅｆを出力する。
レベルシフト用コンパレータ７で用いるための１．５Ｖ
の参照電圧Ｖｒｅｆを出力する。
【００１６】図９（Ａ）は、３値ドライバー回路８の回
路図であり、図９（Ｂ）は、図９（Ａ）に示す３値ドラ
イバー回路８で用いられる真理表である。
路図であり、図９（Ｂ）は、図９（Ａ）に示す３値ドラ
イバー回路８で用いられる真理表である。
【００１７】３値ドライバー回路８は、＋１６Ｖの電源
ＶＨ、０Ｖの電源ＶＭ及び−８Ｖの電源ＶＬに接続され
ている。レベルシフト用コンパレータ７からの出力Ｈ＿
ＰＧｍ及びＨ＿ＴＩｍ及び図９（Ｂ）に示す真理表に基
づき、ＣＣＤ１を駆動するための３種類の電圧による駆
動信号ＴＯｍ（ＶＨ（＋１６Ｖ）、ＶＭ（０Ｖ）、ＶＬ
（−８Ｖ））を出力する。
ＶＨ、０Ｖの電源ＶＭ及び−８Ｖの電源ＶＬに接続され
ている。レベルシフト用コンパレータ７からの出力Ｈ＿
ＰＧｍ及びＨ＿ＴＩｍ及び図９（Ｂ）に示す真理表に基
づき、ＣＣＤ１を駆動するための３種類の電圧による駆
動信号ＴＯｍ（ＶＨ（＋１６Ｖ）、ＶＭ（０Ｖ）、ＶＬ
（−８Ｖ））を出力する。
【００１８】図１０（Ａ）は、２値ドライバー回路９の
回路図であり、図１０（Ｂ）は、図１０（Ａ）に示す２
値ドライバー回路９で用いられる真理表である。
回路図であり、図１０（Ｂ）は、図１０（Ａ）に示す２
値ドライバー回路９で用いられる真理表である。
【００１９】２値ドライバー回路９は、０Ｖの電源ＶＭ
及び−８Ｖの電源ＶＬに接続されている。レベルシフト
用コンパレータ７からの出力Ｈ＿ＢＩｎ及び図１０
（Ｂ）に示す真理表に基づき、ＣＣＤ１を駆動するため
の２種類の電圧による駆動信号ＢＯｎ（ＶＨ（＋１６
Ｖ）、ＶＬ（−８Ｖ））を出力する。
及び−８Ｖの電源ＶＬに接続されている。レベルシフト
用コンパレータ７からの出力Ｈ＿ＢＩｎ及び図１０
（Ｂ）に示す真理表に基づき、ＣＣＤ１を駆動するため
の２種類の電圧による駆動信号ＢＯｎ（ＶＨ（＋１６
Ｖ）、ＶＬ（−８Ｖ））を出力する。
【００２０】
【発明が解決しようとする課題】ＣＣＤ１の垂直転送電
極の駆動は、水平ブランキング期間に行われるが、従来
のＤＲＶ５においては、消費電力のことはほとんど考慮
されていないため、図８に示す差動入力型のレベルシフ
ト用コンパレータ７では、水平ブランキング期間以外に
もバイアス電流が消費されている。
極の駆動は、水平ブランキング期間に行われるが、従来
のＤＲＶ５においては、消費電力のことはほとんど考慮
されていないため、図８に示す差動入力型のレベルシフ
ト用コンパレータ７では、水平ブランキング期間以外に
もバイアス電流が消費されている。
【００２１】このために、不要な期間（水平ブランキン
グ期間以外）にも無駄な電流が消費され、デジタルカメ
ラ等の用途にＤＲＶ５を用いると、消費電力が大きくな
り、電池の消耗が激しくなってしまう。
グ期間以外）にも無駄な電流が消費され、デジタルカメ
ラ等の用途にＤＲＶ５を用いると、消費電力が大きくな
り、電池の消耗が激しくなってしまう。
【００２２】本発明の目的は、消費電力の低減をはかる
ことの出来る駆動用集積回路を提供することである。
ことの出来る駆動用集積回路を提供することである。
【００２３】
【課題を解決するための手段】本発明の一観点によれ
ば、駆動用集積回路は、入力された第１の制御信号の状
態に応じて２つの状態のいずれかを選択して出力する比
較回路と、入力された第２の制御信号に応じて所定の期
間のみ前記比較回路の消費電流を低減する消費電流低減
手段と、前記第２の制御信号に応じて、前記所定の期間
のみ前記比較回路の出力をハイインピーダンス状態にす
る出力制御手段とを有する。
ば、駆動用集積回路は、入力された第１の制御信号の状
態に応じて２つの状態のいずれかを選択して出力する比
較回路と、入力された第２の制御信号に応じて所定の期
間のみ前記比較回路の消費電流を低減する消費電流低減
手段と、前記第２の制御信号に応じて、前記所定の期間
のみ前記比較回路の出力をハイインピーダンス状態にす
る出力制御手段とを有する。
【００２４】また、本発明の他の観点によれば、駆動用
集積回路は、入力された第１の制御信号の状態に応じて
２つの状態のいずれかを選択して出力する比較回路と、
入力された第２の制御信号に応じて所定の期間のみ前記
比較回路の消費電流を低減する消費電流低減手段と、前
記第２の制御信号に応じて、前記所定の期間のみ前記比
較回路の出力をハイインピーダンス状態にする出力制御
手段と、前記第２の制御信号によって消費電流を低減す
ると同時に直前までの前記比較回路の出力状態を保持す
る出力状態保持手段とを有する。
集積回路は、入力された第１の制御信号の状態に応じて
２つの状態のいずれかを選択して出力する比較回路と、
入力された第２の制御信号に応じて所定の期間のみ前記
比較回路の消費電流を低減する消費電流低減手段と、前
記第２の制御信号に応じて、前記所定の期間のみ前記比
較回路の出力をハイインピーダンス状態にする出力制御
手段と、前記第２の制御信号によって消費電流を低減す
ると同時に直前までの前記比較回路の出力状態を保持す
る出力状態保持手段とを有する。
【００２５】また、本発明のさらに他の観点によれば、
駆動用集積回路は、参照電圧を発生する参照電圧発生手
段と、入力された第１の制御信号と前記参照電圧のレベ
ルを比較して、２つの状態のいずれかを選択して出力す
る比較回路と、入力された第２の制御信号に応じて所定
の期間のみ前記比較回路の消費電流を低減する消費電流
低減手段と、前記第２の制御信号に応じて、前記所定の
期間のみ前記比較回路の出力をハイインピーダンス状態
にする出力制御手段とを有する。
駆動用集積回路は、参照電圧を発生する参照電圧発生手
段と、入力された第１の制御信号と前記参照電圧のレベ
ルを比較して、２つの状態のいずれかを選択して出力す
る比較回路と、入力された第２の制御信号に応じて所定
の期間のみ前記比較回路の消費電流を低減する消費電流
低減手段と、前記第２の制御信号に応じて、前記所定の
期間のみ前記比較回路の出力をハイインピーダンス状態
にする出力制御手段とを有する。
【００２６】また、本発明のさらに他の観点によれば、
駆動用集積回路は、参照電圧を発生する参照電圧発生手
段と、入力された第１の制御信号と前記参照電圧のレベ
ルを比較して、２つの状態のいずれかを選択して出力す
る比較回路と、入力された第２の制御信号に応じて所定
の期間のみ前記比較回路の消費電流を低減する消費電流
低減手段と、前記第２の制御信号に応じて、前記所定の
期間のみ前記比較回路の出力をハイインピーダンス状態
にする出力制御手段と、前記第２の制御信号によって消
費電流を低減すると同時に直前までの前記比較回路の出
力状態を保持する出力状態保持手段とを有する。
駆動用集積回路は、参照電圧を発生する参照電圧発生手
段と、入力された第１の制御信号と前記参照電圧のレベ
ルを比較して、２つの状態のいずれかを選択して出力す
る比較回路と、入力された第２の制御信号に応じて所定
の期間のみ前記比較回路の消費電流を低減する消費電流
低減手段と、前記第２の制御信号に応じて、前記所定の
期間のみ前記比較回路の出力をハイインピーダンス状態
にする出力制御手段と、前記第２の制御信号によって消
費電流を低減すると同時に直前までの前記比較回路の出
力状態を保持する出力状態保持手段とを有する。
【００２７】
【発明の実施の形態】図１は、本発明の実施例によるＣ
ＣＤ１とその周辺回路の構成を表すブロック図である。
なお、ＤＲＶ１５以外のＣＣＤとその周辺回路について
は、図６に示す従来技術と同様の構成であるので、説明
を省略する。
ＣＤ１とその周辺回路の構成を表すブロック図である。
なお、ＤＲＶ１５以外のＣＣＤとその周辺回路について
は、図６に示す従来技術と同様の構成であるので、説明
を省略する。
【００２８】図２は、本発明の実施例によるＣＣＤの垂
直転送電極の駆動用集積回路（ＤＲＶ）１５の回路図で
ある。
直転送電極の駆動用集積回路（ＤＲＶ）１５の回路図で
ある。
【００２９】ＤＲＶ１５は、例えば、ＥＮ（イネーブ
ル）信号発生用のコンパレータ３７、ドライバー回路へ
の入力用のレベルシフト用コンパレータ１７、３値ドラ
イバー回路８、２値ドライバー回路９、参照電圧発生回
路２０、インバータ２１、ラッチ（Ｌａｔｃｈ）回路２
２を含んで構成される。なお、３値ドライバー回路８、
２値ドライバー回路９は、図７に示す従来技術と同様の
構成である。
ル）信号発生用のコンパレータ３７、ドライバー回路へ
の入力用のレベルシフト用コンパレータ１７、３値ドラ
イバー回路８、２値ドライバー回路９、参照電圧発生回
路２０、インバータ２１、ラッチ（Ｌａｔｃｈ）回路２
２を含んで構成される。なお、３値ドライバー回路８、
２値ドライバー回路９は、図７に示す従来技術と同様の
構成である。
【００３０】また、ＥＮ信号発生用コンパレータ３７
は、入力される水平ブランキング（ＨＢＬＮＫ）信号を
＋１６Ｖレベル若しくは−８Ｖレベルのイネーブル（Ｅ
Ｎ）信号に変換して出力するための差動コンパレータで
あり、回路構成は従来のレベルシフト用コンパレータ７
と同様である。
は、入力される水平ブランキング（ＨＢＬＮＫ）信号を
＋１６Ｖレベル若しくは−８Ｖレベルのイネーブル（Ｅ
Ｎ）信号に変換して出力するための差動コンパレータで
あり、回路構成は従来のレベルシフト用コンパレータ７
と同様である。
【００３１】参照電圧（Ｖｒｅｆ）発生回路２０は、Ｎ
−ｃｈトランジスタ２３と電流源２４で構成され、Ｎ−
ｃｈトランジスタ２３は、ＤｒａｉｎがＶＨ（＋１６
Ｖ）、Ｓｏｕｒｃｅが電流源２４に、そしてＧａｔｅが
ＶＤＤ（＋３Ｖ）に接続されている。
−ｃｈトランジスタ２３と電流源２４で構成され、Ｎ−
ｃｈトランジスタ２３は、ＤｒａｉｎがＶＨ（＋１６
Ｖ）、Ｓｏｕｒｃｅが電流源２４に、そしてＧａｔｅが
ＶＤＤ（＋３Ｖ）に接続されている。
【００３２】このＮ−ｃｈトランジスタ２３の閾値電圧
（Ｖｔｈ）は約１．５Ｖで、電流源２４の電流値は数１
０μＡ以下という小さい値になっているため、出力され
るＶｒｅｆは、Ｇａｔｅに印加された電圧（＋３Ｖ）か
ら、Ｖｔｈ分（約１．５Ｖ）だけ降下した電圧（１．５
Ｖ）となる。
（Ｖｔｈ）は約１．５Ｖで、電流源２４の電流値は数１
０μＡ以下という小さい値になっているため、出力され
るＶｒｅｆは、Ｇａｔｅに印加された電圧（＋３Ｖ）か
ら、Ｖｔｈ分（約１．５Ｖ）だけ降下した電圧（１．５
Ｖ）となる。
【００３３】図７に示す従来のＤＲＶ５では、Ｖｒｅｆ
の生成に抵抗分圧回路１０を用いていたために電流を消
費していたが、本実施例のようにＮ−ｃｈトランジスタ
２３と電流源２４で参照電圧（Ｖｒｅｆ）発生回路２０
を構成することにより、消費電力を抑えることが出来
る。
の生成に抵抗分圧回路１０を用いていたために電流を消
費していたが、本実施例のようにＮ−ｃｈトランジスタ
２３と電流源２４で参照電圧（Ｖｒｅｆ）発生回路２０
を構成することにより、消費電力を抑えることが出来
る。
【００３４】さらに、抵抗分圧回路１０を用いた場合
は、ＶＤＤが投入されていなければ、ＶＤＤ＝０Ｖ、Ｖ
ｒｅｆ＝０Ｖとなり、ＴＧ４からの入力が０Ｖの時に、
ＥＮ信号発生用コンパレータ３７又はレベルシフト用コ
ンパレータ１７のそれぞれの２つの入力が等しくなって
しまい、動作が不安定になってしまうという問題があっ
た。しかし、本実施例による参照電圧発生回路２０を用
いることにより。ＶＤＤが投入されていない時（ＶＤＤ
＝０Ｖ）にＴＧ４からの入力が０Ｖであっても、Ｖｒｅ
ｆ＝−１．５Ｖになるので、ＴＧ４からの入力が０Ｖの
時でも、出力がＨｉｇｈＬｅｖｅｌに確定し、動作が安
定する。
は、ＶＤＤが投入されていなければ、ＶＤＤ＝０Ｖ、Ｖ
ｒｅｆ＝０Ｖとなり、ＴＧ４からの入力が０Ｖの時に、
ＥＮ信号発生用コンパレータ３７又はレベルシフト用コ
ンパレータ１７のそれぞれの２つの入力が等しくなって
しまい、動作が不安定になってしまうという問題があっ
た。しかし、本実施例による参照電圧発生回路２０を用
いることにより。ＶＤＤが投入されていない時（ＶＤＤ
＝０Ｖ）にＴＧ４からの入力が０Ｖであっても、Ｖｒｅ
ｆ＝−１．５Ｖになるので、ＴＧ４からの入力が０Ｖの
時でも、出力がＨｉｇｈＬｅｖｅｌに確定し、動作が安
定する。
【００３５】図２に示すように、本実施例では、ＨＢＬ
ＮＫ信号をＴＧ４（図６）から入力し、ＥＮ信号発生用
コンパレータ３７により、ＨｉｇｈＬｅｖｅｌ（＋１６
Ｖ）又はＬｏｗＬｅｖｅｌ（−８Ｖ）のイネーブル（Ｅ
Ｎ）信号及びＥＮ信号の反転信号であるイネーブルバー
（＿ＥＮ）信号を発生している。
ＮＫ信号をＴＧ４（図６）から入力し、ＥＮ信号発生用
コンパレータ３７により、ＨｉｇｈＬｅｖｅｌ（＋１６
Ｖ）又はＬｏｗＬｅｖｅｌ（−８Ｖ）のイネーブル（Ｅ
Ｎ）信号及びＥＮ信号の反転信号であるイネーブルバー
（＿ＥＮ）信号を発生している。
【００３６】ＨＢＬＮＫ信号は、水平ブランキング期間
を表すための信号であり、例えば、図３に示すようなタ
イミングで、ＣＣＤ１の垂直転送電極の駆動が行われ
る。すなわち、通常、この水平ブランキング期間にの
み、ＣＣＤ１の垂直転送電極の駆動が行われる。
を表すための信号であり、例えば、図３に示すようなタ
イミングで、ＣＣＤ１の垂直転送電極の駆動が行われ
る。すなわち、通常、この水平ブランキング期間にの
み、ＣＣＤ１の垂直転送電極の駆動が行われる。
【００３７】ここで発生したＥＮ信号は、レベルシフト
用コンパレータ１７に送られ、レベルシフト用コンパレ
ータ１７の電流のオン・オフに用いられる。なお、イン
バータ２１により反転させられた＿ＥＮ信号は、後述す
るラッチ回路２２にも入力される。
用コンパレータ１７に送られ、レベルシフト用コンパレ
ータ１７の電流のオン・オフに用いられる。なお、イン
バータ２１により反転させられた＿ＥＮ信号は、後述す
るラッチ回路２２にも入力される。
【００３８】従来のレベルシフト用コンパレータ７で
は、常に定電流源をオンにした状態であるために、水平
ブランキング期間以外の動作していない時にも電流を消
費していた。本実施例のレベルシフト用コンパレータ１
７では、ＥＮ信号により、それらの電流を水平ブランキ
ング期間以外では停止して、消費電力の低減をはかって
いる。
は、常に定電流源をオンにした状態であるために、水平
ブランキング期間以外の動作していない時にも電流を消
費していた。本実施例のレベルシフト用コンパレータ１
７では、ＥＮ信号により、それらの電流を水平ブランキ
ング期間以外では停止して、消費電力の低減をはかって
いる。
【００３９】本実施例では、さらに、ラッチ回路２２を
各レベルシフト用コンパレータ１７の後段にそれぞれ設
けている。このラッチ回路２２は、ＨｉｇｈＬｅｖｅｌ
の＿ＥＮ信号が入力されると同時に、すなわち、レベル
シフト用コンパレータ１７の電流がオフにされると同時
に、直前までの出力を保持することが出来る。
各レベルシフト用コンパレータ１７の後段にそれぞれ設
けている。このラッチ回路２２は、ＨｉｇｈＬｅｖｅｌ
の＿ＥＮ信号が入力されると同時に、すなわち、レベル
シフト用コンパレータ１７の電流がオフにされると同時
に、直前までの出力を保持することが出来る。
【００４０】ラッチ回路２２からの出力であるＨｉｇｈ
Ｌｅｖｅｌ（＋１６Ｖ）又はＬｏｗＬｅｖｅｌ（−８
Ｖ）のＨ＿ＴＩｍ及びＨ＿ＰＧｍは、３値ドライバー８
に入力され、ＨｉｇｈＬｅｖｅｌ（＋１６Ｖ）又はＬｏ
ｗＬｅｖｅｌ（−８Ｖ）のＨ＿ＢＩｎは、２値ドライバ
ー９に入力される。
Ｌｅｖｅｌ（＋１６Ｖ）又はＬｏｗＬｅｖｅｌ（−８
Ｖ）のＨ＿ＴＩｍ及びＨ＿ＰＧｍは、３値ドライバー８
に入力され、ＨｉｇｈＬｅｖｅｌ（＋１６Ｖ）又はＬｏ
ｗＬｅｖｅｌ（−８Ｖ）のＨ＿ＢＩｎは、２値ドライバ
ー９に入力される。
【００４１】３値ドライバー回路８は、＋１６Ｖの電源
ＶＨ、０Ｖの電源ＶＭ及び−８Ｖの電源ＶＬに接続され
ている。ラッチ回路２２からの出力Ｈ＿ＰＧｍ及びＨ＿
ＴＩｍ及び図９（Ｂ）に示す真理表に基づき、ＣＣＤ１
を駆動するための３種類の電圧による駆動信号ＴＯｍ
（ＶＨ（＋１６Ｖ）、ＶＭ（０Ｖ）、ＶＬ（−８Ｖ））
を出力する。
ＶＨ、０Ｖの電源ＶＭ及び−８Ｖの電源ＶＬに接続され
ている。ラッチ回路２２からの出力Ｈ＿ＰＧｍ及びＨ＿
ＴＩｍ及び図９（Ｂ）に示す真理表に基づき、ＣＣＤ１
を駆動するための３種類の電圧による駆動信号ＴＯｍ
（ＶＨ（＋１６Ｖ）、ＶＭ（０Ｖ）、ＶＬ（−８Ｖ））
を出力する。
【００４２】２値ドライバー回路９は、＋１６Ｖの電源
ＶＨ及び−８Ｖの電源ＶＬに接続されている。ラッチ回
路２２からの出力Ｈ＿ＢＩｎ及び図１０（Ｂ）に示す真
理表に基づき、ＣＣＤ１を駆動するための２種類の電圧
による駆動信号ＢＯｎ（ＶＨ（＋１６Ｖ）、ＶＬ（−８
Ｖ））を出力する。
ＶＨ及び−８Ｖの電源ＶＬに接続されている。ラッチ回
路２２からの出力Ｈ＿ＢＩｎ及び図１０（Ｂ）に示す真
理表に基づき、ＣＣＤ１を駆動するための２種類の電圧
による駆動信号ＢＯｎ（ＶＨ（＋１６Ｖ）、ＶＬ（−８
Ｖ））を出力する。
【００４３】図３に示す垂直転送のタイミング図から明
らかなように、ＨＢＬＮＫ信号がＬｏｗＬｅｖｅｌとな
ると、３値ドライバー回路８及び２値ドライバー回路９
の入力はＨＢＬＮＫ信号の立下りの前の状態を維持し、
再びＨＢＬＮＫ信号がＨｉｇｈＬｅｖｅｌになるとＴＧ
４からの信号を受付けるようになる。
らかなように、ＨＢＬＮＫ信号がＬｏｗＬｅｖｅｌとな
ると、３値ドライバー回路８及び２値ドライバー回路９
の入力はＨＢＬＮＫ信号の立下りの前の状態を維持し、
再びＨＢＬＮＫ信号がＨｉｇｈＬｅｖｅｌになるとＴＧ
４からの信号を受付けるようになる。
【００４４】つまり、ＨＢＬＮＫ信号がＬｏｗＬｅｖｅ
ｌの間は、ＥＮ信号がＬｏｗＬｅｖｅｌになりレベルシ
フト用コンパレータ１７の電流がカットされる。よっ
て、Ｖｒｅｆ発生回路２０とＥＮ信号発生用コンパレー
タ３７に流れる電流が消費されるのみである。また、一
般的にＨＢＬＮＫ信号のＤｕｔｙは０．５よりもはるか
に小さく、ＨＢＬＮＫ信号を用いてＥＮ信号を生成した
としても、電流削減の効果は大きいと考えられる。
ｌの間は、ＥＮ信号がＬｏｗＬｅｖｅｌになりレベルシ
フト用コンパレータ１７の電流がカットされる。よっ
て、Ｖｒｅｆ発生回路２０とＥＮ信号発生用コンパレー
タ３７に流れる電流が消費されるのみである。また、一
般的にＨＢＬＮＫ信号のＤｕｔｙは０．５よりもはるか
に小さく、ＨＢＬＮＫ信号を用いてＥＮ信号を生成した
としても、電流削減の効果は大きいと考えられる。
【００４５】図４は、本実施例によるレベルシフト用コ
ンパレータ１７の回路図である。
ンパレータ１７の回路図である。
【００４６】本実施例のレベルシフト用コンパレータ１
７は、電流源２５とＶＬ電源の間にＮ−ｃｈトランジス
タ２６を配置し、該Ｎ−ｃｈトランジスタ２６のＧａｔ
ｅにＥＮ信号を供給することで、電流の遮断が可能な構
成になっている。すなわち、ＬｏｗＬｅｖｅｌのＥＮ信
号が供給されると、電流を遮断する構成になっている。
７は、電流源２５とＶＬ電源の間にＮ−ｃｈトランジス
タ２６を配置し、該Ｎ−ｃｈトランジスタ２６のＧａｔ
ｅにＥＮ信号を供給することで、電流の遮断が可能な構
成になっている。すなわち、ＬｏｗＬｅｖｅｌのＥＮ信
号が供給されると、電流を遮断する構成になっている。
【００４７】また、出力段のＰ−ｃｈトランジスタ２７
ａのＧａｔｅに電流遮断用のＰ−ｃｈトランジスタ２７
ｂが付加されている。この電流遮断用のＰ−ｃｈトラン
ジスタ２７ｂのＧａｔｅにもＥＮ信号が供給されてい
る。ＨｉｇｈＬｅｖｅｌのＥＮ信号が供給されると出力
のＰ−ｃｈトランジスタ２７ａのＧａｔｅにＶＨが印加
されＯＵＴが解放される。逆にＬｏｗＬｅｖｅｌのＥＮ
信号が供給されると出力はハイインピーダンス状態にな
る。
ａのＧａｔｅに電流遮断用のＰ−ｃｈトランジスタ２７
ｂが付加されている。この電流遮断用のＰ−ｃｈトラン
ジスタ２７ｂのＧａｔｅにもＥＮ信号が供給されてい
る。ＨｉｇｈＬｅｖｅｌのＥＮ信号が供給されると出力
のＰ−ｃｈトランジスタ２７ａのＧａｔｅにＶＨが印加
されＯＵＴが解放される。逆にＬｏｗＬｅｖｅｌのＥＮ
信号が供給されると出力はハイインピーダンス状態にな
る。
【００４８】以上のような構成のレベルシフト用コンパ
レータ１７を用いることにより、本実施例では、水平ブ
ランキング期間以外でのバイアス電流を遮断し、消費電
力を抑えることが出来る。
レータ１７を用いることにより、本実施例では、水平ブ
ランキング期間以外でのバイアス電流を遮断し、消費電
力を抑えることが出来る。
【００４９】図５は、本実施例によるラッチ回路２２の
回路図である。本実施例では、図５（Ａ）に示すラッチ
回路２２ａ若しくは図５（Ｂ）に示すラッチ回路２２ｂ
のいずれか１つの回路により構成される。
回路図である。本実施例では、図５（Ａ）に示すラッチ
回路２２ａ若しくは図５（Ｂ）に示すラッチ回路２２ｂ
のいずれか１つの回路により構成される。
【００５０】図５（Ａ）に示すラッチ回路２２ａは、イ
ンバータ２８、フィードバックインバータ２９ａ及びス
イッチ３０を含んで構成される。スイッチ３０は、Ｌｏ
ｗＬｅｖｅｌの＿ＥＮ信号が入力されると切断され、図
に示す状態になる。この状態では、入力Ｄはそのまま出
力Ｑとして出力される。すなわち、＿ＥＮ信号がＬｏｗ
Ｌｅｖｅｌの時は、ＥＮ信号はＨｉｇｈＬｅｖｅｌであ
るので、レベルシフト用コンパレータ１７の電流はオン
であり、レベルシフト用コンパレータ１７から、通常の
入力があり、それをそのまま出力することになる。
ンバータ２８、フィードバックインバータ２９ａ及びス
イッチ３０を含んで構成される。スイッチ３０は、Ｌｏ
ｗＬｅｖｅｌの＿ＥＮ信号が入力されると切断され、図
に示す状態になる。この状態では、入力Ｄはそのまま出
力Ｑとして出力される。すなわち、＿ＥＮ信号がＬｏｗ
Ｌｅｖｅｌの時は、ＥＮ信号はＨｉｇｈＬｅｖｅｌであ
るので、レベルシフト用コンパレータ１７の電流はオン
であり、レベルシフト用コンパレータ１７から、通常の
入力があり、それをそのまま出力することになる。
【００５１】また、スイッチ３０は、ＨｉｇｈＬｅｖｅ
ｌの＿ＥＮ信号が入力されると接続され、ループを形成
し、フィードバックインバータ２９の出力が、インバー
タ２８の入力にフィードバックされ、その直前の出力Ｑ
を保持することが出来る。この時ＥＮ信号はＬｏｗＬｅ
ｖｅｌであるので、レベルシフト用コンパレータ１７の
電流は遮断され、入力Ｄすなわちレベルシフト用コンパ
レータ１７の出力は、ハイインピーダンス状態となる。
ｌの＿ＥＮ信号が入力されると接続され、ループを形成
し、フィードバックインバータ２９の出力が、インバー
タ２８の入力にフィードバックされ、その直前の出力Ｑ
を保持することが出来る。この時ＥＮ信号はＬｏｗＬｅ
ｖｅｌであるので、レベルシフト用コンパレータ１７の
電流は遮断され、入力Ｄすなわちレベルシフト用コンパ
レータ１７の出力は、ハイインピーダンス状態となる。
【００５２】図５（Ｂ）に示すラッチ回路２２ｂは、イ
ンバータ２８及びフィードバックインバータ２９ｂで構
成される。フィードバックインバータ２９ｂは、駆動能
力の弱いインバータであり、直前の出力Ｑを保持するこ
とが出来る程度の駆動能力を有する。
ンバータ２８及びフィードバックインバータ２９ｂで構
成される。フィードバックインバータ２９ｂは、駆動能
力の弱いインバータであり、直前の出力Ｑを保持するこ
とが出来る程度の駆動能力を有する。
【００５３】水平ブランキング期間の通常の動作では、
レベルシフト用コンパレータ１７の出力が変化しようと
する時に、フィードバックインバータ２９ｂがそれを妨
げる方向に働くが、駆動能力が低いためにレベルシフト
用コンパレータ１７の出力が勝って出力Ｑが切り替わ
る。ＥＮ信号がＬｏｗＬｅｖｅｌになると（水平ブラン
キング期間以外）、レベルシフト用コンパレータ１７の
出力がハイインピーダンス状態になるので、外部から強
制的にラッチ回路２２ｂの状態を変化させる力が働かな
くなり、直前の出力Ｑを保持することが出来る。
レベルシフト用コンパレータ１７の出力が変化しようと
する時に、フィードバックインバータ２９ｂがそれを妨
げる方向に働くが、駆動能力が低いためにレベルシフト
用コンパレータ１７の出力が勝って出力Ｑが切り替わ
る。ＥＮ信号がＬｏｗＬｅｖｅｌになると（水平ブラン
キング期間以外）、レベルシフト用コンパレータ１７の
出力がハイインピーダンス状態になるので、外部から強
制的にラッチ回路２２ｂの状態を変化させる力が働かな
くなり、直前の出力Ｑを保持することが出来る。
【００５４】以上、本実施例によれば、ＨＢＬＮＫ信号
を元にイネーブル信号を発生させ、差動電圧コンパレー
タのバイアス電流を停止することが出来る。すなわち、
本実施例によれば、差動電圧コンパレータの動作が必要
な水平ブランキング期間のみ、該差動電圧コンパレータ
のバイアス電流をオンにすることが出来る。
を元にイネーブル信号を発生させ、差動電圧コンパレー
タのバイアス電流を停止することが出来る。すなわち、
本実施例によれば、差動電圧コンパレータの動作が必要
な水平ブランキング期間のみ、該差動電圧コンパレータ
のバイアス電流をオンにすることが出来る。
【００５５】このようにすることで、回路構成が単純で
動作電圧範囲の広い簡単な差動電圧コンパレータを用い
て、システム全体の消費電力を低減することが出来る。
動作電圧範囲の広い簡単な差動電圧コンパレータを用い
て、システム全体の消費電力を低減することが出来る。
【００５６】さらに、本実施例によれば、差動コンパレ
ータの後段にラッチ回路を設け、差動コンパレータの電
流停止と同時に、直前までの状態を保持することが出来
る。
ータの後段にラッチ回路を設け、差動コンパレータの電
流停止と同時に、直前までの状態を保持することが出来
る。
【００５７】ラッチ回路を設けることにより、直前の出
力状態を保持することが出来るので、水平ブランキング
期間以外のリーク電流などによる誤動作を防ぐことが出
来る。
力状態を保持することが出来るので、水平ブランキング
期間以外のリーク電流などによる誤動作を防ぐことが出
来る。
【００５８】また、本実施例によれば、参照電圧をＮ−
ｃｈトランジスタと電流源により構成するので、コンパ
レータの出力が不定になることを防ぐことが出来る。
ｃｈトランジスタと電流源により構成するので、コンパ
レータの出力が不定になることを防ぐことが出来る。
【００５９】なお、本実施例の駆動用集積回路は、ＣＣ
Ｄの垂直転送電極の駆動に限らず液晶表示装置などの転
送電極の駆動回路として用いることが出来る。
Ｄの垂直転送電極の駆動に限らず液晶表示装置などの転
送電極の駆動回路として用いることが出来る。
【００６０】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組合せ等が可能なことは当業者に自明
であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組合せ等が可能なことは当業者に自明
であろう。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
消費電力の低減をはかることの出来る駆動用集積回路を
提供することができる。
消費電力の低減をはかることの出来る駆動用集積回路を
提供することができる。
【図１】 本実施例のＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐ
ｌｅｄ Ｄｅｖｉｃｅ）とその周辺回路の構成を表すブ
ロック図である。
ｌｅｄ Ｄｅｖｉｃｅ）とその周辺回路の構成を表すブ
ロック図である。
【図２】 本発明の実施例によるＣＣＤの垂直転送電極
の駆動用集積回路（ＤＲＶ）１５の回路図である。
の駆動用集積回路（ＤＲＶ）１５の回路図である。
【図３】 垂直転送のタイミング図である。
【図４】 本実施例によるレベルシフト用コンパレータ
１７の回路図である。
１７の回路図である。
【図５】 本実施例によるラッチ回路２２の回路図であ
る。
る。
【図６】 ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄ
ｅｖｉｃｅ）とその周辺回路の構成を表すブロック図で
ある。
ｅｖｉｃｅ）とその周辺回路の構成を表すブロック図で
ある。
【図７】 従来のＤＲＶ５の回路図である。
【図８】 従来のレベルシフト用コンパレータ７の回路
図である。
図である。
【図９】 ３値ドライバー回路８の回路図である。
【図１０】 ２値ドライバー回路９の回路図である。
１…ＣＣＤ、２…ＡＳＰ、３…ＤＳＰ、４…ＴＧ、５、
１５…ＤＲＶ、７、１７…レベルシフト用コンパレー
タ、８…３値ドライバー、９…２値ドライバー、１０…
電圧分割回路、２０…参照電圧発生回路、２１、２８、
２９…インバータ、２２…ラッチ回路、２３、２６…Ｎ
−ｃｈトランジスタ、２４、２５…電流源、２７…Ｐ−
ｃｈトランジスタ、３０…スイッチ、３７…ＥＮ信号発
生用コンパレータ
１５…ＤＲＶ、７、１７…レベルシフト用コンパレー
タ、８…３値ドライバー、９…２値ドライバー、１０…
電圧分割回路、２０…参照電圧発生回路、２１、２８、
２９…インバータ、２２…ラッチ回路、２３、２６…Ｎ
−ｃｈトランジスタ、２４、２５…電流源、２７…Ｐ−
ｃｈトランジスタ、３０…スイッチ、３７…ＥＮ信号発
生用コンパレータ
Claims (6)
- 【請求項１】 入力された第１の制御信号の状態に応じ
て２つの状態のいずれかを選択して出力する比較回路
と、 入力された第２の制御信号に応じて所定の期間のみ前記
比較回路の消費電流を低減する消費電流低減手段と、 前記第２の制御信号に応じて、前記所定の期間のみ前記
比較回路の出力をハイインピーダンス状態にする出力制
御手段とを有する駆動用集積回路。 - 【請求項２】 入力された第１の制御信号の状態に応じ
て２つの状態のいずれかを選択して出力する比較回路
と、 入力された第２の制御信号に応じて所定の期間のみ前記
比較回路の消費電流を低減する消費電流低減手段と、 前記第２の制御信号に応じて、前記所定の期間のみ前記
比較回路の出力をハイインピーダンス状態にする出力制
御手段と、 前記第２の制御信号によって消費電流を低減すると同時
に直前までの前記比較回路の出力状態を保持する出力状
態保持手段とを有する駆動用集積回路。 - 【請求項３】 参照電圧を発生する参照電圧発生手段
と、 入力された第１の制御信号と前記参照電圧のレベルを比
較して、２つの状態のいずれかを選択して出力する比較
回路と、 入力された第２の制御信号に応じて所定の期間のみ前記
比較回路の消費電流を低減する消費電流低減手段と、 前記第２の制御信号に応じて、前記所定の期間のみ前記
比較回路の出力をハイインピーダンス状態にする出力制
御手段とを有する駆動用集積回路。 - 【請求項４】 参照電圧を発生する参照電圧発生手段
と、 入力された第１の制御信号と前記参照電圧のレベルを比
較して、２つの状態のいずれかを選択して出力する比較
回路と、 入力された第２の制御信号に応じて所定の期間のみ前記
比較回路の消費電流を低減する消費電流低減手段と、 前記第２の制御信号に応じて、前記所定の期間のみ前記
比較回路の出力をハイインピーダンス状態にする出力制
御手段と、 前記第２の制御信号によって消費電流を低減すると同時
に直前までの前記比較回路の出力状態を保持する出力状
態保持手段とを有する駆動用集積回路。 - 【請求項５】 前記消費電流低減手段は、前記比較回路
のバイアス電流を遮断することにより消費電流を低減す
る請求項１〜４のいずれか１つに記載の駆動用集積回
路。 - 【請求項６】 前記参照電圧発生手段は、定電流源とＭ
ＯＳトランジスタの直列接続で構成される請求項３又は
４記載の駆動用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001364790A JP2003169261A (ja) | 2001-11-29 | 2001-11-29 | 駆動用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001364790A JP2003169261A (ja) | 2001-11-29 | 2001-11-29 | 駆動用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003169261A true JP2003169261A (ja) | 2003-06-13 |
Family
ID=19174925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001364790A Withdrawn JP2003169261A (ja) | 2001-11-29 | 2001-11-29 | 駆動用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003169261A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100718646B1 (ko) | 2005-08-05 | 2007-05-15 | 삼성전자주식회사 | 아날로그-디지털 변환기 및 이를 포함하는 씨모스 이미지센서, 그리고 씨모스 이미지 센서의 동작 방법 |
| JP2007124084A (ja) * | 2005-10-26 | 2007-05-17 | Sanyo Electric Co Ltd | ３値パルス発生回路 |
| WO2008018363A1 (fr) * | 2006-08-09 | 2008-02-14 | Panasonic Corporation | dispositif d'entraînement de capteur d'image |
| US7420606B2 (en) | 2003-07-16 | 2008-09-02 | Matsushita Electric Industrial Co., Ltd. | Timing generator, solid-state imaging device and camera system |
| JP2009159271A (ja) * | 2007-12-26 | 2009-07-16 | Panasonic Corp | 固体撮像装置 |
-
2001
- 2001-11-29 JP JP2001364790A patent/JP2003169261A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7420606B2 (en) | 2003-07-16 | 2008-09-02 | Matsushita Electric Industrial Co., Ltd. | Timing generator, solid-state imaging device and camera system |
| KR100718646B1 (ko) | 2005-08-05 | 2007-05-15 | 삼성전자주식회사 | 아날로그-디지털 변환기 및 이를 포함하는 씨모스 이미지센서, 그리고 씨모스 이미지 센서의 동작 방법 |
| JP2007124084A (ja) * | 2005-10-26 | 2007-05-17 | Sanyo Electric Co Ltd | ３値パルス発生回路 |
| WO2008018363A1 (fr) * | 2006-08-09 | 2008-02-14 | Panasonic Corporation | dispositif d'entraînement de capteur d'image |
| JP2009159271A (ja) * | 2007-12-26 | 2009-07-16 | Panasonic Corp | 固体撮像装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2790215B2 (ja) | 半導体集積回路装置 | |
| US6556071B2 (en) | Semiconductor integrated circuit | |
| US6285213B1 (en) | Semiconductor integrated circuit device | |
| US6242948B1 (en) | Semiconductor integrated circuit device | |
| KR950002078B1 (ko) | 레벨 변환 회로 | |
| JP3702166B2 (ja) | チャージポンプ回路 | |
| KR19990044929A (ko) | 반도체 집적 회로 장치 | |
| JPH0423964B2 (ja) | ||
| JP2003169261A (ja) | 駆動用集積回路 | |
| US5272389A (en) | Level shifter circuit | |
| JP2008187525A (ja) | インバータ回路 | |
| US7405596B2 (en) | Driver circuit | |
| JP2585067B2 (ja) | Ｅｃｌ信号コンバータ | |
| US7295056B2 (en) | Level shift circuit | |
| US7521979B2 (en) | Ternary pulse generation circuit | |
| US7091751B2 (en) | Low-power and low-noise comparator having inverter with decreased peak current | |
| JPH09307817A (ja) | ドライバ回路 | |
| US7777712B2 (en) | Level shift circuit and display using same | |
| KR20090087063A (ko) | 레벨 시프트 회로, 레벨 시프트 회로의 구동 방법, 및 레벨 시프트 회로를 갖는 반도체 회로 장치 | |
| EP0437605A1 (en) | Bi-cmos clock driver with reduced crossover current | |
| JP2000221926A (ja) | ラッチ回路およびこれを搭載した液晶表示装置 | |
| JP2000101355A (ja) | 増幅回路及びそれを備えた半導体集積回路 | |
| JP4155123B2 (ja) | 半導体装置、これを用いた撮像装置および表示装置 | |
| JPH0795017A (ja) | レベルシフタ | |
| JP2003347924A (ja) | 電圧変換回路および半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |