JPH0795017A - レベルシフタ - Google Patents
レベルシフタInfo
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- JPH0795017A JPH0795017A JP3130275A JP13027591A JPH0795017A JP H0795017 A JPH0795017 A JP H0795017A JP 3130275 A JP3130275 A JP 3130275A JP 13027591 A JP13027591 A JP 13027591A JP H0795017 A JPH0795017 A JP H0795017A
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- JP
- Japan
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- terminal
- input terminal
- signal
- input
- level shifter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018557—Coupling arrangements; Impedance matching circuits
- H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 静的形態の出力信号を得ることができ、集積
化に適したレベルシフタを得る。 【構成】 本発明によるレベルシフタは、入力信号によ
って直接制御される第１トランジスタを含む出力段と、
入力信号を反復スパイク状信号と組合わせることにより
キャパシタンスを介して制御される別のトランジスタと
を具えるている。 【効果】 このレベルシフタは静的レベルシフタとして
作用するが、電流消費量が少なく、しかも集積化に当り
少ない表面積で済む。
化に適したレベルシフタを得る。 【構成】 本発明によるレベルシフタは、入力信号によ
って直接制御される第１トランジスタを含む出力段と、
入力信号を反復スパイク状信号と組合わせることにより
キャパシタンスを介して制御される別のトランジスタと
を具えるている。 【効果】 このレベルシフタは静的レベルシフタとして
作用するが、電流消費量が少なく、しかも集積化に当り
少ない表面積で済む。
Description
【０００１】
【産業上の利用分野】本発明は第１給電端子と出力端子
との間に充電通路を具え、出力端子と第２給電端子との
間に放電通路を具え、これらの通路を入力端子における
入力信号により互いに相補的に制御することができ、一
方の通路を入力端子に直流結合させ、他方の通路をキャ
パシタンスを介して入力端子に結合させたレベルシフタ
に関するものである。さらに本発明は、斯種のレベルシ
フタを具えているドライバ回路並びにこのようなドライ
バ回路を設けたディスプレイにも関するものである。
との間に充電通路を具え、出力端子と第２給電端子との
間に放電通路を具え、これらの通路を入力端子における
入力信号により互いに相補的に制御することができ、一
方の通路を入力端子に直流結合させ、他方の通路をキャ
パシタンスを介して入力端子に結合させたレベルシフタ
に関するものである。さらに本発明は、斯種のレベルシ
フタを具えているドライバ回路並びにこのようなドライ
バ回路を設けたディスプレイにも関するものである。
【０００２】
【従来の技術】上述したようなレベルシフタは本来既知
である。斯種従来のレベルシフタの作動は完全にダイナ
ミック（動的）なものであり、即ち、レベルシフタの出
力信号はスタチック（静的）な形態では利用できない。
従って、このレベルシフタの出力信号によって他の回路
を駆動させるには、これら他の回路が時間に対し臨界的
に作動するものとするか、これら他の回路をセーフガー
ド制御する特殊な手段を講じる必要がある。その理由
は、斯かる出力信号の少なくとも一方のレベルが安定し
ないからである。
である。斯種従来のレベルシフタの作動は完全にダイナ
ミック（動的）なものであり、即ち、レベルシフタの出
力信号はスタチック（静的）な形態では利用できない。
従って、このレベルシフタの出力信号によって他の回路
を駆動させるには、これら他の回路が時間に対し臨界的
に作動するものとするか、これら他の回路をセーフガー
ド制御する特殊な手段を講じる必要がある。その理由
は、斯かる出力信号の少なくとも一方のレベルが安定し
ないからである。
【０００３】
【発明が解決しようとする課題】本発明の目的は上述し
たような欠点を有さない冒頭にて述べた種類のレベルシ
フタを提供することにある。
たような欠点を有さない冒頭にて述べた種類のレベルシ
フタを提供することにある。
【０００４】
【課題を解決するための手段】本発明によるレベルシフ
タは、前記他方の通路の制御入力端子に制御電圧を再生
させるために、前記入力信号を反復信号と論理的に組合
わせて、前記キャパシタンスを介して前記制御入力端子
に供給し得るようにしたことを特徴とする。
タは、前記他方の通路の制御入力端子に制御電圧を再生
させるために、前記入力信号を反復信号と論理的に組合
わせて、前記キャパシタンスを介して前記制御入力端子
に供給し得るようにしたことを特徴とする。
【０００５】この場合、ギャパシタンスを介して制御入
力端子に転送される信号は反復信号により絶えず再生さ
れる。入力信号と反復信号との論理的組合わせにより、
レベルシフタは出力端子にて静的なレベルシフタとして
作用するようになり、即ち出力端子における両論理レベ
ルはほぼ一定となる。なお、反復信号とは規則的な時間
間隔後に繰り返し発生する信号だけでなく、不規則的な
時間間隔後及び／又は偏移波形で繰り返し発生する信号
も意味するものとする。
力端子に転送される信号は反復信号により絶えず再生さ
れる。入力信号と反復信号との論理的組合わせにより、
レベルシフタは出力端子にて静的なレベルシフタとして
作用するようになり、即ち出力端子における両論理レベ
ルはほぼ一定となる。なお、反復信号とは規則的な時間
間隔後に繰り返し発生する信号だけでなく、不規則的な
時間間隔後及び／又は偏移波形で繰り返し発生する信号
も意味するものとする。
【０００６】静的なレベルシフタと比較するに、本発明
によるレベルシフタは集積化に当り基板の表面積が少な
くて済む。さらに本発明によるレベルシフタの電力消費
量はかなり少なくなる。レベルシフタは、ディスプレ
イ、例えばＬＣＤディスプレイの行列配置された表示素
子を制御するドライバ回路に使用するのが好適である。
この場合、複数個のレベルシフタの多数のコンポーネン
トを、これら複数のレベルシフタに共通に使用し得るよ
うに有利に組合わせることができる。例えば、１つのス
パイク状信号発生器によって同じ反復信号を幾つものレ
ベルシフタに同時に供給することができる。このように
回路コンポーネントを共通に用いることにより、必要と
される表面積はかなり少なくて済む。
によるレベルシフタは集積化に当り基板の表面積が少な
くて済む。さらに本発明によるレベルシフタの電力消費
量はかなり少なくなる。レベルシフタは、ディスプレ
イ、例えばＬＣＤディスプレイの行列配置された表示素
子を制御するドライバ回路に使用するのが好適である。
この場合、複数個のレベルシフタの多数のコンポーネン
トを、これら複数のレベルシフタに共通に使用し得るよ
うに有利に組合わせることができる。例えば、１つのス
パイク状信号発生器によって同じ反復信号を幾つものレ
ベルシフタに同時に供給することができる。このように
回路コンポーネントを共通に用いることにより、必要と
される表面積はかなり少なくて済む。
【０００７】本発明によるレベルシフタ及びドライバ回
路は半導体基板に実現するか、又は所謂薄膜技法により
実現することもできる。なお、この点については J. C.
Erskine 及び P. A. Snopko による論文“A thin-fil
m-transistor-controlledliquid-crystal numeric disp
lay” IEEE TED 26 (5) 1979 , PP.802〜806 を参照さ
れたい。薄膜集積回路はディスプレイ用途に有利に用い
ることができ、この場合、例えばガラス板又は石英板の
ような基板上に回路を薄膜で集積化する。この場合、基
板は(LCD) ディスプレイのスクリーンの一部を形成す
る。従って、高密度の集積化を達成し得ることは明らか
である。
路は半導体基板に実現するか、又は所謂薄膜技法により
実現することもできる。なお、この点については J. C.
Erskine 及び P. A. Snopko による論文“A thin-fil
m-transistor-controlledliquid-crystal numeric disp
lay” IEEE TED 26 (5) 1979 , PP.802〜806 を参照さ
れたい。薄膜集積回路はディスプレイ用途に有利に用い
ることができ、この場合、例えばガラス板又は石英板の
ような基板上に回路を薄膜で集積化する。この場合、基
板は(LCD) ディスプレイのスクリーンの一部を形成す
る。従って、高密度の集積化を達成し得ることは明らか
である。
【０００８】以下図面を参照して説明するに、図１は半
導体基板上に集積化されるダイナミック（動的）レベル
シフタ10を示す。このレベルシフタ10は、第１給電端子
12と出力端子14との間のＰチャネルトランジスタ16及び
出力端子14と第２給電端子18との間のＮチャネルトラン
ジスタ20を具えている。第１給電端子12の電圧は、例え
ば５Ｖであり、第２給電端子18の電圧は、例えば−30Ｖ
である。入力端子22は入力信号を受信し、この入力信号
のレベル（例えば０〜５Ｖ）がレベルシフタ10により変
換される。入力端子22をトランジスタ16のゲートに直接
接続し、入力端子22とトランジスタ20のゲートとの間は
キャパシタンス24により容量結合させる。トランジスタ
20のゲートに対する制御放電通路も設け、この場合には
この放電通路が電流ミラー回路28の出力ブランチ26を具
えている。制御放電通路は、入力端子22における正の信
号転換部によりトランジスタ20のゲートに累積される電
荷を端子18に流すようにする。これに対し、Ｐ−ウェル
技法に固有のＰＮ接合30は入力端子22における負の信号
転換部の場合に同じような作用をする。制御放電通路並
びに前記PN接合はゲート電位が浮動しないようにする。
この回路の欠点は、入力信号の正の転換部後に短期間し
かトランジスタ20がターン・オンしないため、出力端子
14における出力信号の最低レベルが固定値にならないと
云うことにある。従って、出力信号により制御される回
路は、この出力信号の負の転換部に短期間だけ応答させ
る必要があるか、或いは入力側にてバッファリングする
必要がある。
導体基板上に集積化されるダイナミック（動的）レベル
シフタ10を示す。このレベルシフタ10は、第１給電端子
12と出力端子14との間のＰチャネルトランジスタ16及び
出力端子14と第２給電端子18との間のＮチャネルトラン
ジスタ20を具えている。第１給電端子12の電圧は、例え
ば５Ｖであり、第２給電端子18の電圧は、例えば−30Ｖ
である。入力端子22は入力信号を受信し、この入力信号
のレベル（例えば０〜５Ｖ）がレベルシフタ10により変
換される。入力端子22をトランジスタ16のゲートに直接
接続し、入力端子22とトランジスタ20のゲートとの間は
キャパシタンス24により容量結合させる。トランジスタ
20のゲートに対する制御放電通路も設け、この場合には
この放電通路が電流ミラー回路28の出力ブランチ26を具
えている。制御放電通路は、入力端子22における正の信
号転換部によりトランジスタ20のゲートに累積される電
荷を端子18に流すようにする。これに対し、Ｐ−ウェル
技法に固有のＰＮ接合30は入力端子22における負の信号
転換部の場合に同じような作用をする。制御放電通路並
びに前記PN接合はゲート電位が浮動しないようにする。
この回路の欠点は、入力信号の正の転換部後に短期間し
かトランジスタ20がターン・オンしないため、出力端子
14における出力信号の最低レベルが固定値にならないと
云うことにある。従って、出力信号により制御される回
路は、この出力信号の負の転換部に短期間だけ応答させ
る必要があるか、或いは入力側にてバッファリングする
必要がある。
【０００９】
【実施例】図２は前述したような欠点を有さない本発明
によるレベルシフタ40の一実施例を示す。なおここに図
１におけるものに対応する部分には同一参照番号を付し
て示してある。本例では、入力端子22をＮチャネルトラ
ンジスタ20のゲートに直接容量結合させる代りに、入力
信号を先ずロジックゲート42にてスパイク状の反復信号
と組合わせる。ロジックゲート42の一方の入力端子は信
号入力端子22に接続し、他方の入力端子はスパイク状反
復信号発生器44に接続する。図２に示す回路における種
々の点に現われる信号を図３に示す。一番上のラインＶ
22は入力端子22における入力信号を示す。２番目のライ
ンＶ1 はスパイク状信号発生器44のスパイク状反復出力
信号を示し、３番目のラインＶ2 はロジックゲート42に
て組合わされて、キャパシタンス24に送られる信号を示
す。第４番目のラインＶ3 は、キャパシタンス24により
ろ波されて、トランジスタ20のゲートに現われる信号を
示し、第５番目のラインＶ14はレベルシフタの出力端子
14に現われる出力信号を示している。ロジックゲート42
での組合わせ処理により、トランジスタ20のゲート電圧
は周期的に再生される。このことは斯かるゲート電圧の
論理高レベルが所定の範囲内で高レベルのまゝとなり、
従って出力信号Ｖ14の低レベルも所定の範囲内で低レベ
ルのまゝとなる。
によるレベルシフタ40の一実施例を示す。なおここに図
１におけるものに対応する部分には同一参照番号を付し
て示してある。本例では、入力端子22をＮチャネルトラ
ンジスタ20のゲートに直接容量結合させる代りに、入力
信号を先ずロジックゲート42にてスパイク状の反復信号
と組合わせる。ロジックゲート42の一方の入力端子は信
号入力端子22に接続し、他方の入力端子はスパイク状反
復信号発生器44に接続する。図２に示す回路における種
々の点に現われる信号を図３に示す。一番上のラインＶ
22は入力端子22における入力信号を示す。２番目のライ
ンＶ1 はスパイク状信号発生器44のスパイク状反復出力
信号を示し、３番目のラインＶ2 はロジックゲート42に
て組合わされて、キャパシタンス24に送られる信号を示
す。第４番目のラインＶ3 は、キャパシタンス24により
ろ波されて、トランジスタ20のゲートに現われる信号を
示し、第５番目のラインＶ14はレベルシフタの出力端子
14に現われる出力信号を示している。ロジックゲート42
での組合わせ処理により、トランジスタ20のゲート電圧
は周期的に再生される。このことは斯かるゲート電圧の
論理高レベルが所定の範囲内で高レベルのまゝとなり、
従って出力信号Ｖ14の低レベルも所定の範囲内で低レベ
ルのまゝとなる。
【００１０】スパイク状信号の代りに、任意波形の信号
を短期間ロジックゲート42に繰り返し供給し得る場合に
は、このような任意波形の信号を用いることができる。
図４は、スパイク状信号発生器44並びに電流ミラー28の
入力ブランチを複数個のレベルシフタａ───ｎにより
共用する本発明によるｎ個のレベルシフタのアレイの例
を示す。この例のようにすれば、集積化に必要な表面積
が少なくて済み、又電流消費量も少なくて済むと云う利
点がある。この図４に示すレベルシフタａ───ｎの各
素子には、図２における素子に対応するものに同じ部番
にａ────ｎを付して示してある。
を短期間ロジックゲート42に繰り返し供給し得る場合に
は、このような任意波形の信号を用いることができる。
図４は、スパイク状信号発生器44並びに電流ミラー28の
入力ブランチを複数個のレベルシフタａ───ｎにより
共用する本発明によるｎ個のレベルシフタのアレイの例
を示す。この例のようにすれば、集積化に必要な表面積
が少なくて済み、又電流消費量も少なくて済むと云う利
点がある。この図４に示すレベルシフタａ───ｎの各
素子には、図２における素子に対応するものに同じ部番
にａ────ｎを付して示してある。
【００１１】上述した例はいずれもＮチャネルトランジ
スタの組合わせ制御に関連していることに留意すべきで
ある。相補的な場合、即ちＰチャネルトランジスタの容
量的制御の場合における同様な回路も同じような方法で
制御することができる。例えば、２個のＮチャネルトラ
ンジスタから成るプッシュプル段の場合にも同じ原理を
用いることができることにも留意すべきである。
スタの組合わせ制御に関連していることに留意すべきで
ある。相補的な場合、即ちＰチャネルトランジスタの容
量的制御の場合における同様な回路も同じような方法で
制御することができる。例えば、２個のＮチャネルトラ
ンジスタから成るプッシュプル段の場合にも同じ原理を
用いることができることにも留意すべきである。
【００１２】最後に、上述した例で用いたような電流ミ
ラーの代りに、他の制御入力放電通路、例えば高オーム
ポリダイオードのようなダイオード、抵抗又は抵抗とダ
イオードを並列に接続したようなものを用いることがで
きると云うことにも留意すべきである。
ラーの代りに、他の制御入力放電通路、例えば高オーム
ポリダイオードのようなダイオード、抵抗又は抵抗とダ
イオードを並列に接続したようなものを用いることがで
きると云うことにも留意すべきである。
【図１】ダイナミックレベルシフタの一例を示す回路図
である。
である。
【図２】本発明によるレベルシフタの一例を示す回路図
である。
である。
【図３】図２に示した回路の種々の点における電圧波形
を示す図である。
を示す図である。
【図４】本発明によるレベルシフタのアレイを示す図で
ある。
ある。
10 レベルシフタ 12 第１給電端子 14 出力端子 16 Ｐチャネルトランジスタ 18 第２給電端子 20 Ｎチャネルトランジスタ 22 入力端子 24 キャパシタンス 26 電流ミラーの出力ブランチ 28 電流ミラー 30 ＰＮ接合 40 レベルシフタ 42 ロジックゲート 44 スパイク状信号発生器
Claims (9)
- 【請求項１】 第１給電端子と出力端子との間に充電通
路を具え、出力端子と第２給電端子との間に放電通路を
具え、これらの通路を入力端子における入力信号により
互いに相補的に制御することができ、一方の通路を入力
端子に直流結合させ、他方の通路をキャパシタンスを介
して入力端子に結合させたレベルシフタにおいて、前記
他方の通路の制御入力端子に制御電圧を再生させるため
に、前記入力信号を反復信号と論理的に組合わせて、前
記キャパシタンスを介して前記制御入力端子に供給し得
るようにしたことを特徴とするレベルシフタ。 - 【請求項２】 前記レベルシフタが反復パルス信号発生
用のスパイク状信号発生器及びこのパルス信号を入力信
号と組合わせるロジックゲートを具えていることを特徴
とする請求項１のレベルシフタ。 - 【請求項３】 前記制御入力端子に対する他の放電通路
内に電流ミラーの出力ブランチを配置し、この出力ブラ
ンチを前記制御入力端子と前記第２給電端子との間に設
けたことを特徴とする請求項１のレベルシフタ。 - 【請求項４】 請求項１，２又は３のいずれかに記載の
レベルシフタを１個以上具えているドライバ回路。 - 【請求項５】 複数個のレベルシフタを具え、これらの
レベルシフタに次のコンポーネントの少なくとも１つ、
即ち、 −反復信号発生用のスパイク状信号発生器； −電流ミラーの入力ブランチ； を共通に用い、前記電流ミラーの各出力ブランチを、関
連する他方の通路の制御入力端子と前記第２給電端子と
の間の他の放電通路内に接続したことを特徴とする請求
項４のドライバ回路。 - 【請求項６】 前記ドライバ回路を半導体基板に集積化
したことを特徴とする請求項４又は５のドライバ回路。 - 【請求項７】 行列配置された画素マトリックスを具
え、この画素マトリックスの行又は列電極を制御するた
めに請求項４又は５のドライバ回路を設けたことを特徴
とするディスプレイ。 - 【請求項８】 前記ディスプレイをガラス板又は石英板
のような基板上に設け、前記ドライバ回路を少なくとも
部分的に前記基板に集積化したことを特徴とする請求項
７のディスプレイ。 - 【請求項９】 請求項７又は８に記載のディスプレイを
具えているデータディスプレイ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90201157 | 1990-05-07 | ||
| CH90201157.6 | 1990-05-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795017A true JPH0795017A (ja) | 1995-04-07 |
Family
ID=8205009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130275A Pending JPH0795017A (ja) | 1990-05-07 | 1991-05-07 | レベルシフタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5212474A (ja) |
| JP (1) | JPH0795017A (ja) |
| KR (1) | KR100188380B1 (ja) |
| DE (1) | DE69124134T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10173657A (ja) * | 1996-12-13 | 1998-06-26 | Fujitsu Ltd | 伝送装置 |
| US6460046B1 (en) * | 1999-06-01 | 2002-10-01 | Navigation Technologies Corp. | Method and system for forming, storing and using sets of data values |
| US6836159B2 (en) * | 2003-03-06 | 2004-12-28 | General Electric Company | Integrated high-voltage switching circuit for ultrasound transducer array |
| JP4754193B2 (ja) * | 2003-09-08 | 2011-08-24 | ゼネラル・エレクトリック・カンパニイ | 超音波トランスデューサ・アレイの高電圧スイッチングのための方法及び装置 |
| JP3915815B2 (ja) * | 2005-03-23 | 2007-05-16 | サンケン電気株式会社 | レベルシフト回路および電源装置 |
| US8659341B2 (en) | 2011-05-02 | 2014-02-25 | Analog Devices, Inc. | System and method for level-shifting voltage signals using a dynamic level-shifting architecture |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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