JP4754193B2 - 超音波トランスデューサ・アレイの高電圧スイッチングのための方法及び装置 - Google Patents

超音波トランスデューサ・アレイの高電圧スイッチングのための方法及び装置 Download PDF

Info

Publication number
JP4754193B2
JP4754193B2 JP2004200350A JP2004200350A JP4754193B2 JP 4754193 B2 JP4754193 B2 JP 4754193B2 JP 2004200350 A JP2004200350 A JP 2004200350A JP 2004200350 A JP2004200350 A JP 2004200350A JP 4754193 B2 JP4754193 B2 JP 4754193B2
Authority
JP
Japan
Prior art keywords
voltage
programming
level
switch
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004200350A
Other languages
English (en)
Other versions
JP2005081140A (ja
Inventor
ロバート・ジー・ウッドニッキ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
General Electric Co
Original Assignee
General Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/605,093 external-priority patent/US6759888B1/en
Application filed by General Electric Co filed Critical General Electric Co
Publication of JP2005081140A publication Critical patent/JP2005081140A/ja
Application granted granted Critical
Publication of JP4754193B2 publication Critical patent/JP4754193B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6874—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor in a symmetrical configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches

Landscapes

  • Ultra Sonic Daignosis Equipment (AREA)
  • Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)
  • Electronic Switches (AREA)

Description

本発明は一般的に云えば集積高電圧スイッチング回路に関するものである。具体的には、本発明は素子のアレイ（配列体）に関連して使用するための集積高電圧スイッチング回路に関するものである。このようなアレイには、下記に限定するものではないが、超音波トランスデューサ・アレイ、液晶表示装置画素アレイなどが含まれる。
例示を目的として、本発明の様々な実施形態を超音波イメージングに使用するための超音波トランスデューサ・アレイ、例えば、いわゆる「モザイク環状アレイ」に関して説明する。モザイク環状アレイは、超音波トランスデューサの有効開口を非常に小さい小素子のモザイクに分割し、次いでこれらの小素子を電子スイッチに接続することによってこれらの小素子から環状の素子を形成すると云う考え方を用いている。ところで、これらのアレイ素子の幾何形状は環状の形に限定されない。これらのアレイ「素子」は、スイッチ構成設定を変更することによって、走査を実行するためにモザイク・アレイの表面に沿って「電子的に動かす」ことができる。他の素子構成設定によりビーム・ステアリングが可能になり、これにより体積測定データ集合を取得する能力が得られる。複数の同心環状素子の構成設定により、素子形状を音波位相面に整合させることによって最適な超音波画像品質が得られる。本発明のスイッチはモザイク・アレイに使用することに限定されず、むしろ標準的な超音波トランスデューサについても使用することが可能である。
従来の超音波イメージング・システムは超音波トランスデューサ・アレイを有し、これらのトランスデューサは超音波ビームを送信し、次いで検査中の対象物からの反射されたビームを受信するために使用されている。このような走査（スキャン）は一連の測定を有し、これらの測定では、集束された超音波を送信し、短い期間の後にシステムにより受信モードに切り替えて、反射された超音波を受信し、ビーム形成し、表示のために処理する。典型的には、送信及び受信は各測定の際に同じ方向に集束されて、音波ビームすなわち走査線に沿った一連の点からデータを取得する。受信器は反射された超音波を受信するとき走査線に沿った相次ぐ距離(range) に動的に焦点合わせされる。
超音波イメージングの場合、アレイは典型的には、一列又は複数列に配列されて別々の電圧で駆動される複数のトランスデューサを有する。印加電圧の時間遅延（又は位相）及び振幅を選択することによって、所与の列内の個々のトランスデューサを制御することにより、それらのトランスデューサから発生される超音波が組み合わさって形成する正味の超音波が、好ましいベクトル方向に進行し且つそのビームに沿った選択された区域に集束されるようにすることができる。
この同じ原理が、超音波プローブを使用して、受信モードにおいて反射された音波を受信するときに適用される。受信中のトランスデューサで発生された電圧は、正味の信号が対象物内の単一の焦点区域から反射された超音波を表すように合算される。送信モードの場合と同様に、超音波エネルギのこの集束受信は各受信トランスデューサからの信号に対して別々の時間遅延（又は位相シフト）及び利得を与えることによって達成される。時間遅延は、受信時の動的集束を行うために帰還信号の深さの増大につれて調節される。
形成される画像の品質又は分解能は、一部は、トランスデューサ・アレイの送信開口及び受信開口をそれぞれ構成するトランスデューサの数の関数である。従って、高画像品質を達成するためには、二次元又は三次元イメージング用途の両方においてトランスデューサの数を多くすることが望ましい。超音波トランスデューサは典型的には手持ち型の超音波プローブ内に配置され、該超音波プローブは可撓性ケーブルを介して電子装置に接続され、該電子装置はトランスデューサ信号を処理して超音波画像を生成する。超音波プローブは超音波送信回路及び超音波受信回路の両方を備えることができる。
個々の超音波トランスデューサを駆動するために送信回路内に高電圧部品を含むと共に、この高電圧駆動回路に送信信号を供給するために低電圧高密度ディジタル論理回路を使用することが知られている。高電圧駆動回路は典型的には、ほぼ１００ボルトまでの電圧で動作し、他方、低電圧論理回路はＴＴＬ論理回路の場合に５ボルト程度の動作電圧を有する。高電圧駆動回路は個別部品として又は集積回路として製造することができ、低電圧論理回路は別個の集積回路として製造するか又は単一のチップ上に高電圧回路と組み合わせることができる。高電圧駆動回路及び低電圧論理回路を含む送信回路に加えて、トランスデューサ・ヘッドは低ノイズ低電圧アナログ受信回路を含むことができる。低電圧受信回路は典型的には、送信論理回路と同様に５ボルト程度の動作電圧を有しており、また低電圧受信回路は別個の集積回路であってもよいし、或いはモノリシック集積回路として低電圧送信論理回路と共に製造してもよい。
高品質の超音波画像を達成するようにトランスデューサの数を最大にするため、回路が超音波プローブ内部に配置されるか又は該プローブとは別個の電子回路内に配置されるかに拘わらず、できるだけ小さい容積内にできるだけ多くの回路を集積させて、回路のサイズ及び複雑さを低減することが望ましい。更に、用途によっては、例えば、超高周波（ＶＨＦ）超音波イメージングの用途によっては、送信回路をできる限りトランスデューサの近くに配置して長いケーブルによる信号負荷を避けることが要求される。
更に、集積回路は、選択された超音波トランスデューサを送信の際には関連した高電圧駆動回路に結合すると共に受信の際には関連した受信器に結合するためのスイッチを含んでいなければならない。集積高電圧駆動回路を用いる提案された超音波トランスデューサ・アレイの一つは、いわゆる「モザイク環状アレイ」である。モザイク環状アレイ型超音波プローブでは、送信時に使用される高電圧に耐えることのできるマトリクス及びアクセス・スイッチの両方が必要である。同時に、アレイが４００００を越えるほどのスイッチを含んでいるので、低電力動作は考慮すべき重要な事項である。更に、多数のこのようなスイッチを直列に縦続接続することが可能でなければならない。最後に、スイッチは付加的な論理とは独立にその状態を保持する能力を有し、それによって所要のディジタル回路を簡単化し、また異なる送信及び受信開口の使用を可能にするべきである。
現在では、超音波装置は、一般的に一デバイス当り８個のスイッチよりなるグループに分けて実装されている商業上入手可能な高電圧スイッチ集積回路を使用している。この技術についての代表的な特許は米国特許第４５９５８４７号である。一般的に、このデバイスは、背中合わせに集積した高電圧ＤＭＯＳスイッチを使用している。これは、デバイス内に含まれる寄生ボディー・ダイオードに起因する必要条件として従来技術ではよく知られている。（例えば、技術誌「Proc. PowerCon 7: Seventh National Solid-State Power Conversion Conference, San Diego, California, March 1980 」に所載のFragale 等による論文「Using the Power MOSFET's Integral Reverse Rectifier 」を参照されたい）。このデバイスの重要な特徴は、高電圧に対してゲート制御端子を浮動させながら両方の信号端子にかかる高電圧に耐える能力である。スイッチをこのように動作できるようにするためにレベル・シフターが用いられている。
本発明のものと同様な一用途は、液晶表示装置（ＬＣＤ）を駆動することである。ＬＣＤは高い電圧（１００Ｖ）を必要とするが、高電流を必要としない。ＬＣＤ駆動回路の問題に対する解決策が、「A Versatile Micropower High-Voltage Flat-Panel Display Driver etc.」と題するDoutreloigne等による論文、並びに欧州公告特許出願第１０８９４３３号にも開示されている。このデバイスはまた高電圧ＤＭＯＳスイッチを使用しているが、動的にバイアスされるレベル・シフターも使用している。動的にバイアスされるレベル・シフターを使用する利点は、静的電力を散逸させないことである。制御電圧の動的記憶技術は従来技術ではよく知られており、商業上の電子機器において普及しているダイナミック・シフト・レジスタ及びダイナミックＲＡＭにおいて最も多く見出される。特に、米国特許第５２１２４７４号には、電圧の動的記憶を使用して低電力で小さい形状係数のデバイスを達成する高電圧レベル・シフターが開示されている。
Zanuccoli 等による米国特許第６２８８６０３号には、Doutreloigne等によって開示されたものと同様な態様で動作し、且つスイッチ端子における供給電圧に関係なく動作する改善された能力を有する高電圧双方向スイッチが開示されている。このデバイスはまた、スイッチＦＥＴのゲート上の制御電圧を記憶する動的レベル・シフターを使用している。該デバイスは単一のＮＭＯＳデバイスと共に動作させるために改造されており、これを可能にするには多大な努力を必要とする。
米国特許第４５９５８４７号 欧州公開特許出願第１０８９４３３号 米国特許第５２１２４７４号 米国特許第６２８８６０３号
超音波トランスデューサ・アレイにおいて、電力消費を低くしながら、送信時に使用される高電圧に耐えることのできるマトリクス及びアクセスの両方のスイッチが必要とされている。多数のこのようなスイッチは直列に縦続接続することが可能でなければならない。また、モザイク環状アレイにおいて、超音波トランスデューサ相互間の厳しいピッチに適合させるためにできる限り小さくした集積高電圧スイッチング素子が必要とされる。最後に、これらのスイッチは、オン抵抗の変化を制御しながら、付加的な論理回路に関係なくそれらの状態を保持する能力を有しているべきである。
本発明は、高電圧スイッチング回路、該高電圧スイッチング回路を取り入れたデバイス、並びに高電圧スイッチング回路をプログラムする方法を対象とする。開示した実施形態は超音波トランスデューサ・アレイに使用するのに適しているが、本書で開示する高電圧スイッチング回路は超音波イメージング用途に限定されない。
本発明の一面は、オン及びオフ状態を持ち且つ寄生ゲート容量を有するスイッチを動作させる方法であり、該スイッチは、共有ゲート端子を有する一対のＤＭＯＳＦＥＴを含んでおり、該一対のＤＭＯＳＦＥＴのソースは互いに接続され、該一対のＤＭＯＳＦＥＴの一方のドレインはスイッチの入力端子に接続され且つ他方のドレインはスイッチの出力端子に接続され、前記共有ゲート端子はプログラミング・トランジスタのドレインに接続され、プログラミング・トランジスタのゲートはゲート電圧を受け取り、プログラミング・トランジスタのソースはプログラミング電圧を受け取り、該一対のＤＭＯＳＦＥＴのドレインはバイアス電圧レベルにバイアスされている。本方法は以下のステップ、すなわち、（ａ）プログラミング電圧の第１のレベルからプログラミング電圧の第２のレベルへ遷移させるステップであって、プログラミング電圧の第２のレベルはプログラミング電圧の第１のレベルよりも低く、且つスイッチをターンオンするのに充分な大きさだけバイアス電圧レベルよりも高くなっている、ステップと、（ｂ）プログラミング・トランジスタ・ゲート電圧の第１のレベルからプログラミング・トランジスタ・ゲート電圧の第２のレベルへ遷移させるステップであって、プログラミング・トランジスタ・ゲート電圧の第１のレベルはプログラミング電圧の第１のレベルにほぼ等しく、また、プログラミング・トランジスタ・ゲート電圧の第２のレベルは、プログラミング・トランジスタをターンオンするのに充分な大きさだけプログラミング電圧の第２のレベルよりも低くなっていて、これによってプログラミング電圧の第２のレベルがプログラミング・トランジスタを介してスイッチの共有ゲート端子に印加されるようになっている、ステップとを含んでいる。
本発明の別の一面は、（ａ）オン及びオフ状態を持ち且つ寄生ゲート容量を有するスイッチであって、当該スイッチは、共有ゲート端子を有する一対のＤＭＯＳＦＥＴを含んでおり、該一対のＤＭＯＳＦＥＴのソースは互いに接続され、該一対のＤＭＯＳＦＥＴの一方のドレインはスイッチの入力端子に接続され且つ他方のドレインはスイッチの出力端子に接続され、該一対のＤＭＯＳＦＥＴのドレインはバイアス電圧レベルにバイアスされている、スイッチと、（ｂ）前記スイッチをターンオン及びターンオフするための制御回路であって、（ｂ１）スイッチの共有ゲート端子に接続されたドレインと、プログラミング電圧を受け取るように接続されたソースと、プログラミング・トランジスタ・ゲート電圧を受け取るように接続されたゲートとを有するプログラミング・トランジスタと、（ｂ２）プログラミング電圧の第１のレベルからプログラミング電圧の第２のレベルへの第１の遷移を生じさせる第１の回路であって、プログラミング電圧の第２のレベルはプログラミング電圧の第１のレベルよりも低く、且つスイッチをターンオンするのに充分な大きさだけバイアス電圧レベルよりも高くなっている、第１の回路と、（ｂ３）プログラミング・トランジスタ・ゲート電圧の第１のレベルからプログラミング・トランジスタ・ゲート電圧の第２のレベルへの第２の遷移を生じさせる第２の回路であって、プログラミング・トランジスタ・ゲート電圧の第１のレベルはプログラミング電圧の第１のレベルにほぼ等しく、また、プログラミング・トランジスタ・ゲート電圧の第２のレベルはプログラミング・トランジスタをターンオンするのに充分な大きさだけプログラミング電圧の第２のレベルよりも低くなっていて、これによりプログラミング電圧の第２のレベルがプログラミング・トランジスタを介してスイッチの共有ゲート端子に印加されるようになっている、第２の回路とを含んでいる制御回路と、を有している回路である。
本発明の更に別の一面は、（ａ）オン及びオフ状態を持ち且つ寄生ゲート容量を有するスイッチであって、当該スイッチは、共有ゲート端子を有する一対のＤＭＯＳＦＥＴを含んでおり、該一対のＤＭＯＳＦＥＴのソースは互いに接続され、該一対のＤＭＯＳＦＥＴの一方のドレインはスイッチ入力端子に接続され且つ他方のドレインはスイッチ出力端子に接続されている、スイッチと、（ｂ）前記スイッチをターンオン及びターンオフするための制御回路であって、（ｂ１）入力端子及び出力端子を有する第１のレベル・シフターと、（ｂ２）スイッチの共有ゲート端子に接続されたドレインを有するプログラミング・トランジスタとを含んでおり、該プログラミング・トランジスタのソースは、該プログラミング・トランジスタが電流をそこから引き込むための第１の端子に接続され、また該プログラミング・トランジスタのゲートは、第１のレベル・シフターによる出力電圧から導き出された電圧を受け取るように接続されている、制御回路と、（ｃ）スイッチ出力端子と第２の端子との間に接続された抵抗と、を有している回路である。スイッチは下記の条件に応答してターンオンする。すなわち、第１のゲート制御電圧レベルを第１のレベル・シフターの入力端子に印加して、その結果プログラミング・トランジスタが電流を通すようにしながら、第１及び第２のバイアス電圧レベルを第１及び第２の端子にそれぞれ印加して、スイッチをターンオンするスイッチ・ゲート−ソース間電圧を生じさせる。
本発明のまた更に別の一面は、（ａ）オン及びオフ状態を持ち且つ寄生ゲート容量を有するスイッチであって、当該スイッチは、共有ゲート端子を有する一対のＤＭＯＳＦＥＴを含んでおり、該一対のＤＭＯＳＦＥＴのソースは互いに接続され、該一対のＤＭＯＳＦＥＴの一方のドレインはスイッチの入力端子に接続され且つ他方のドレインはスイッチの出力端子に接続され、該一対のＤＭＯＳＦＥＴのドレインはバイアス電圧レベルにバイアスされている、スイッチと、（ｂ）該スイッチをターンオン及びターンオフするための制御回路であって、当該制御回路は第１及び第２の制御状態を持ち、該第１及び第２の制御状態の各々は、制御回路の異なる端子に印加されるプログラミング電圧及びプログラミング・ゲート電圧の関数である、制御回路と、を有しているデバイスである。制御回路の第１の制御状態では、プログラミング電圧は第１の電圧レベルを持ち、且つプログラミング・ゲート電圧は第１の電圧レベルよりも低い電圧レベルを持ち、その結果スイッチがオンになっている。制御回路の第２の制御状態では、プログラミング電圧は第１の電圧レベルよりも低い第２の電圧レベルを持ち、且つプログラミング・ゲート電圧は第２の電圧レベルよりも低い電圧レベルを持ち、その結果スイッチがオフになっている。
本発明の更に別の一面は、高電圧スイッチング回路を動作させる方法であり、本方法は、第１のプログラミング電圧を高電圧スイッチング回路のゲートに印加することによって、所定のパラメータについて第１の値を含んでいる第１組の動作条件の下で高電圧スイッチング回路について第１のオン抵抗値をプログラムするステップと、パラメータが第２組の動作条件の下で第１の値から第２の値へ変わったことを判定するステップと、第１のプログラミング電圧とは異なる第２のプログラミング電圧をゲートに印加することによって第２組の動作条件の下で高電圧スイッチング回路について第２のオン抵抗値をプログラムするステップとを含んでいる。
本発明のまた更に別の一面は、高電圧スイッチング回路をプログラムする方法であり、本方法は、（ａ）第１及び第２の高電圧スイッチング回路を製造するステップと、（ｂ）第１の高電圧スイッチング回路が所望のオン抵抗を持つようにする第１のゲート−ソース間電圧を決定するステップと、（ｃ）第２の高電圧スイッチング回路が所望のオン抵抗を持つようにする第２のゲート−ソース間電圧を決定するステップであって、第１及び第２のゲート−ソース間電圧が異なっている、ステップと、（ｄ）前記ステップ（ｂ）の結果に依存した第１のゲート電圧を第１の高電圧スイッチング回路に供給するように制御回路をプログラムするステップと、（ｅ）前記ステップ（ｃ）の結果に依存した第２のゲート電圧を第２の高電圧スイッチング回路に供給するように制御回路をプログラムするステップとを含んでおり、第１及び第２のゲート電圧は相異なっているが、第１及び第２の高電圧スイッチング回路の動作中にほぼ同じオン抵抗を生じさせる。
本発明のその他の面は以下に開示される。
始めに、図面に示されているアースへの接続が簡略化されていることに留意されたい。開示した実施形態の各々において、アース端子は、しばしばＶSSと呼ばれる負電圧に接続される可能性がある。これをアースとして示すのが最も簡単であり且つ場合によっては実際にアースが用いられるが、アースは基準電圧であるに過ぎず、（アースに対して）正及び負である他の電圧も用途に応じて使用可能であることが理解されよう。
本発明は前述の問題を解決するスイッチング回路を対象とする。多数のスイッチを高電圧ＣＭＯＳ処理で直接的に集積させて、超音波送信パルス電圧に耐えるようにすることができる。ゲート電圧は各々のスイッチについて独自にプログラムすることができる。本発明は、動作電力を低くし、且つスイッチがオン状態であるときに実質的に漏洩電流を生じることなくスイッチを縦続接続できるようにする。また、本発明は、それら自身の局部メモリを有するスイッチ、すなわち、スイッチの状態を記憶する能力を持つスイッチを提供する。更に、本発明は、モザイク環状アレイに使用するのに充分に小さいスイッチを提供する。以下に、本発明の様々な実施形態について、例示を目的として図面を参照して説明する。
図１は、米国特許出願第１０／２４８９６８号に開示されている高電圧スイッチング回路を示す。トランジスタＭD1及びＭD2はＤＭＯＳＦＥＴであり、バイポーラ動作ができるように背中合わせに接続されている（両方のソース接続点が一緒に短絡接続されている）。この接続は、その接続がないと、寄生ボディー・ダイオードが超音波送信パルスの正又は負の位相の際にいずれかのデバイスのドレインからソースへの導電路を構成する恐れがあるので、不可欠である。
図１に示す実施形態では、両方のＭD1及びＭD2がターンオンされているときは常に電流がスイッチ端子Ｓ1 及びＳ2 を通って流れる。スイッチをターンオンするため、これらのデバイスのゲート電圧はそれらのソース電圧よりも閾値電圧だけ大きくしなければならない。閾値電圧を越えると、スイッチのオン抵抗はゲート電圧に逆比例して変化する。ソース電圧がドレイン電圧に近いので（オン抵抗が低く、電流が小さい場合）、ソース電圧は超音波送信パルス電圧に追従する。ゲート−ソース間電圧が一定に留まるようにするため、ゲート電圧もまた送信パルス電圧に追従する。これは、ソース及びゲートをスイッチ制御回路から隔離して、ソースに対してゲートに一定の電位を供給することによって達成することができる。前に述べたように、超音波についての従来技術では、これは静的（スタティック）レベル・シフターを使用して達成される。図１に示されている実施形態では、動的（ダイナミック）レベル・シフターが使用される。このレベル・シフターは次のように動作する。
トランジスタＭ4 は、ドレインとソースとの間のプロセス最大値（例えば、１００Ｖ）に耐えることのできる高電圧ＰＭＯＳトランジスタである。トランジスタＭ4 のソースは、図示のようにグローバル・スイッチ・ゲート・バイアス電圧Ｖg0（公称５Ｖ）でバイアスされる。スイッチをターンオンするため、トランジスタＭ4 のゲート電圧ＶP を高電圧（５Ｖ）から低電圧（０Ｖ）へ遷移させて、グローバル・バイアス電圧Ｖg0がトランジスタＭ4 を介してＦＥＴトランジスタＭD1及びＭD2の共有ゲート端子へ印加されるようにする。ＤＭＯＳスイッチ・ゲート電圧がドリフトしてＶg0よりも高くなったときにトランジスタＭ4 がターンオンするのを防止するために、ダイオードＤ１が設けられている。一旦スイッチ・ゲート電圧がＶg0に達すると、ＦＥＴトランジスタＭD1 及びＭD2 の寄生ゲート容量がこの電圧を保持する。この理由により、一旦スイッチ・ゲート電圧が安定化すると、トランジスタＭ4 は電力を保存するためにターンオフすることができる。トランジスタＭ4 のドレインにおける漏洩電流により最終的にスイッチ・ゲートにおけるバイアス電圧が散逸されるが、この電圧は必要な場合に周期的に再プログラムすることができる。スイッチ・オン状態がスイッチ・ゲート容量上に実効的に記憶されるという事実は、スイッチがそれ自身のメモリを有していることを意味し、これは、その目的のために余分な状態フリップフロップを設ける必要がないので有益である。
オン状態にあるとき、スイッチはゲート・クランプＮＭＯＳトランジスタＭ1 を使用してターンオフすることができる。これを行うには、トランジスタＭ2 、Ｍ3 、Ｍ5 及びＭ6 で構成されたレベル・シフターを使用して、トランジスタＭ1 のゲートにターンオン電圧を印加する。このトランジスタがターンオンされたとき、スイッチ・ゲート電圧がスイッチ・ソース電圧に等しくなるように強制され、これによりスイッチＭD1 及びＭD2 をオフ状態へ遷移させる。これらの電圧を等しくする作用は、上述のターンオン動作後にゲート容量に残されている電荷を効果的に散逸させる。電荷が除かれると、トランジスタＭ1 はオンに留めておく必要はない。これは、一旦スイッチが安定化すると、このデバイスのための制御レベル・シフター回路をターンオフできることを意味し、これにより電力が節約される。再び、オフ状態はしばらくの間記憶することができ、必要な場合は再プログラムすることできる。
更に図１について説明すると、回路は更にバイアス抵抗Ｒ1 を含んでおり、該抵抗はスイッチの一端子（すなわち、Ｓ2 ）が一定の電位Ｖtbに保たれるようにする。この電圧は、この端子に通常接続される超音波トランスデューサをバイアスするために使用され、またトランスデューサをその定常状態へ素速く戻すための「ブリード(bleed) 抵抗」として作用する。Ｒ1 の追加はまた、スイッチを縦続接続することを可能にする。アースへの追加の経路がないと、浮動端子が既知の電位ではないので２つの他のスイッチの間に隔離されているスイッチを確実にターンオンすることが出来ないことがある。ソース電圧が効果的に制御されないので、バイアス抵抗を省くことはＤＭＯＳゲート−ソース端子上に予測不可能な電圧を残させることになる。この電圧はスイッチをターンオンするには低く過ぎることがあり、或いはスイッチを不正なオン抵抗でターンオンすることがあり、或いはそのデバイスを損傷させるほどの大きさになることがある。
図２は、製造されたときの高電圧スイッチング回路のサイズを小さくする本発明の一実施形態を示す。ダイオードＤ１（図１参照）は、回路を特殊な方法で動作させる場合には除去することができる。ここで、トランジスタＭ4 はＶg0ではなくＶddに対してバイアスされていることに注意されたい。これにより余分なグローバル信号線が除去され、そのための場所が節約される。更に、全てのＰＭＯＳトランジスタ（Ｍ3 、Ｍ4 、Ｍ5 及びＭ7 ）に同じドーピングされたウェル（井戸状の領域）を共有させることができ、これにより回路密度が更に改善される。トランジスタＭ7 及びＭ8 は、この新規なバイアス方式のための制御電圧についてのレベル・シフターを構成する。図１に示された回路では、通常、トランスデューサ・バイアス電圧Ｖtbに対する２つのＤＭＯＳＦＥＴトランジスタＭD1及びＭD2のＶgsを越えるターンオン電圧をプログラムするために、Ｖg0が使用される。図２に示された回路では、Ｖg0を使用せずに同じ効果を達成する２つの方法がある。すなわち、１）プログラムの際に、差Ｖdd−Ｖtbがスイッチのターンオンのためにプログラムすべき所望のＶgsに等しくなるように、Ｖｔｂを変更する。２）プログラムの際に、差Ｖdd−Ｖtbがスイッチのターンオンのためにプログラムすべき所望のＶgsに等しくなるように、Ｖddを変更する。
例えば、差Ｖdd−Ｖtbがプログラムすべき所望のＶgsに等しくなるようにターンオン・プログラミング電圧レベルをＶddにより変更する場合、Ｖddが２つの電圧レベルの間を遷移する。超音波トランスデューサを駆動するとき、送信パルスが高駆動電圧、例えば４０Ｖまで上昇する。トランスデューサの駆動中、Ｖddは少なくとも駆動電圧、すなわち４０Ｖに等しくなければならない。しかしながら、トランスデューサ・バイアス電圧Ｖtbに対するスイッチのプログラミング中、電圧Ｖddはより低い電圧レベルへ遷移する。具体的な考察のために、Ｖtbが２０Ｖであると仮定する。この場合、スイッチをターンオンするために、電圧Ｖddは、４０Ｖから、スイッチ・トランジスタがターンオンするゲート−ソース間電圧Ｖgsに依存してＶddとＶtbとの間の差が５〜１０Ｖになるようなレベルへ遷移させなければならない。この場合、Ｖddはスイッチのターンオンのために４０Ｖから２５〜３０Ｖへ遷移させなければならない。
図２について更に説明すると、ゲート・プログラミング・トランジスタをＭ4 と表している。このデバイスのゲート−ソース間電圧は、スイッチをターンオンするために使用されるまでゼロ・ボルトに保たれる。これは、図２に示されるように、Ｖdd電圧で同様にバイアスされている（トランジスタＭ7 及びＭ8 で構成された）レベル・シフターを用いて行うことができる。スイッチをターンオンするためには、電荷がＶddからトランジスタＭ4 を通ってトランジスタＭD1及びＭD2のゲートへ流れることができるように、トランジスタＭ4 をターンオンしなければならない。前の段落で述べた２つのプログラミング方法のうちの２番目の方法では、これを達成するには、先ず電圧Ｖddをターンオン・プログラミング電圧へ低下させ、次いでトランジスタＭ4 をターンオンする。トランジスタＭ4 をターンオンするためには、そのゲート電圧はそのソース電圧より約５Ｖだけ低く、この場合、どんなターンオン・プログラミング電圧であってもそれよりも５Ｖ低くされる。トランジスタＭ4 のゲート電圧のこの低下は、レベル・シフター（Ｍ7 及びＭ8 ）によって達成される。
スイッチがターンオンされた後、電圧Ｖddは高電圧、すなわち、上記の例では４０Ｖに戻す必要がある。これは、スイッチを通過する信号振幅の最高値がＶddによって制限されるためである。従って、スイッチに高電圧パルスを通すためには、Ｖddは、パルス中にスイッチが遭遇する最大電圧よりも大きくなければならない。超音波トランスデューサの駆動中、トランジスタＭ4 はオフに留まる。
図２について更に説明すると、トランジスタＭ7 及びＭ8 はＶP 入力制御電圧についてのレベル・シフターを構成する。この回路は、スイッチ・ゲート電圧Ｖddとは関係なく制御電圧を使用することを可能にする。例えば、ＶP は低電力動作のために０〜３．３Ｖ又は０〜１．５Ｖの間を有利に変化することができる一方、スイッチ・ゲート制御電圧Ｖddは、使用されるＤＭＯＳＦＥＴの種類に応じて（前に述べたように）２５Ｖと３０Ｖとの間に設定される。
「Ｖdd」端子は全て同じであってよく、或いは分割してもよい。後者の場合、ＰＭＯＳトランジスタＭ3 及びＭ5 は電圧Ｖdd1 を共用する一方、ＰＭＯＳトランジスタＭ4 及びＭ7 は電圧Ｖdd2 を共用し、ここで、Ｖdd2 は遷移を受け、Ｖdd1 は静止状態に留まる。しかしながら、全てのこれらのトランジスタは同じ電圧Ｖddを共用することが好ましい。と云うのは、これによって配線する電力線が１本少なくなり、且つこれらのトランジスタの全てが同じウェル内に配置されて、レイアウト領域が節約されるからである。
図３は、図２の回路を改良する本発明の別の実施形態を示す。この実施形態では、図２の回路中のトランスデューサ・バイアス抵抗Ｒ1 がＭＯＳＦＥＴトランジスタＭR1に置き換えられている。回路の残りの部分は同じである。ＭＯＳＦＥＴトランジスタＭR1は制御電圧ＶRCを使用して制御され、制御電圧ＶRCはアレイ全体に供給するか、又はアレイの各超音波トランスデューサ内で局部的に制御することができる。これは、配線の複雑さと局部回路の複雑さとの間のトレードオフに帰着する。ＭＯＳＦＥＴトランジスタＭR1は、所望の抵抗になるようにＶRCによってバイアスされる。この改良の利点は、バイアス抵抗の値を調節できることである。例えば、この抵抗は温度につれて変化するので、温度を測定して、抵抗体であるＭＯＳＦＥＴトランジスタＭR1のゲート電圧を調節することにより抵抗値をその最適値に微調整するシステムを設けることができる。更に、使用される製造プロセスに応じて、ＭＯＳＦＥＴトランジスタＭR1の製造面積を小さくすることができ、これにより回路密度が更に改善される。
ＭＯＳＦＥＴトランジスタＭR1は、超音波トランスデューサ接続点とＶtb接続点との間に通常存在するバイアス抵抗器の代わりに配置される。この抵抗は、送信器にもトランスデューサにも負荷をかけないようにできる限り高くすべきである。残念なことに、抵抗を高くすると、抵抗器が大きくなり、そこで通常は妥当な値（２００キロオーム程度）にされる。バイアス抵抗を提供するためにＭＯＳＦＥＴを使用すると、抵抗はできるだけ高くすることが可能であるが、やはりデバイスのサイズによって制限される。
上述の抵抗に基づいたバイアス方法に加えて、米国特許出願第１０／２４８９６８号に開示されているように縦続接続された外部バイアスを用いることも可能である。この先行出願に開示されているように、複数のスイッチを直列にターンオンすることによって、スイッチ・ネットワークを介してバイアス電圧を縦続接続することが可能になり、これにより動作のために抵抗器によるバイアスを行うことが必要とされなくなる。
図４は、図２の回路の改良を示す。図４の回路は図２の回路と同様に動作するが、その相違点は、ＤＭＯＳトランジスタ・ゲート電圧をクランプする浮動ＮＭＯＳ対のトランジスタ（Ｍ1 及びＭ2 ）が浮動ＰＭＯＳトランジスタに置き換えられていることである。この相違は、幾種かのＣＭＯＳプロセスにおいて浮動ＮＭＯＳトランジスタが利用できず、且つ回路が正しく動作するようにするためにはトランジスタが浮動していなければならないので、意味のあることである。この変更はまた、必要とされたレベル・シフターのトランジスタの数を低減すること（すなわち、 図２の回路におけるトランジスタＭ3 及びＭ5 を除去すること）によって回路を幾分簡単化する。
図５は、図２の回路によって具現化された概念を拡張した回路を示している。図５の回路では、クランプ回路は完全に除去されている。この構成の利点は、クランプ・トランジスタ及びそれらの関連するレベル・シフターを使用する必要がないので、回路がより一層小さくなることである。レベル・シフター１２及び１４は浮動論理回路１０との連絡のために未だ必要とされる。しかしながら、これらのレベル・シフターは多数のこのようなスイッチの間で共用され、従って回路全体に対して有意な面積比を構成しない。抵抗Ｒ1 は、図３に示されているＭＯＳＦＥＴトランジスタＭR1に置き換えてもよい。
図５に示されている回路の動作は以下のようになる。スイッチをオンにプログラムすることは、前に述べた例で図２の回路と同様である。すなわち、プログラミングの際に供給電圧Ｖddを変更して、ＤＭＯＳＦＥＴトランジスタＭD1及びＭD2のゲートを横切って差電圧Ｖdd−Ｖtbを供給する。しかしながら、スイッチのターンオフは異なる態様で行われる。図２の実施形態では別個のターンオフ回路が設けられているのに対して、図５に示されている実施形態では（電圧Ｖddの異なる遷移に対応する）ターンオン及びターンオフ・プログラミング電圧の両方がトランジスタＭ4 を介してスイッチの共通のゲートに印加される。スイッチのターンオフの際、差Ｖdd−Ｖtbはほぼゼロにされる。そこで、２つのプログラミング・サイクルが必要になる。第１のサイクルでは、Ｖdd−ＶtbはＤＭＯＳスイッチをターンオンするのに充分になる（典型的には、５Ｖ）。次のサイクルで、Ｖdd−Ｖtbはゼロに充分近くなって、適切な隔離を行いながらスイッチをターンオフする。Ｖdd−Ｖtb＝５Ｖであるサイクルではゲート制御電圧ＶP が有効であるのに対し、Ｖdd−Ｖtb＝０Ｖであるサイクルではゲート制御電圧ＶN が有効である。
そこで、図５に示されている実施形態では、電圧Ｖddは３つの電圧レベルの間で遷移する。超音波トランスデューサを駆動するとき、送信パルスは高駆動電圧へ、例えば４０Ｖへ上昇する。トランスデューサの駆動中、Ｖddは少なくとも駆動電圧、すなわち４０Ｖに等しくなければならない。しかしながら、トランスデューサ・バイアス電圧Ｖtbに対するスイッチのプログラミングの際には、電圧Ｖddは２つの異なる電圧レベルへ下げられる。具体的な考察のために、Ｖtbが２０Ｖであると仮定する。この場合、スイッチをターンオンするために、電圧Ｖddは、４０Ｖから、スイッチ・トランジスタがターンオンするゲート−ソース間電圧Ｖgsに依存してＶddとＶtbとの間の差が５〜１０Ｖになるようなレベルへ遷移させなければならない。この場合、Ｖddはスイッチのターンオンのために４０Ｖから２５〜３０Ｖへ遷移させなければならない。スイッチをターンオフするためには、ＶddはできるだけＶtbに近づけなければならない。例えば、Ｖddは４０Ｖからできるだけ２０Ｖの近くへ遷移させなければならない。
更に図５について説明すると、トランジスタＭ4 のゲート−ソース間電圧は、スイッチをオンにプログラムすべきときまでゼロ・ボルトに保たれる。スイッチをオンにするには、先ず電圧Ｖddをターンオン・プログラミング電圧へ低下させ、次いでトランジスタＭ4 をターンオンする。トランジスタＭ4 をターンオンするためには、そのゲート電圧はそのソース電圧より約５Ｖだけ低く、この場合、どんなターンオン・プログラミング電圧であってもそれよりも５Ｖ低くされる。トランジスタＭ4 のゲート電圧のこの低下は、ゲート制御電圧ＶP を作動させることによって達成される。
スイッチがターンオンされた後、図２について前に述べた理由で、電圧Ｖddは高電圧、すなわち、上記の例では４０Ｖに戻す必要がある。
スイッチをターンオフするためには、電圧Ｖddを高電圧（例えば、４０Ｖ）からターンオフ・プログラミング電圧（例えば、２０Ｖ）へ遷移させなければならない。より一般的に云えば、ＶddをできるだけＶtbに近づけなければならない。トランジスタＭ4 をターンオンされた状態に保つためには、そのゲート電圧をその新しいソース電圧よりも、すなわちＶddのターンオフ・プログラミング電圧レベルよりも約５Ｖ低くしなければならない。トランジスタＭ4 のゲート電圧のこの低下は、ゲート制御電圧ＶN を作動させることによって達成される。
図１〜５に示されている回路の全ては共通に以下の利点を持つ。（１）低電力：これは、デバイスをオン又はオフ状態に保つために何ら静的電流散逸が無いことによる。電力は一つの状態から次の状態の遷移の際にのみ散逸される。（２）状態メモリ：これは、スイッチの状態がスイッチ・ゲート容量に実効的に記憶されるからである。並びに（３）複数のスイッチを縦続接続可能：これは、オン状態において静的バイアス電流及び電圧効果が無いことによる。更に、図２〜５に示されている回路は、図１に示されている回路に比べて、サイズが小さくされる、すなわち、回路密度が改善される。特に、図５に示されている実施形態は唯一つのトランジスタを有し、且つレベル・シフターが複数のスイッチに共通であるので、その回路のサイズは図１〜４に示されている回路に比べて小さい。更に、バイアス用ＭＯＳＦＥＴがトランスデューサ・バイアス抵抗の代わりに用いられる図３の実施形態では、バイアス抵抗が制御されことにより融通性が改善される。
（図５に示されているように）制御論理回路の前側に複数のレベル・シフターを配置する代わりに、各々のスイッチについて制御論理回路とプログラミング・トランジスタＭ4 との間に単一のレベル・シフターを配置することができる。後者の場合、制御論理回路は非浮動性である。この構成は各スイッチ・セル毎にレベル・シフターを必要とするが、本発明を実施するための実現可能なやり方である。
図５に示されている回路では、グローバル・バイアス電圧（本書では「プログラミング電圧」と呼ぶ）が静止していず、むしろプログラミング・サイクル中に変化する。しかしながら、個々のスイッチについて異なるオン抵抗をプログラムするためにスイッチＦＥＴのゲートに残されている最終的なプログラムされた電圧を変更することも可能である。これは、プログラミング・サイクルのうちの、スイッチをターンオンしてスイッチＦＥＴのゲート−ソース間電圧を設定する部分の際に、プログラミング電圧が担うレベルを注意深く選択することによって行うことができる。そこでプログラミング・サイクル自身がスイッチ毎に概ね変化しない状態に留まっている間、実際のプログラムされたゲート−ソース間電圧は、アレイの外部にあるプログラミング回路で予め規定されて記憶されているパターンに従って、スイッチ毎に異なる。このようにして、プログラミング電圧は、オン状態のＤＭＯＳＦＥＴトランジスタに異なる電圧を供給して抵抗を変更するために、スイッチ毎に変化する。プログラミング・サイクル中、グローバル・バイアス電圧は、スイッチ−オン又はスイッチ−オフ・プログラミング・サイクルが関連しているかどうかに応じてより多くの変更を受けるが、一旦高電圧パルスを正しく通過させるか又は阻止することができるようにプログラミングが完了していると、常に最高電圧（例えば、４０Ｖ又は１００Ｖ）へ戻る。
図５の回路の一特徴は、プログラミング・トランジスタＭ4 のソースと本体（ボディー）とが短絡されていることである。これは、ＣＭＯＳ回路において問題となるラッチアップを防止するのに役立つので、有益な特徴である。また、これにより、デバイスの本体端子をバイアスする回路に配線すべき付加的な電圧線の必要性がなくなる。
上記の接続はまた、プログラミング・トランジスタの寄生ドレイン−本体間ダイオードを通る放電路を提供することにより、オンにプログラムされているスイッチがオフ・プログラミング・パルスでリセットされるようにする。この効果は、スイッチ・セルのアレイをプログラミングするとき、幾つかのセルを選択的にオンにプログラムして他のセルをオフのままにすることは不可能であること、すなわち、プログラミング・パルスが並列の全てのセルによって受けられるので、全てのセルが自動的にリセットされることを意味する。この特徴は、スイッチ状態を保持するための局部的ディジタル・メモリを有するアレイと同様に、プログラミング・サイクルが生じる度毎に全てのセルがプログラムし直されるとき、問題にならない。しかしながら、局部的ディジタル・メモリが無い場合、オンであるスイッチが影響されないオフ・プログラミング・サイクルを可能にすることは有用である。
図６は、オフ状態プログラミングを改善した高電圧スイッチの回路図である。図６の回路は図５の回路を僅かに修正して、選択されたスイッチのみをオフにプログラムできるようにするものである。本体端子をプログラミング・トランジスタＭ4 のソースから切断して、本体端子に別個のバイアス電圧Ｖdd＿BIASを接続することによって、オフ・プログラミング・サイクル中にＤＭＯＳＦＥＴを放電させる経路が除かれる。Ｖdd＿BIASは典型的には、プログラミング・トランジスタＭ4 のソースが受ける最高電圧（例えば、１００Ｖ）に一定に保たれる。プログラミング電圧Ｖdd＿CNTLがこの高電圧からより低いプログラミング電圧（例えば、オン時の２５Ｖ、オフ時の２０Ｖ）へ遷移するのに対して、Ｖdd＿BIASは高電圧に留まって、プログラミング・トランジスタの寄生ドレイン・ダイオードを常に逆バイアスし、これにより寄生ドレイン・ダイオードがＤＭＯＳＦＥＴのゲートを放電させるのを防止する。
ＤＭＯＳＦＥＴを放電させることができる別の経路は、プログラミングＦＥＴトランジスタＭ4 自身が意図せずにターンオンされた場合である。これは、Ｍ4 のゲート電圧がＤＭＯＳＦＥＴのゲート電圧よりも低い電位に保たれた場合に生じることがある。この状況は、図６の回路において、異常な状態が生じることを防止する付加的な回路が無いときに浮動制御論理回路１０がプログラミング電圧Ｖdd＿CNTLに対してバイアスされた場合に生じ得る。この状況は、以下に述べるようにプログラミング電圧を注意深く選択することによって防止することができる。
図７は、図６の実施形態がどのように動作するのかを具体的に表すプログラミング・サイクルの典型的なシーケンスを示す。破線はプログラミング・トランジスタＭ4 のゲートに現れる電圧を表し、実線はプログラミング・トランジスタのソースに現れる電圧を表し、プログラミング電圧はＶdd＿CNTLで表されている。この例で、ＤＭＯＳＦＥＴのドレイン（従って、ソース）接続部が２０Ｖにバイアスされていると仮定する。そこで、スイッチをターンオン及びターンオフするには、２０Ｖのトランスデューサ・バイアス電圧（Ｖtb）に対してＤＭＯＳＦＥＴゲート電圧を変更する。制御信号ＶP 及びＶN はアースを基準としたＴＴＬ又はＣＭＯＳレベルである。これらは浮動制御論理回路１０のレベルまで増大され、浮動制御論理回路１０はこれらの信号をグローバル・プログラミング・サイクル信号（図示せず）と共に使用して、プログラミング・トランジスタのための正しいゲート電圧（Ｖgate）を設定する。
シーケンスは、スイッチをターンオフする第１のサイクルから始まる。ターンオフは、ＤＭＯＳゲート電圧をそれらのドレイン／ソース電圧（すなわち、２０Ｖ）と同じになるように駆動することによって行われる。この電圧は、プログラミング・トランジスタＭ4 のソースを２０Ｖにすると同時にトランジスタＭ4 のゲートをプログラミング電圧（すなわち、１５Ｖ）より小さい５ＶにバイアスしてトランジスタＭ4 をターンオンすることによって、プログラミング・トランジスタＭ4 を介して印加される。ここで、各サイクルの後、プログラミング電圧及びプログラミング・トランジスタ・ゲート電圧の両方がシステムの高電圧（この例では、４０Ｖ）へ戻ることに注意されたい。これは、この特徴がないと、スイッチが高電圧送信パルスを正しく通過させ又は阻止することが出来なくなるので重要である。
第２のサイクルはＤＭＯＳＦＥＴをターンオンする。このとき、必要なプログラミング電圧は２５Ｖであり、プログラミング・トランジスタのゲートが２０Ｖに保たれて、プログラミング・トランジスタがターンオンされ、これによりプログラミング電圧がスイッチＦＥＴのゲートへ通過することができる。
第３のサイクルでは、スイッチが第４のサイクルの準備のために再びターンオフされる。第４のサイクルは、たとえプログラミング電圧がスイッチをターンオンすべきであることを表していても、スイッチがオフに保持される場合の例を示している。このサイクルは、スイッチのアレイにおいて、所与のプログラミング・サイクルの際に必ずしも全てのスイッチをターンオンする必要の無い場合が生じる可能性があるので、非常に重要である。プログラミング電圧母線（Ｖdd＿CNTL）がアレイ内の全てのスイッチに共通であるので、各スイッチはオン・プログラミング・サイクルの際にオン電圧を受ける。オフに保つ必要のあるスイッチは、それらのプログラミングＦＥＴのゲートをオン電圧（ここでは、２５Ｖ）と同じ電圧でバイアスすることによって該プログラミングＦＥＴをターンオフさせる。
第５のサイクルでは、スイッチが第６のサイクルの準備のために再びターンオンされる。第６のサイクルは、たとえプログラミング電圧がスイッチをターンオフすべきであることを表していても、スイッチがオンに保持される場合の例を示している。この場合もまた、アレイ内の他のスイッチの幾つかをターンオフしながら多くのスイッチをオンに保つ必要があることが起こり得るので、重要である。
第６のサイクルについての重要な特徴は、プログラミング・トランジスタ・ゲート電圧が実際にプログラミング電圧よりも５Ｖ高いことである。これは、プログラミング・トランジスタがＤＭＯＳＦＥＴ（図６のＭD1及びＭD2）からの電荷の流出を防止するために行われる。通常は、プログラミング・トランジスタ・ゲート電圧は、（オフ状態が保持される第４のサイクルの場合と同様に）オン状態を保持するためにプログラミング電圧と同じである。しかしながら、ＤＭＯＳＦＥＴがオン状態にあり、従ってそれらのゲートに２５Ｖがかかっているので、プログラミングＦＥＴのゲートにプログラミング電圧（２０Ｖ）を印加することは、このデバイスのゲート−ドレイン間接合をターンオンさせることになる。この結果、電荷がこのデバイスのゲートから流れ出ることができ、これにより、スイッチをオンに保つことを意図しているときに該スイッチをターンオフさせることになる。
そこで、差Ｖdd＿CNTL−ＶgateがＭＯＳＦＥＴのゲートの降伏電圧よりも大きくならないことが重要である。これは、図８に示された次のようなパルス波形を使用して達成される。この場合、Ｖgateは、中央部で下降する以外はＶdd＿CNTLに密接に追従する。この中央部の変化は、プログラミング・トランジスタ・ゲート電圧が実際にプログラミングされる場所である。実際には、如何なる点でも差Ｖdd＿CNTL−Ｖgateが、ゲートを降伏させるゲート電圧（典型的には、高電圧ＣＭＯＳトランジスタでは５〜１０Ｖ）よりも大きくならない限り、下降パルスの幅はＶdd＿CNTLパルスの幅に等しくすることができる（しかし、それより大きくしない）。
図７のプログラミング・シーケンスはサイクル１の後にサイクル２という様に表した事象の必要とされる順序ではないことを理解されたい。一般的に、サイクル１、サイクル２、サイクル４及びサイクル６は独自のものであって独立している。これらのサイクルは、送信前、送信後の受信中、及び場合によっては（他のチャンネルでの）送信中でも、任意の順序で生じさせることができ、また生じさせる。本発明は、図７に示された異なるスイッチング・サイクルについての特定の順序の動作に限定されない。
一動作モードによれば、アレイ内の全てのスイッチが、オフ・サイクル（図７のサイクル１）を使用してそれらの全てをプログラムすることによって、リセットされる。次いで、プログラミング回路は、オン・サイクル（図７のサイクル２）を使用してターンオンする必要のあるスイッチのみをターンオンする。
図２〜６に示された回路のいずれも、縦続接続のスイッチのうちの一部として使用することができる。図９に示す模範的な縦続接続の例では、直列に接続された３つのスイッチＸ１、Ｘ２及びＸ３を含んでいるが、４つ以上のスイッチを図示した態様で縦続接続することができることは勿論である。スイッチＸ１〜Ｘ３の状態はそれぞれのスイッチ制御回路Ｃ１〜Ｃ３によって制御される。この例では、各々の制御回路は、図７について前に説明した態様で動作することができる。
上述の回路の各々においてＶN 及びＶP を制御するディジタル回路（図示せず）がある。一実施形態では、このディジタル回路はスイッチの状態についての局部メモリを有している。外部制御システム（図９のプログラミング回路１２）が、１つ又は複数のデータ線１８を使用して、全てのスイッチ・メモリをオン、オフ又は無変更状態のいずれかになるようにプログラムする。次いで、グローバル選択線１４（図８参照）を使用して、その状態を実際のスイッチ制御回路へ印加する。選択線が作動されるまで、ＶN 及びＶP は共にゼロである。この状態で、スイッチ自身はその最後の状態を保持している。グローバル選択線１４が作動されたとき、記憶されたスイッチ状態が、ＶN を高にする（スイッチのターンオフ）か、ＶP を低にする（スイッチのターンオン）か、又はＶN 及びＶP の両方を低にする（スイッチ状態の無変更）ことによって、スイッチ自身へ転送される。図８の各スイッチＸ１〜Ｘ３のグローバル・スイッチ・ゲート・プログラミング電圧端子が母線１６に接続される。母線１６は前に述べたプログラミング電圧Ｖdd＿CNTLを伝送する。
グローバル選択線１４とグローバル・スイッチ・ゲート・プログラミング電圧母線１６とにより、各スイッチＸ１〜Ｘ３のターンオン電圧を独立にプログラムすることが可能になる。より詳しく述べると、各スイッチはそれ自身の独自のゲート・ターンオン電圧でプログラムすることができ、該ゲート・ターンオン電圧は、処理に起因する変動を補正するためにアレイ内の全てのスイッチのスイッチ・オン抵抗を調節するように使用することができる。本書で使用する用語「オン抵抗」とは、ＭＯＳＦＥＴがターンオンされたときの該ＭＯＳＦＥＴのドレインとソースとの間の抵抗を意味する。この抵抗の値はゲート−ソース間電圧と製造時の多数のプロセス・パラメータとによって決定される。プロセス・パラメータはウェーハにわたって変化するので、そのチップが取り出されるウェーハ上の場所に依存してスイッチ毎にオン抵抗が異なる可能性がある。このようなプロセス変動は、ＭＯＳＦＥＴのゲートにかかる電圧を変更することによって補正することができる。異なるゲート電圧をプログラムすることによって、異なるオン抵抗をプログラムすることができる。この手法は、デバイス特性の変動を補正するため、また他の用途について制御されたオン抵抗値をプログラムするために使用することができる。
アレイにおいて、オン抵抗は、図７のプログラミング波形を使用して、オン・サイクル中に印加されるゲート電圧をスイッチ毎に変更することによって制御することができる。先ず、全てのスイッチ制御回路が非選択状態にされ（すなわち、グローバル選択線１４を使用して全ての回路においてＶN 及びＶP を強制的に低にし）、次いで第１のスイッチのためのゲート電圧がグローバル・ゲート電圧母線１６を介して印加される。そこで、この電圧を受ける（第１の）スイッチはオン状態に「プログラム」される（すなわち、スイッチは、その抵抗がメガオームの範囲から数百オームへ低下し且つ電流がデバイスのソースとドレインとの間に流れ始めるように作動される）。一旦電圧が安定化すると、プログラミング回路１２はターンオフされる。次いで第２のスイッチのためのゲート電圧がグローバル・ゲート電圧母線１６を介して印加される。そこで、この電圧を受ける（第２の）スイッチはオン状態に「プログラム」される。このシーケンスは、アレイ内の全てのスイッチの各々がその適正なターンオン電圧を受けるまで繰り返すことができる。また、同様なターンオン電圧を持つスイッチの群は、その群内の各スイッチをターンオンする前にグローバル・ゲート電圧を変更しないことによって同時にバイアスすることができる。最後に、アレイにおいて、各一列のスイッチについて別々のプログラミング電圧バイアス母線１６を使用して、プログラミングの速度を速めることができる。
図９について更に説明すると、第１の超音波トランスデューサＵ１は、送受切換え（Ｔ／Ｒ）スイッチ２０がその送信スイッチ状態にあり且つスイッチＸ１がターンオンされているとき、超音波駆動回路１０によって駆動することができ、また、第２の超音波トランスデューサＵ２は、Ｔ／Ｒスイッチ２０がその送信スイッチ状態にあり且つスイッチＸ１及びＸ２の両方がターンオンされているとき、超音波駆動回路１０によって駆動することができ、また、第３の超音波トランスデューサＵ３は、Ｔ／Ｒスイッチ２０がその送信スイッチ状態にあり且つスイッチＸ１、Ｘ２及びＸ３の全てがターンオンされているとき、超音波駆動回路１０によって駆動することができる。この場合、バイアス抵抗器が無いと仮定すると、プログラミングの際に直流経路を提供するため、ターンオン・シーケンスは以下のようにならなければならない。例えば、３つのスイッチＸ１、Ｘ２及びＸ３が左から右へ縦続接続され、且つスイッチＸ１が超音波駆動回路に接続されている場合、先ずＸ１をターンオンしなければならない。このターンオンにより、Ｘ１及びＸ２によって共用されている端子がＸ１を介して超音波駆動回路に接続される。次に、Ｘ２をターンオンすることができる。このターンオンにより、また、Ｘ２及びＸ３によって共用されている端子が超音波駆動回路に接続される。最後に、Ｘ３もターンオンすることができる。受信モードにおいて、それぞれの超音波トランスデューサによって検出された反射信号が、それぞれのスイッチを介して、且つ受信スイッチ状態に切り換えられたＴ／Ｒスイッチ２０を介して、受信器２２に接続される。
処理の変動を補正するようにスイッチをプログラムすることができるが、その前に較正を行わなければならない。要求される精度に依存して、（例えば、スイッチ・アレイの何れかの端で）１つ又は２つのスイッチについて較正を行うことができ、後者の場合は平均を使用する。較正は（例えば、製造の際に）一度行って、動作中に使用することができる。幾つかの又は全てのスイッチの群の関数であるより複雑なアルゴリズムを使用することもできる。これらのアルゴリズムには、較正のための代表的な表示子を最も良く決定するようなヒストグラム、媒介関数、統計的処理などが含まれ得る。較正は、温度変動によるパラメータのシフトを補正するために動作中に繰り返し行うこともできる。更に、スイッチの抵抗は、幾つかの用途におけるシステムによって調節して、特定の用途における遅延及び／又は減衰を改善することもできる。
本発明を好ましい実施形態について説明したが、当業者には、本発明の範囲から逸脱せずに、種々の変更を行うことができ、また構成要素を等価物と置換できることが理解されよう。更に、特定の状況を本発明の要旨から逸脱せずに本発明の教示に適合させるように多数の修正を行うことができる。従って、本発明は、本発明を実施する最良の形態として開示した特定の実施形態に限定されるものではなく、特許請求の範囲内に入る全ての実施形態を包含するものとする。
米国特許出願第１０／２４８９６８号に開示されている高電圧スイッチング回路を示す回路図である。 本発明の一実施形態による高電圧スイッチング回路を示す回路図である。 本発明の別の実施形態による高電圧スイッチング回路を示す回路図である。 本発明の更に別の実施形態による浮動ＰＭＯＳクランプ回路を備えた高電圧スイッチング回路を示す回路図である。 本発明のまた更に別の実施形態による浮動制御論理回路を備えた高電圧スイッチング回路を示す回路図である。 図５の実施形態の変形による浮動制御論理回路を備えた高電圧スイッチング回路を示す回路図である。 図６に示した回路についてのゲート制御電圧ＶP 及びＶN 、プログラミング・トランジスタ・ゲート電圧Ｖgate（破線）、並びにプログラミング電圧Ｖdd＿CNTLを示すグラフである。 プログラミング・トランジスタ・ゲート電圧Ｖgate（破線）及びプログラミング電圧Ｖdd＿CNTLをより詳しく示すグラフである。 アレイの超音波トランスデューサを選択的に駆動するための縦続接続の高電圧スイッチング回路の回路図である。
符号の説明
ＭD1、ＭD2 ＤＭＯＳＦＥＴ
Ｍ1、Ｍ2、Ｍ6、Ｍ8 ＮＭＯＳトランジスタ
Ｍ3、Ｍ4、Ｍ5、Ｍ7 ＰＭＯＳトランジスタ
Ｘ１、Ｘ２、Ｘ３ スイッチ
１４ グローバル選択線
１６ 母線
１８ データ線

Claims (14)

  1. （ａ）オン及びオフ状態を持ち且つ寄生ゲート容量を有するスイッチであって、当該スイッチは、共有ゲート端子を有する一対のＤＭＯＳＦＥＴ（ＭD1及びＭD2）を含んでおり、該一対のＤＭＯＳＦＥＴのソースは互いに接続されており、該一対のＤＭＯＳＦＥＴのドレインはスイッチの入力端子及び出力端子（Ｓ1 及びＳ2 ）にそれぞれ接続され、且つバイアス電圧レベルにバイアスされている、スイッチと、
    （ｂ）前記スイッチをターンオン及びターンオフするための制御回路であって、
    （ｂ１）前記スイッチの前記共有ゲート端子に接続されたドレインと、プログラミング電圧を受け取るように接続されたソースと、プログラミング・トランジスタ・ゲート電圧を受け取るように接続されたゲートとを有するプログラミング・トランジスタ（Ｍ4 ）と、
    （ｂ２）前記プログラミング電圧の第１のレベルから前記プログラミング電圧の第２のレベルへの第１の遷移を生じさせる第１の回路（１２）であって、前記プログラミング電圧の前記第２のレベルは前記プログラミング電圧の前記第１のレベルよりも低く、且つ前記スイッチをターンオンするのに充分な大きさだけ前記バイアス電圧レベルよりも高くなっている、第１の回路（１２）と、
    （ｂ３）前記プログラミング・トランジスタ・ゲート電圧の第１のレベルから前記プログラミング・トランジスタ・ゲート電圧の第２のレベルへの第２の遷移を生じさせる第２の回路（Ｍ7 及びＭ8 ）であって、前記プログラミング・トランジスタ・ゲート電圧の前記第１のレベルは前記プログラミング電圧の前記第１のレベルにほぼ等しく、また、前記プログラミング・トランジスタ・ゲート電圧の前記第２のレベルは、前記プログラミング・トランジスタをターンオンするのに充分な大きさだけ前記プログラミング電圧の前記第２のレベルよりも低くなっていて、これにより前記プログラミング電圧の前記第２のレベルが前記プログラミング・トランジスタを介して前記スイッチの前記共有ゲート端子に印加されるようになっている、第２の回路（Ｍ7 及びＭ8 ）と、を含んでいる制御回路と、
    を有することを特徴とする回路。
  2. 前記第２の回路は浮動制御論理回路（１０）を含んでいる、請求項１記載の回路。
  3. 前記第２の回路はレベル・シフター（１２，１４）を含んでいる、請求項１又は請求項２記載の回路。
  4. 前記第２の遷移の後、前記第１の回路は前記プログラミング電圧の前記第２のレベルから前記プログラミング電圧の前記第１のレベルへ戻す第３の遷移を生じさせ、且つ前記第２の回路は前記プログラミング・トランジスタ・ゲート電圧の前記第２のレベルから前記プログラミング・トランジスタ・ゲート電圧の前記第１のレベルへ戻す第４の遷移を生じさせる、請求項１記載の回路。
  5. 更に、前記スイッチの前記入力端子に結合された駆動回路（１０）と、前記スイッチの前記出力端子に結合されていて、前記スイッチ及び前記駆動回路の両方がターンオンされているとき前記駆動回路によって駆動される超音波トランスデューサとを含んでいる請求項４記載の回路。
  6. 更に、前記スイッチの前記入力端子に結合された受信器（２２）と、前記スイッチの前記出力端子に結合されていて、前記スイッチ及び前記受信器の両方がターンオンされているとき前記受信器に結合される超音波トランスデューサとを含んでいる請求項５記載の回路。
  7. 前記第１の回路は、前記前記プログラミング電圧の前記第１のレベルから、前記プログラミング電圧の前記第２のレベルより低く且つ前記スイッチがターンオフされる前記バイアス電圧レベルに充分近い前記プログラミング電圧の第３のレベルへの第５の遷移を生じさせ、また、前記第２の回路は、前記プログラミング・トランジスタ・ゲート電圧の前記第１のレベルから、前記プログラミング・トランジスタをターンオンするのに充分な大きさだけ前記プログラミング電圧の前記第３のレベルよりも低い前記プログラミング・トランジスタ・ゲート電圧の第３のレベルへの第６の遷移を生じさせ、もって、前記プログラミング電圧の前記第３のレベルが前記プログラミング・トランジスタを介して前記スイッチの前記共有端子に印加される、請求項４記載の回路。
  8. 前記第６の遷移の後、前記第１の回路は前記プログラミング電圧の前記第３のレベルから前記前記プログラミング電圧の前記第１のレベルへ戻す第７の遷移を生じさせ、且つ前記第２の回路は前記プログラミング・トランジスタ・ゲート電圧の前記第３のレベルから前記プログラミング・トランジスタ・ゲート電圧の前記第１のレベルへ戻す第８の遷移を生じさせ、また、前記第８の遷移の後、前記第１の回路は前記プログラミング電圧の前記第１のレベルから前記プログラミング電圧の前記第２のレベルへ戻す第９の遷移を生じさせ、且つ前記第２の回路は前記プログラミング・トランジスタ・ゲート電圧の前記第１のレベルから、前記プログラミング・トランジスタをターンオフするために前記プログラミング電圧の前記第２のレベルに充分近い前記プログラミング・トランジスタ・ゲート電圧の第４のレベルへの第１０の遷移を生じさせる、請求項７記載の回路。
  9. 更に、前記スイッチをターンオフするための第３の回路を含んでおり、前記第３の回路は、前記スイッチの前記共有端子に接続されたドレイン及び前記スイッチの前記接続されているソースに接続されたソースを有するトランジスタを含んでいる、請求項１記載の回路。
  10. オン及びオフ状態を持ち且つ寄生ゲート容量を有するスイッチを動作させる方法であって、該スイッチが、共有ゲート端子を有する一対のＤＭＯＳＦＥＴを含んでおり、該一対のＤＭＯＳＦＥＴのソースが互いに接続され、該一対のＤＭＯＳＦＥＴの一方のドレインがスイッチの入力端子に接続され且つ他方のドレインがスイッチの出力端子に接続され、前記共有ゲート端子がプログラミング・トランジスタのドレインに接続され、プログラミング・トランジスタのゲートがゲート電圧を受け取り、プログラミング・トランジスタのソースはプログラミング電圧を受け取り、該一対のＤＭＯＳＦＥＴのドレインがバイアス電圧レベルにバイアスされており、当該方法が、
    （ａ）プログラミング電圧の第１のレベルからプログラミング電圧の第２のレベルへ遷移させるステップであって、プログラミング電圧の第２のレベルがプログラミング電圧の第１のレベルよりも低く、且つスイッチをターンオンするのに充分な大きさだけバイアス電圧レベルよりも高いステップと、
    （ｂ）プログラミング・トランジスタ・ゲート電圧の第１のレベルからプログラミング・トランジスタ・ゲート電圧の第２のレベルへ遷移させるステップであって、プログラミング・トランジスタ・ゲート電圧の第１のレベルがプログラミング電圧の第１のレベルにほぼ等しく、また、プログラミング・トランジスタ・ゲート電圧の第２のレベルが、プログラミング・トランジスタをターンオンするのに充分な大きさだけプログラミング電圧の第２のレベルよりも低くなっていて、これによってプログラミング電圧の第２のレベルがプログラミング・トランジスタを介してスイッチの共有ゲート端子に印加されるようになっている、ステップと
    を含む方法。
  11. （ａ）オン及びオフ状態を持ち且つ寄生ゲート容量を有するスイッチであって、当該スイッチは、共有ゲート端子を有する一対のＤＭＯＳＦＥＴ（Ｍ D1 及びＭ D2 ）を含んでおり、該一対のＤＭＯＳＦＥＴのソースは互いに接続されており、該一対のＤＭＯＳＦＥＴの一方のドレインはスイッチ入力端子に接続され且つ他方のドレインはスイッチ出力端子に接続されている、スイッチと、
    （ｂ）前記スイッチをターンオン及びターンオフするための制御回路であって、
    （ｂ１）入力端子及び出力端子を有する第１のレベル・シフターと、
    （ｂ２）スイッチの共有ゲート端子に接続されたドレインを有するプログラミング・トランジスタとを含んでおり、該プログラミング・トランジスタのソースは、該プログラミング・トランジスタが電流をそこから引き込むための第１の端子に接続され、また該プログラミング・トランジスタのゲートは、第１のレベル・シフターによる出力電圧から導き出された電圧を受け取るように接続されている、制御回路と、
    （ｃ）スイッチ出力端子と第２の端子との間に接続された抵抗と
    を有する回路であって、前記スイッチが次の条件：第１のゲート制御電圧レベルを第１のレベル・シフターの入力端子に印加して、その結果プログラミング・トランジスタが電流を通すようにしながら、第１及び第２のバイアス電圧レベルを第１及び第２の端子にそれぞれ印加して、スイッチをターンオンするスイッチ・ゲート−ソース間電圧を生じさせること、に応答してターンオンする、回路。
  12. （ａ）オン及びオフ状態を持ち且つ寄生ゲート容量を有するスイッチであって、当該スイッチは、共有ゲート端子を有する一対のＤＭＯＳＦＥＴを含んでおり、該一対のＤＭＯＳＦＥＴのソースは互いに接続され、該一対のＤＭＯＳＦＥＴの一方のドレインはスイッチの入力端子に接続され且つ他方のドレインはスイッチの出力端子に接続され、該一対のＤＭＯＳＦＥＴのドレインはバイアス電圧レベルにバイアスされている、スイッチと、
    （ｂ）該スイッチをターンオン及びターンオフするための制御回路であって、当該制御回路は第１及び第２の制御状態を持ち、該第１及び第２の制御状態の各々は、制御回路の異なる端子に印加されるプログラミング電圧及びプログラミング・ゲート電圧の関数である、制御回路と
    を有するデバイスであって、
    制御回路の第１の制御状態では、プログラミング電圧は第１の電圧レベルを持ち、且つプログラミング・ゲート電圧は第１の電圧レベルよりも低い電圧レベルを持ち、その結果スイッチがオンになっており、
    制御回路の第２の制御状態では、プログラミング電圧は第１の電圧レベルよりも低い第２の電圧レベルを持ち、且つプログラミング・ゲート電圧は第２の電圧レベルよりも低い電圧レベルを持ち、その結果スイッチがオフになっているデバイス。
  13. 高電圧スイッチング回路を動作させる方法であって、
    第１のプログラミング電圧を高電圧スイッチング回路のゲートに印加することによって、所定のパラメータについて第１の値を含んでいる第１組の動作条件の下で高電圧スイッチング回路について第１のオン抵抗値をプログラムするステップと、
    パラメータが第２組の動作条件の下で第１の値から第２の値へ変わったことを判定するステップと、第１のプログラミング電圧とは異なる第２のプログラミング電圧をゲートに印加することによって第２組の動作条件の下で高電圧スイッチング回路について第２のオン抵抗値をプログラムするステップと
    を含む方法。
  14. 高電圧スイッチング回路をプログラムする方法であって、当該方法が、
    （ａ）第１及び第２の高電圧スイッチング回路を製造するステップと、
    （ｂ）第１の高電圧スイッチング回路が所望のオン抵抗を持つようにする第１のゲート−ソース間電圧を決定するステップと、
    （ｃ）第２の高電圧スイッチング回路が所望のオン抵抗を持つようにする第２のゲート−ソース間電圧を決定するステップであって、第１及び第２のゲート−ソース間電圧が異なっている、ステップと、
    （ｄ）前記ステップ（ｂ）の結果に依存した第１のゲート電圧を第１の高電圧スイッチング回路に供給するように制御回路をプログラムするステップと、
    （ｅ）前記ステップ（ｃ）の結果に依存した第２のゲート電圧を第２の高電圧スイッチング回路に供給するように制御回路をプログラムするステップと
    を含んでおり、第１及び第２のゲート電圧は相異なっているが、第１及び第２の高電圧スイッチング回路の動作中にほぼ同じオン抵抗を生じさせる、方法。
JP2004200350A 2003-09-08 2004-07-07 超音波トランスデューサ・アレイの高電圧スイッチングのための方法及び装置 Expired - Fee Related JP4754193B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/605,093 US6759888B1 (en) 2003-03-06 2003-09-08 Method and apparatus for high-voltage switching of ultrasound transducer array
US10/605,093 2003-09-08

Publications (2)

Publication Number Publication Date
JP2005081140A JP2005081140A (ja) 2005-03-31
JP4754193B2 true JP4754193B2 (ja) 2011-08-24

Family

ID=34225862

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004200350A Expired - Fee Related JP4754193B2 (ja) 2003-09-08 2004-07-07 超音波トランスデューサ・アレイの高電圧スイッチングのための方法及び装置

Country Status (3)

Country Link
JP (1) JP4754193B2 (ja)
CN (1) CN100411304C (ja)
DE (1) DE102004033254B4 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7280435B2 (en) * 2003-03-06 2007-10-09 General Electric Company Switching circuitry for reconfigurable arrays of sensor elements
CN101304691B (zh) * 2005-11-11 2011-10-26 株式会社日立医药 超声波探头及超声波诊断装置
DE102008040674A1 (de) * 2007-09-10 2009-03-12 Robert Bosch Gmbh Schaltung und Verfahren zum Schalten von Wechselspannungen
WO2010046803A1 (en) * 2008-10-20 2010-04-29 Koninklijke Philips Electronics, N.V. Low voltage ultrasound system with high voltage transducers
WO2011079879A1 (en) 2009-12-30 2011-07-07 Stmicroelectronics S.R.L. Low voltage isolation switch, in particular for a transmission channel for ultrasound applications
JP5558858B2 (ja) * 2010-02-15 2014-07-23 株式会社東芝 超音波プローブ
WO2012085951A1 (en) 2010-12-23 2012-06-28 Stmicroelectronics S.R.L. Low voltage isolation switch, in particular for a transmission channel for ultrasound applications
US8710541B2 (en) * 2012-03-20 2014-04-29 Analog Devices, Inc. Bi-directional switch using series connected N-type MOS devices in parallel with series connected P-type MOS devices
CN103296022B (zh) * 2012-12-21 2016-04-20 上海中航光电子有限公司 显示面板的开关电路及显示面板
JP6437542B2 (ja) * 2014-06-13 2018-12-12 株式会社日立製作所 超音波探触子
CN105811946B (zh) * 2014-12-31 2019-01-15 微芯片科技公司 在不利用高电压电源情况下传输高电压信号的模拟开关
CN106571798A (zh) * 2015-10-08 2017-04-19 微芯片科技公司 优化的cmos模拟开关
US11442156B2 (en) * 2016-08-04 2022-09-13 Koninklijke Philips N.V. Ultrasound system front-end circuit for a 128-element array probe
CN107786283B (zh) * 2016-08-30 2021-11-30 通用电气公司 发射和接收装置及超声系统

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4595847A (en) * 1983-10-20 1986-06-17 Telmos, Inc. Bi-directional high voltage analog switch having source to source connected field effect transistors
JPS62240032A (ja) * 1986-04-10 1987-10-20 株式会社東芝 超音波診断装置
JPH0210763A (ja) * 1988-06-28 1990-01-16 Nec Corp 半導体集積回路
US5212474A (en) * 1990-05-07 1993-05-18 U.S. Philips Corporation Quasi-static level shifter
JPH0456511A (ja) * 1990-06-26 1992-02-24 Yokogawa Electric Corp スイッチ回路
JP3039174B2 (ja) * 1993-01-07 2000-05-08 日本電気株式会社 スイッチ回路
GB2327544B (en) * 1997-07-16 2001-02-07 Ericsson Telefon Ab L M Electronic analogue switch
JPH11215835A (ja) * 1998-01-26 1999-08-06 Kumamoto Prefecture 電力用非接地半導体スイッチの駆動回路
JP2000353944A (ja) * 1999-06-10 2000-12-19 Denso Corp スイッチ回路および多値電圧出力回路
DE69937560T2 (de) * 1999-09-30 2008-09-04 Asulab S.A. Verfahren und Vorrichtung zur Pegelverschiebung
US6288603B1 (en) * 2000-06-16 2001-09-11 Stmicroelectronics S.R.L. High-voltage bidirectional switch made using high-voltage MOS transistors
US6509781B2 (en) * 2001-03-20 2003-01-21 Koninklijke Philips Electronics N.V. Circuit and method for controlling a dynamic, bi-directional high voltage analog switch
US6836159B2 (en) * 2003-03-06 2004-12-28 General Electric Company Integrated high-voltage switching circuit for ultrasound transducer array

Also Published As

Publication number Publication date
JP2005081140A (ja) 2005-03-31
DE102004033254B4 (de) 2014-02-20
CN100411304C (zh) 2008-08-13
DE102004033254A1 (de) 2005-03-31
CN1595801A (zh) 2005-03-16

Similar Documents

Publication Publication Date Title
US6956426B2 (en) Integrated high-voltage switching circuit for ultrasound transducer array
JP4754193B2 (ja) 超音波トランスデューサ・アレイの高電圧スイッチングのための方法及び装置
EP3435871B1 (en) Multilevel bipolar pulser
US7314445B2 (en) Integrated low-voltage transmit/receive switch for ultrasound imaging system
JP4751671B2 (ja) モザイクセンサ配列走査の制御方法及びデバイス
EP3435872B1 (en) Symmetric receiver switch for bipolar pulser
US20040113669A1 (en) Ultrasound transmitter with voltage-controlled rise/fall time variation
JP6177256B2 (ja) 双方向トランジスタを備えた超音波制御のためのシステム
US11921240B2 (en) Symmetric receiver switch for ultrasound devices
US6031515A (en) Display driver
JP5410508B2 (ja) 超音波診断装置、及び送波信号発生回路
US8622914B2 (en) Integrated ultrasound transmitter with cascode trimming
JP2758226B2 (ja) 超音波診断装置
JPH03106115A (ja) ドライバ回路
JPH1057373A (ja) 超音波診断装置
JPH08168488A (ja) スイッチ回路及びそれを用いた超音波診断装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070626

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101005

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20101228

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20101228

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101228

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110107

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110330

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110426

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110525

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140603

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees