JPH03106115A - ドライバ回路 - Google Patents
ドライバ回路Info
- Publication number
- JPH03106115A JPH03106115A JP1242002A JP24200289A JPH03106115A JP H03106115 A JPH03106115 A JP H03106115A JP 1242002 A JP1242002 A JP 1242002A JP 24200289 A JP24200289 A JP 24200289A JP H03106115 A JPH03106115 A JP H03106115A
- Authority
- JP
- Japan
- Prior art keywords
- nmosfet
- circuit
- voltage
- driver circuit
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 abstract description 10
- 230000010354 integration Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、超音波診断装置のアレイトランスデューサ等
の如く、多数チャンネルの負荷にパルス電力を供給する
多数チャンネルのドライバ回路であり、半導体集積化に
適したドライバ回路に関する．
の如く、多数チャンネルの負荷にパルス電力を供給する
多数チャンネルのドライバ回路であり、半導体集積化に
適したドライバ回路に関する．
従来の送波回路として、第７同に示すような、ＰＭＯＳ
ＦＥＴ．Ｑ３を關動するレベルシフトにＲｌ，Ｃｌを用
いる方法があった， また、第８図に概略を示す，アイ・イー・イー・イー
トランザクションズ オン エレクトロンデバイシズ，
イー・ディー第３３巻、第１２号，第１９７７頁（ＩＥ
３，ｖｏｌ．ＥＤ−３３，Ｎｏ．１２，ｐｐ．１ ９
７ ７，Ｄｅｃ． ’８６）に記載のような、ブリップ
フロップ構戊のレベルシフト等があった。
ＦＥＴ．Ｑ３を關動するレベルシフトにＲｌ，Ｃｌを用
いる方法があった， また、第８図に概略を示す，アイ・イー・イー・イー
トランザクションズ オン エレクトロンデバイシズ，
イー・ディー第３３巻、第１２号，第１９７７頁（ＩＥ
３，ｖｏｌ．ＥＤ−３３，Ｎｏ．１２，ｐｐ．１ ９
７ ７，Ｄｅｃ． ’８６）に記載のような、ブリップ
フロップ構戊のレベルシフト等があった。
ところで、第７図の従来技術は、半導体集積化の考慮が
なされておらず，大きな容量を各出力段ごとに外づけし
なければならないという問題があった． また、第８図の従来例のようなフリップフロップ構成で
は、貫通電流のため高速動作に問題があった・ 本発明の目的は、半導体集積化に適した高速動作するレ
ベルシフト回路を実現することにある。 さらに本発明の他の目的は、上記回路を多数チャンネル
集積化するのに特に有利な回路を得ることにある． 一４、課題を解決す６た“の手段】 上記目的は，カレントミラーを利用したパルス電流源を
用い出力段高電圧側の第３のＰＭＯＳＦＥＴのゲートと
ソース間に抵抗を挿入し，さらにゲートと第２の高耐圧
ＮＭＯＳＦＥＴのドレインを接続し該ＮＭＯＳＦＥＴの
ソースをカレントミラーを構成する第１の低耐圧ＮＭＯ
ＳＦＥＴのドレインと接続し、第２の高耐圧ＮＭＯＳＦ
ＥＴと第１の低酎圧ＮＭＯＳＦＥＴの接続点より、第３
の高耐圧ＰＭＯＳＦＥＴのゲート容量とほぼ等しい第１
の容量を接地することにより達或される．
なされておらず，大きな容量を各出力段ごとに外づけし
なければならないという問題があった． また、第８図の従来例のようなフリップフロップ構成で
は、貫通電流のため高速動作に問題があった・ 本発明の目的は、半導体集積化に適した高速動作するレ
ベルシフト回路を実現することにある。 さらに本発明の他の目的は、上記回路を多数チャンネル
集積化するのに特に有利な回路を得ることにある． 一４、課題を解決す６た“の手段】 上記目的は，カレントミラーを利用したパルス電流源を
用い出力段高電圧側の第３のＰＭＯＳＦＥＴのゲートと
ソース間に抵抗を挿入し，さらにゲートと第２の高耐圧
ＮＭＯＳＦＥＴのドレインを接続し該ＮＭＯＳＦＥＴの
ソースをカレントミラーを構成する第１の低耐圧ＮＭＯ
ＳＦＥＴのドレインと接続し、第２の高耐圧ＮＭＯＳＦ
ＥＴと第１の低酎圧ＮＭＯＳＦＥＴの接続点より、第３
の高耐圧ＰＭＯＳＦＥＴのゲート容量とほぼ等しい第１
の容量を接地することにより達或される．
第２の高耐圧ＮＭＯＳＦＥＴが導通するとカレントミラ
ーで生じる電流が流れ第３のＰＭＯＳＦＥＴのゲート、
ソース間の抵抗に電位が生じる。 ここで第１の容量があるため第２の高耐圧ＮＭ・）ＳＦ
ＥＴがオンするときの過渡現象により第３のＰＭＯＳＦ
ＥＴのゲートレこ蓄積されていた電荷が急速に放電され
、第１の容量に充電される。この様に動作するため第３
のＰＭＯＳＦＥＴを高速にく、さらに多チャンネル時共
通化できるため半導体集積化も可能である。
ーで生じる電流が流れ第３のＰＭＯＳＦＥＴのゲート、
ソース間の抵抗に電位が生じる。 ここで第１の容量があるため第２の高耐圧ＮＭ・）ＳＦ
ＥＴがオンするときの過渡現象により第３のＰＭＯＳＦ
ＥＴのゲートレこ蓄積されていた電荷が急速に放電され
、第１の容量に充電される。この様に動作するため第３
のＰＭＯＳＦＥＴを高速にく、さらに多チャンネル時共
通化できるため半導体集積化も可能である。
【実施例１
以下、本発明の実施例を詳細に説明する。
第１図においてＮＭＯＳＦＥＴ−ＱＯよりなる基準電流
源とカレントミラーを構成するＮＭＯ ＳＦＥＴ −
Ｑ１のドレインと電源Ｖ１につられた抵抗Ｒ１との間に
ＮＭＯＳＦＥＴ−０２を接続する。 ＱＯには定常電流工○が流れＱ１にＱ１とＱＯの面積比
で工１が流れる。ただし、Ｑ２があるためＱ２が動作状
態のときのみＩ１が流れ，ＶＯにＲ１×１１の電圧降下
を生じさせる。 第２図に示すように、Ｖｉに正のパルスを印加すると■
０には、ｖ１よりＲＩＸＩＩ低下した電位Ｖの負パルス
を生じる。 第３図は、第２の実施例である。ＰＭＯＳＦＥＴ−Ｑ３
とＮＭＯＳＦＥＴ−０４のコンブリメンタリ回路により
パルスを発生する構成である。 Ｑ２がオンすると電流工１が流れると共に、Ｑ３のゲー
ト，ソース容量Ｃｇｓのチャージが抜け、Ｑ３にゲート
電圧が印加されＱ３がオンする．Ｑ２とＱ１の間から容
量Ｃを接地すると、この容量を充電するため、Ｑ３のゲ
ートに蓄積されていたチャージが、瞬時にＩ１以上流れ
，Ｑ３のゲート電位を急速に立ち上げる。Ｑ４をオフさ
せておくことによりＶ３は、急速にほぼ■１まで立ち上
がる。 第４１ｉ；ｉｔはコンブリメンタリ回路を更にプリドラ
イバとして用い、ＮＭＯＳＦＥＴ−Ｑ５とＮＭＯＳＦＥ
Ｔ−Ｑ６のトーテムポール型出力段を陳動ずる構戒とし
た実施例である。 ＰＭＯＳＦＥＴは、一般にＮＭＯＳＦＥＴより電流能力
が小さい．従って，大きな負荷をＩ１！動ずると速度が
遅くなる。特に、半導体集積する場合、問題になる。そ
こでトーテムポールを付加することで高速化が図れる。 すなわちＱ３がオンするとＱ５のゲートを駆動し、Ｑ５
がオンする。Ｑ４とＱ６は基本的に同相で動作してよい
。例えば■４に容量性負荷を接続すると、Ｑ５がオンの
ときに容量性負荷を充電しＯからほぼｖ１の電位に上昇
する。Ｑ５オフ、Ｑ４，Ｑ６オンで容量性負荷の電荷を
引き抜き、矩形パルスを容量性負荷に印加する。入力信
号がある場合は、Ｑ６を通りＲ２の端子電位として計測
できる。Ｑ６をオフにすると信号は通過しない。 第５図は、送波回路を多チャンネルとした実施例である
。チャンネル１からチャンネルｎまであり、これらが同
時に動作することがない場合、Ｑ２は各チャンネルごと
に設けＱ１、Ｃ．電流源を共通にできる。同時に動作し
た場合、Ｉ１が分割されＱ３のゲート電位が動作チャン
ネル数によって変化する． 同時に動作する場合は，第６ｐ２１に示すように、基本
電流源ＲＯ，ＱＯを共通化できる。チャンネルＡ１かチ
ャンネルＡｎは同時に動作せず、チャンネルＢ１からチ
ャンネルＢｎは同時に動作しない。チャンネルＡとチャ
ンネルＢは同時動作できる構戊である． 一般に回路を半導体集積化する場合、大きな容量は外づ
けされる場合が多い。第５図，第６図の実施例の如き構
成にすれば、容量を共通化できるので外づけ部品を少な
くできる。また、ＲＯを外ずけするかＱ１とＱＯの面積
比を大きくする、あるいは、電源ｖ２をパルスで与える
ことにより、半導体内のＲＯで消費する電力、ＱＯで消
費する電力を小さくすることができる。 第９図は，本発明のドライバを超音波診断装置に応用し
た実施例を示している。 配列された超音波振動子２にドライバ回路７を１対１対
応で接続する。送信制御部より使用する口径の振動子に
接続されたドライバ回路にフォーカス等の位相を含んだ
開動パルスがＶｉに印加される。第４図のＶ５，Ｖ６に
はＶｉと逆相のパルスが印加される。 この操作により選択された各振動子にそれぞれの位相で
パルスが印加され，超音波ビームが送信される。その超
音波信号は、物体より反射され各振動子で受信されＶ４
に入力する。Ｑ６がオン状態の回路のみが信号を通過さ
せｖ７より出力される。これらの信号は，受波位相合わ
せ部４で、位相整合され，一つの信号として画像処理部
５で処理される。このビームを走査することで断層像を
得、モニタに映しだすものである。 本回路は、他にプリンタのドライバ、液晶、プラズマデ
ィスプレイ、等の表示素子のドライバ等にも適用できる
。 【発明の効果】 以上説明した如く本発明によれば、送波回路において出
力段のＰＭＯＳＦＥＴを高速にオンできかつ半導体集積
化に適した構成にできる。
源とカレントミラーを構成するＮＭＯ ＳＦＥＴ −
Ｑ１のドレインと電源Ｖ１につられた抵抗Ｒ１との間に
ＮＭＯＳＦＥＴ−０２を接続する。 ＱＯには定常電流工○が流れＱ１にＱ１とＱＯの面積比
で工１が流れる。ただし、Ｑ２があるためＱ２が動作状
態のときのみＩ１が流れ，ＶＯにＲ１×１１の電圧降下
を生じさせる。 第２図に示すように、Ｖｉに正のパルスを印加すると■
０には、ｖ１よりＲＩＸＩＩ低下した電位Ｖの負パルス
を生じる。 第３図は、第２の実施例である。ＰＭＯＳＦＥＴ−Ｑ３
とＮＭＯＳＦＥＴ−０４のコンブリメンタリ回路により
パルスを発生する構成である。 Ｑ２がオンすると電流工１が流れると共に、Ｑ３のゲー
ト，ソース容量Ｃｇｓのチャージが抜け、Ｑ３にゲート
電圧が印加されＱ３がオンする．Ｑ２とＱ１の間から容
量Ｃを接地すると、この容量を充電するため、Ｑ３のゲ
ートに蓄積されていたチャージが、瞬時にＩ１以上流れ
，Ｑ３のゲート電位を急速に立ち上げる。Ｑ４をオフさ
せておくことによりＶ３は、急速にほぼ■１まで立ち上
がる。 第４１ｉ；ｉｔはコンブリメンタリ回路を更にプリドラ
イバとして用い、ＮＭＯＳＦＥＴ−Ｑ５とＮＭＯＳＦＥ
Ｔ−Ｑ６のトーテムポール型出力段を陳動ずる構戒とし
た実施例である。 ＰＭＯＳＦＥＴは、一般にＮＭＯＳＦＥＴより電流能力
が小さい．従って，大きな負荷をＩ１！動ずると速度が
遅くなる。特に、半導体集積する場合、問題になる。そ
こでトーテムポールを付加することで高速化が図れる。 すなわちＱ３がオンするとＱ５のゲートを駆動し、Ｑ５
がオンする。Ｑ４とＱ６は基本的に同相で動作してよい
。例えば■４に容量性負荷を接続すると、Ｑ５がオンの
ときに容量性負荷を充電しＯからほぼｖ１の電位に上昇
する。Ｑ５オフ、Ｑ４，Ｑ６オンで容量性負荷の電荷を
引き抜き、矩形パルスを容量性負荷に印加する。入力信
号がある場合は、Ｑ６を通りＲ２の端子電位として計測
できる。Ｑ６をオフにすると信号は通過しない。 第５図は、送波回路を多チャンネルとした実施例である
。チャンネル１からチャンネルｎまであり、これらが同
時に動作することがない場合、Ｑ２は各チャンネルごと
に設けＱ１、Ｃ．電流源を共通にできる。同時に動作し
た場合、Ｉ１が分割されＱ３のゲート電位が動作チャン
ネル数によって変化する． 同時に動作する場合は，第６ｐ２１に示すように、基本
電流源ＲＯ，ＱＯを共通化できる。チャンネルＡ１かチ
ャンネルＡｎは同時に動作せず、チャンネルＢ１からチ
ャンネルＢｎは同時に動作しない。チャンネルＡとチャ
ンネルＢは同時動作できる構戊である． 一般に回路を半導体集積化する場合、大きな容量は外づ
けされる場合が多い。第５図，第６図の実施例の如き構
成にすれば、容量を共通化できるので外づけ部品を少な
くできる。また、ＲＯを外ずけするかＱ１とＱＯの面積
比を大きくする、あるいは、電源ｖ２をパルスで与える
ことにより、半導体内のＲＯで消費する電力、ＱＯで消
費する電力を小さくすることができる。 第９図は，本発明のドライバを超音波診断装置に応用し
た実施例を示している。 配列された超音波振動子２にドライバ回路７を１対１対
応で接続する。送信制御部より使用する口径の振動子に
接続されたドライバ回路にフォーカス等の位相を含んだ
開動パルスがＶｉに印加される。第４図のＶ５，Ｖ６に
はＶｉと逆相のパルスが印加される。 この操作により選択された各振動子にそれぞれの位相で
パルスが印加され，超音波ビームが送信される。その超
音波信号は、物体より反射され各振動子で受信されＶ４
に入力する。Ｑ６がオン状態の回路のみが信号を通過さ
せｖ７より出力される。これらの信号は，受波位相合わ
せ部４で、位相整合され，一つの信号として画像処理部
５で処理される。このビームを走査することで断層像を
得、モニタに映しだすものである。 本回路は、他にプリンタのドライバ、液晶、プラズマデ
ィスプレイ、等の表示素子のドライバ等にも適用できる
。 【発明の効果】 以上説明した如く本発明によれば、送波回路において出
力段のＰＭＯＳＦＥＴを高速にオンできかつ半導体集積
化に適した構成にできる。
第１図は本発明の一実施例のレベルシフト目路図、第２
図は第ｔ図の回路の入出力の波形図、第３図は本発明の
第２の実施例の回路図、第４図は第２の実施例の出力段
をトーテムポール形にした実施例の回路図、第５図は同
時に動作しない出力段を多チャンネルにした実施例の回
路図、第６図は同時に動作する出力段を多チャンネルに
した実施例回路図、第７図は従来の容量と抵抗によるレ
ベルシフト回路図、第８図は従来のフリップフロップ構
成のレベルシフト回路図、第９図は本発明の回路を超音
波装置へ応用した実施例を示すブロック図である。 符号の説明 １・・・ドライバ回路出力段 ２・・・超音波振動子３
・・・送信制御部 ４・・・受信位相合わせ部
５・・・画像処理部 ６・・・モニタ７・・・
ドライバ回路 第５図 第３図 第７図 竿２回
図は第ｔ図の回路の入出力の波形図、第３図は本発明の
第２の実施例の回路図、第４図は第２の実施例の出力段
をトーテムポール形にした実施例の回路図、第５図は同
時に動作しない出力段を多チャンネルにした実施例の回
路図、第６図は同時に動作する出力段を多チャンネルに
した実施例回路図、第７図は従来の容量と抵抗によるレ
ベルシフト回路図、第８図は従来のフリップフロップ構
成のレベルシフト回路図、第９図は本発明の回路を超音
波装置へ応用した実施例を示すブロック図である。 符号の説明 １・・・ドライバ回路出力段 ２・・・超音波振動子３
・・・送信制御部 ４・・・受信位相合わせ部
５・・・画像処理部 ６・・・モニタ７・・・
ドライバ回路 第５図 第３図 第７図 竿２回
Claims (1)
- 【特許請求の範囲】 １、ＮＭＯＳＦＥＴよりなる基準電流源とカレントミラ
ーを構成する第１のＮＭＯＳＦＥＴのドレインより第１
の抵抗を介して第１の電源に接続した回路において、第
１の抵抗と第１のＮＭＯＳＦＥＴの間に第１の電源電圧
の耐圧を有する第２のＮＭＯＳＦＥＴを挿入し該第２の
ＮＭＯＳＦＥＴのオン、オフにより前記第１の抵抗間に
パルス電圧を生じさせるレベルシフト回路を有すること
を特徴とするドライバ回路。 ２、第１の電源に接続されたプルアップ回路を構成する
第３の高耐圧ＰＭＯＳＦＥＴと該ＰＭＯＳＦＥＴのドレ
インと接続されたプルダウン回路を構成する第４の高耐
圧ＮＭＯＳＦＥＴよりなる送受波回路の前記第３のＰＭ
ＯＳＦＥＴを駆動するレベルシフト回路において、第２
の電源に接続された基準電流源とカレントミラー回路を
構成し該カレントミラー回路を構成する第１のＮＭＯＳ
ＦＥＴのドレインと前記第３のＰＭＯＳＦＥＴのゲート
間に第２の高耐圧ＮＭＯＳＦＥＴを挿入し前記第３のＰ
ＭＯＳＦＥＴのゲートを抵抗を介して第１の電源に接続
し、前記第２のＮＭＯＳＦＥＴをオン、オフすることに
よりパルスを出力するドライバ回路。 ３、請求項１、２記載のドライバ回路において、第１の
ＮＭＯＳＦＥＴと第２のＮＭＯＳＦＥＴの接続点より第
１の容量を介して接地されたレベルシフト回路を有する
ドライバ回路。 ４、請求項２記載のドライバ回路において、第１の容量
の値を、第３のＰＭＯＳＦＥＴの入力容量以上の値とし
たことを特徴とするドライバ回路。 ５、請求項２記載のドライバ回路２において第３のＰＭ
ＯＳＦＥＴが、第５のＮＭＯＳＦＥＴと第６のＮＭＯＳ
ＦＥＴよりなるトーテムポール型出力段の第１の電源に
接続された第５のＮＭＯＳＦＥＴを駆動することを特徴
とするドライバ回路。 ６、請求項１ないし５記載の回路を複数チャンネル化し
た回路構成において、前記基準電流源とカレントミラー
回路を構成する第１のＮＭＯＳＦＥＴと該第１のＭＯＳ
ＦＥＴのドレインより接地された第１の容量からなる部
分を共通にすることを特徴とするドライバ回路。 ７、請求項１ないし７記載のドライバ回路を備えたこと
を特徴とする超音波装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242002A JPH03106115A (ja) | 1989-09-20 | 1989-09-20 | ドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242002A JPH03106115A (ja) | 1989-09-20 | 1989-09-20 | ドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03106115A true JPH03106115A (ja) | 1991-05-02 |
Family
ID=17082796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1242002A Pending JPH03106115A (ja) | 1989-09-20 | 1989-09-20 | ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03106115A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004055452B4 (de) * | 2004-01-15 | 2008-05-29 | Mitsubishi Denki K.K. | Ausgangsschaltung |
-
1989
- 1989-09-20 JP JP1242002A patent/JPH03106115A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004055452B4 (de) * | 2004-01-15 | 2008-05-29 | Mitsubishi Denki K.K. | Ausgangsschaltung |
| US7408389B2 (en) | 2004-01-15 | 2008-08-05 | Mitsubishi Denki Kabushiki Kaisha | Output circuit with signal level shift |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6836159B2 (en) | Integrated high-voltage switching circuit for ultrasound transducer array | |
| US6380766B2 (en) | Integrated circuitry for use with transducer elements in an imaging system | |
| US8143924B2 (en) | Semiconductor integrated circuit device having pulse generating circuits | |
| US7348800B2 (en) | Level shift circuit | |
| US7692456B2 (en) | Semiconductor integrated circuit capable of directly coupling low-voltage signals with high-voltage signals | |
| EP1374401A2 (en) | Circuit and method for controlling a dynamic, bi-directional high voltage analog switch and ultrasound examination apparatus equipped with such a circuit | |
| JPH0572771B2 (ja) | ||
| JPH0563555A (ja) | マルチモード入力回路 | |
| JPH05191257A (ja) | 半導体回路の出力段に配置される出力回路 | |
| CN114076938B (zh) | 一种高集成度的超声波发射和收发切换芯片 | |
| US6236256B1 (en) | Voltage level converters | |
| US6489804B1 (en) | Method for coupling logic blocks using low threshold pass transistors | |
| ITMI20130662A1 (it) | Traslatore multilivello ad alta tensione per applicazioni ad ultrasuoni e canale di trasmissione/ricezione per applicazioni ad ultrasuoni utilizzante detto traslatore di livello | |
| US6501295B1 (en) | Overdriven pass transistors | |
| JP2005081140A (ja) | 超音波トランスデューサ・アレイの高電圧スイッチングのための方法及び装置 | |
| JPH0685641A (ja) | マイクロ波スイッチ | |
| JP5410508B2 (ja) | 超音波診断装置、及び送波信号発生回路 | |
| KR100263785B1 (ko) | 상보형 금속 산화막 반도체 회로 | |
| JPH03106115A (ja) | ドライバ回路 | |
| JP2758226B2 (ja) | 超音波診断装置 | |
| WO1996016477A1 (en) | Input buffer for a high density programmable logic device | |
| JP4631399B2 (ja) | 超音波診断装置 | |
| CN1435884A (zh) | 线性电流/电压特性的金属氧化物半导体输出驱动电路 | |
| JPS61164328A (ja) | 出力バツフア装置 | |
| JPH07249740A (ja) | 昇圧回路およびこれを利用した電圧駆動型半導体素子の駆動回路 |