JPH0456511A - スイッチ回路 - Google Patents
スイッチ回路Info
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- JPH0456511A JPH0456511A JP16742490A JP16742490A JPH0456511A JP H0456511 A JPH0456511 A JP H0456511A JP 16742490 A JP16742490 A JP 16742490A JP 16742490 A JP16742490 A JP 16742490A JP H0456511 A JPH0456511 A JP H0456511A
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- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 240000001973 Ficus microcarpa Species 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、高電圧パルスをオンオフする半導体スイッチ
回路のスイッチ特性の改善に関するものである。
回路のスイッチ特性の改善に関するものである。
〈従来の技術〉
第７図は本発明を適用するスイッチ回路の概念を示すも
のである。高電圧パルス発生器２０からの信号（例えば
波高値（Ｐｈ）Ｏ〜２００■の正のパルス）をスイッチ
２１をオンオフすることにより出力する。
のである。高電圧パルス発生器２０からの信号（例えば
波高値（Ｐｈ）Ｏ〜２００■の正のパルス）をスイッチ
２１をオンオフすることにより出力する。
第８図（ａ）はこの様なスイッチ回路の従来例を示すも
のである０図において、１はｖ ｃｃｔ源に接続された
定電流源で例えば第９図（ｂ）に示すようなＰ形ＭＯＳ
ＦＥＴを２個用いたカレントミラー回路が用いられる。
のである０図において、１はｖ ｃｃｔ源に接続された
定電流源で例えば第９図（ｂ）に示すようなＰ形ＭＯＳ
ＦＥＴを２個用いたカレントミラー回路が用いられる。
Ｑ、は定電流源１からの電流を入力する第１のＮ形ＭＯ
ＳＦＥＴである。
ＳＦＥＴである。
Ｑ２はゲートが定電流源に接続された第２のＮ形ＭＯＳ
ＦＥＴで、ドレイン側に高電圧パルスが入力される。こ
のスイッチ回路は第１のＭＯＳＦＥＴ Ｑ ＋に制御信
号を入力し、第２のＭＯＳＦＥＴＱ２のゲート電圧を制
御することによりドレイン側に接続された高電圧パルス
をソース側に出力させることができる。そしてこのよう
なスイッチ回路の場合は“Ｖｃｃ−Ｐｈ＞Ｑ２の閾値”
という関係がある。
ＦＥＴで、ドレイン側に高電圧パルスが入力される。こ
のスイッチ回路は第１のＭＯＳＦＥＴ Ｑ ＋に制御信
号を入力し、第２のＭＯＳＦＥＴＱ２のゲート電圧を制
御することによりドレイン側に接続された高電圧パルス
をソース側に出力させることができる。そしてこのよう
なスイッチ回路の場合は“Ｖｃｃ−Ｐｈ＞Ｑ２の閾値”
という関係がある。
〈発明が解決しようとする課題〉
上記従来例においてＱ２のゲート・ソース間の最大電圧
ｖＧＳ ｌａＸは “ＶＧ ６ ｉａｘ ＝ｖｃｃ 〜２００ Ｖ″である
からＱ２のゲート・ソース間の耐圧が高い必要がある。
ｖＧＳ ｌａＸは “ＶＧ ６ ｉａｘ ＝ｖｃｃ 〜２００ Ｖ″である
からＱ２のゲート・ソース間の耐圧が高い必要がある。
従ってゲートの酸化膜を厚くする必要があり、従って、
オン抵抗を下げる為には素子寸法を大きくする必要があ
る。さらに、Ｑ２のゲートの電位はＯ〜２００Ｖの範囲
で変化するので定電流源１を（ｂ）図に示すような回路
で実現する為には高耐圧のＰチャンネルＭＯＳＦＥＴを
用いる等Ｑ１Ｑ２とは興なる構造の高耐圧の素子が必要
となる。
オン抵抗を下げる為には素子寸法を大きくする必要があ
る。さらに、Ｑ２のゲートの電位はＯ〜２００Ｖの範囲
で変化するので定電流源１を（ｂ）図に示すような回路
で実現する為には高耐圧のＰチャンネルＭＯＳＦＥＴを
用いる等Ｑ１Ｑ２とは興なる構造の高耐圧の素子が必要
となる。
その結果、このスイッチ回路をモノリシックＩＣとして
製造する場合、その工程が複雑になるという問題がある
。
製造する場合、その工程が複雑になるという問題がある
。
本発明は上記従来技術の問題を解決するためになされた
もので、モノリシックＩＣ化に適し、素子寸法の小さな
高耐圧パルススイッチを提供することを目的とする。
もので、モノリシックＩＣ化に適し、素子寸法の小さな
高耐圧パルススイッチを提供することを目的とする。
く課題を解決するための手段〉
上記従来技術の問題を解決する為の本発明のパルススイ
ッチ回路は、請求項１においては、制御信号のハイまた
はローレベルに関連して流れる定電流源からの電流をゲ
ート端子に入力し、ドレイン（またはソース）に入力さ
れる高電圧パルスをソース（またはドレイン）から出力
するＭＯＳＦＥＴを用いたスイッチ回路において、前記
定電流源からの電流を高耐圧ダイオードを介して前記Ｍ
ＯＳＦＥＴのゲートに入力するようにしたことを特徴と
するものであり。
ッチ回路は、請求項１においては、制御信号のハイまた
はローレベルに関連して流れる定電流源からの電流をゲ
ート端子に入力し、ドレイン（またはソース）に入力さ
れる高電圧パルスをソース（またはドレイン）から出力
するＭＯＳＦＥＴを用いたスイッチ回路において、前記
定電流源からの電流を高耐圧ダイオードを介して前記Ｍ
ＯＳＦＥＴのゲートに入力するようにしたことを特徴と
するものであり。
請求項２においては、請求項１のスイッチ回路のダイオ
ードとゲートの間に抵抗を備えるとともにソース（また
はドレイン）と定電流源の間に高耐圧ダイオードを設け
たことを特徴とするものである。
ードとゲートの間に抵抗を備えるとともにソース（また
はドレイン）と定電流源の間に高耐圧ダイオードを設け
たことを特徴とするものである。
く作用〉
ＭＯＳＦＥＴのゲートには定電流源からの電流を高耐圧
ダイオードを介して入力するので定電流ｊｌｌやＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ３は高耐圧ダイオードによってＱ
２のゲートと切離される。
ダイオードを介して入力するので定電流ｊｌｌやＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ３は高耐圧ダイオードによってＱ
２のゲートと切離される。
〈実施例〉
以下１図面に従い本発明を説明する。第１図は本発明の
一実施例を示す回路構成図で、Ｑ＋は定電流源１からの
電流をドレインに入力する第１の高耐圧Ｎ形ＭＯＳＦＥ
Ｔ、Ｑ２は定電流源１からの電流をゲートに入力する第
２の高耐圧Ｎ形ＭＯＳＦＥＴである。ＣＧはゲート・ソ
ース間の容量もしくは必要に応じて付加した容量との和
の容量。
一実施例を示す回路構成図で、Ｑ＋は定電流源１からの
電流をドレインに入力する第１の高耐圧Ｎ形ＭＯＳＦＥ
Ｔ、Ｑ２は定電流源１からの電流をゲートに入力する第
２の高耐圧Ｎ形ＭＯＳＦＥＴである。ＣＧはゲート・ソ
ース間の容量もしくは必要に応じて付加した容量との和
の容量。
ＣｓはＧ点とグランドの間の寄生容量、ＲＬは負荷抵抗
である。Ｄ＋は本発明により付加された高耐圧ダイオー
ドでアノード側が定電流源１に、カソード側がＱ２のゲ
ートに接続されている。
である。Ｄ＋は本発明により付加された高耐圧ダイオー
ドでアノード側が定電流源１に、カソード側がＱ２のゲ
ートに接続されている。
第２図（ａ）〜（ｄ）は上記構成のスイッチ回路の動作
を示すタイムチャートである。第２図（ａ）において制
御信号Ｃが時刻ｔ１にローとなりＱ、がオフとなる。こ
のとき、第２図（ｂ）に示す様に高圧パルスは０レベル
であるとする。第２図（Ｃ）においてｌＱ２のゲート・
ソース間の電圧ＶＯ８は定電流■によってゲート容量Ｃ
ａ（＋Ｃｓ ）が充電されることにより、Ｏｖ〜ＶＣＣ
に変化し、その時定数はＣＧ／Ｉに比例する。そして時
刻ｔ３おいてＱ２のドレインに波高値２００ｖのＰｈの
パルスが入力されると、立下り時間が先にのべたＣ ｏ
／ Ｉに比較して充分小さなパルスが入力されたとす
る。このときＱ２はオンとなっており、オン抵抗が負荷
抵抗に比べて充分小さいとすると、出力には第２図（ｄ
）に示す様な入力と同じ波形が生じる。ただしこのとき
寄生容量Ｃ６の影響でＶＯＳはＶｃｃよりも小さくなる
。
を示すタイムチャートである。第２図（ａ）において制
御信号Ｃが時刻ｔ１にローとなりＱ、がオフとなる。こ
のとき、第２図（ｂ）に示す様に高圧パルスは０レベル
であるとする。第２図（Ｃ）においてｌＱ２のゲート・
ソース間の電圧ＶＯ８は定電流■によってゲート容量Ｃ
ａ（＋Ｃｓ ）が充電されることにより、Ｏｖ〜ＶＣＣ
に変化し、その時定数はＣＧ／Ｉに比例する。そして時
刻ｔ３おいてＱ２のドレインに波高値２００ｖのＰｈの
パルスが入力されると、立下り時間が先にのべたＣ ｏ
／ Ｉに比較して充分小さなパルスが入力されたとす
る。このときＱ２はオンとなっており、オン抵抗が負荷
抵抗に比べて充分小さいとすると、出力には第２図（ｄ
）に示す様な入力と同じ波形が生じる。ただしこのとき
寄生容量Ｃ６の影響でＶＯＳはＶｃｃよりも小さくなる
。
その大きさの差ΔＶＱは
（Ｐｈ−ΔＶＯ）ｘＣＳ＝ΔＶＯＸＣ□よりΔＶ□ ＝
ＰｈｘＣｓ ／ （Ｃ９十ＣＯ）となる。
ＰｈｘＣｓ ／ （Ｃ９十ＣＯ）となる。
従ってＶＣＣ−Δ■ｏがＱ２の閾値よりも充分大きけれ
ば１時刻ｔ３からｔ４の間でＱ２がオンのままなので、
入力と出力の波形が一致する。
ば１時刻ｔ３からｔ４の間でＱ２がオンのままなので、
入力と出力の波形が一致する。
ＶＯＳのｔ４での上昇は時刻１コの減少と同様の理由に
よりその大きさはΔＶｃである。
よりその大きさはΔＶｃである。
第３図は請求項１の他の実施例を示すもので第１図に示
す定電流源１の替わりにＰ形ＭＯＳＦＥＴを用い周知の
ＣＭＯＳインバータとしたものである。第１図の場合と
同様に制御信号Ｃのハイまたはローレベルに応じてＱ２
のゲートがオンオフされＱ２のドレイン側に入力する高
電圧パルスをソース側に出力することができる。
す定電流源１の替わりにＰ形ＭＯＳＦＥＴを用い周知の
ＣＭＯＳインバータとしたものである。第１図の場合と
同様に制御信号Ｃのハイまたはローレベルに応じてＱ２
のゲートがオンオフされＱ２のドレイン側に入力する高
電圧パルスをソース側に出力することができる。
上記第１．第３図の構成によればＱ２のＮ形ＭＯ８ＦＥ
Ｔのゲートには定電流源からの電流を高耐圧ダイオード
を介して入力するので定電流源１やＰ形Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ３は高耐圧ダイオードによってＱ２のゲー
トと切離される。即ち、ＶｃｃとしてＩＯＶ程度の電圧
であってもＣＯにＶｃｃと同程度の電荷が充電されてい
るのでｌＱ２のゲートにはこの電荷による電圧が印加さ
れていることになりＩＱ２はオンの状態を維持すること
ができる。
Ｔのゲートには定電流源からの電流を高耐圧ダイオード
を介して入力するので定電流源１やＰ形Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ３は高耐圧ダイオードによってＱ２のゲー
トと切離される。即ち、ＶｃｃとしてＩＯＶ程度の電圧
であってもＣＯにＶｃｃと同程度の電荷が充電されてい
るのでｌＱ２のゲートにはこの電荷による電圧が印加さ
れていることになりＩＱ２はオンの状態を維持すること
ができる。
その結果、定電流源は低い耐圧のＰ形ＭＯＳＦＥＴを使
用できるののでＩＣ製作上有利である。
用できるののでＩＣ製作上有利である。
第４図は請求項２に関する一実施例を示すものである。
第１図、第３図に示す回路ではパルス入力時にＭ Ｏ’
Ｓ Ｆ Ｅ Ｔ Ｑ ２がオンであり続けるためＶｃｃ
−（Ｐｈ ＸＣｓ ） ／ （Ｃｓ ＋Ｃｏ
） ＞０２の閾値”である必要があるが、寄生容量ＣＳ
に対して、Ｑ２のゲート・ソース間容量ＣａＳが充分な
大きさがなければ素子としての容量を追加する必要があ
る。しかし容量の追加は素子面積の増大を招くという問
題があり、また、スイッチの切替時間はＣａ／Ｉに比例
するので速度と消費電流の点で不利になるという問題が
ある。
Ｓ Ｆ Ｅ Ｔ Ｑ ２がオンであり続けるためＶｃｃ
−（Ｐｈ ＸＣｓ ） ／ （Ｃｓ ＋Ｃｏ
） ＞０２の閾値”である必要があるが、寄生容量ＣＳ
に対して、Ｑ２のゲート・ソース間容量ＣａＳが充分な
大きさがなければ素子としての容量を追加する必要があ
る。しかし容量の追加は素子面積の増大を招くという問
題があり、また、スイッチの切替時間はＣａ／Ｉに比例
するので速度と消費電流の点で不利になるという問題が
ある。
第４図において第２図と同一要素には同一符号を付して
重複する説明は省略するが、第２図との違いは高耐圧ダ
イオードＤ１とＮ形ＭＯ８ＦＥＴＱ２のゲートの間に抵
抗Ｒａｔ−設けた点、及びＱ２のソースとダイオードＤ
１のカソードの間にダイオードＤ２を設けた点である。
重複する説明は省略するが、第２図との違いは高耐圧ダ
イオードＤ１とＮ形ＭＯ８ＦＥＴＱ２のゲートの間に抵
抗Ｒａｔ−設けた点、及びＱ２のソースとダイオードＤ
１のカソードの間にダイオードＤ２を設けた点である。
第４図に示す回路の動作を第５図（ａ）〜（ｄ）のタイ
ムチャートを用いて説明する。
ムチャートを用いて説明する。
第５図（ａ）において、制御信号Ｃが時刻ｔ１でローに
なりＱ、がオフになると（ｃ）図で示す様にＱ２のゲー
ト・ソース間電圧ＶＯ８は定電流工によってゲート容量
Ｃｏ（＋Ｃｓ）が充電されることにより、ＯｖからＶｃ
ｃに変化し、その時定数はＣ０ｘＶｃｃ／ＩとＣＯＸＲ
（ｌの大きな方で決定する。第６図は第５図のイ部を拡
大して示す図であり１点線はＲＧがない場合の動作を示
している。ここでは例えば“Ｃｏ ｘＶｃｃ／Ｉ＞Ｃａ
ＸＲＧ〉入カバルスの立上がりの時定数”とする。
なりＱ、がオフになると（ｃ）図で示す様にＱ２のゲー
ト・ソース間電圧ＶＯ８は定電流工によってゲート容量
Ｃｏ（＋Ｃｓ）が充電されることにより、ＯｖからＶｃ
ｃに変化し、その時定数はＣ０ｘＶｃｃ／ＩとＣＯＸＲ
（ｌの大きな方で決定する。第６図は第５図のイ部を拡
大して示す図であり１点線はＲＧがない場合の動作を示
している。ここでは例えば“Ｃｏ ｘＶｃｃ／Ｉ＞Ｃａ
ＸＲＧ〉入カバルスの立上がりの時定数”とする。
時刻ｔ３に波高ｐｈのパルスが入力されると。
Ｖｏ ｓは寄生容量Ｃｓのために減少しようとする。
そしてＲＧ＝０の場合はその減少量ΔＶ、）は第１図の
場合と同様ａ ＶＯ＝Ｐｈ Ｘ （Ｃ６＋Ｃｏ ）であ
るが、Ｒ（ｌの為にその変化はＣＧＸＲＱの時定数で決
まる時間を必要とし、第４図で示す◎点から■−点へ流
れる電流による電圧降下の為ダイオードＤ２がオンとな
り、ＩＮ−＋Ｑ２→Ｄ２の経路で寄生容量Ｃｓが充電さ
れるためＶＧＳの減少量はΔＶＯより小さなものとなる
。
場合と同様ａ ＶＯ＝Ｐｈ Ｘ （Ｃ６＋Ｃｏ ）であ
るが、Ｒ（ｌの為にその変化はＣＧＸＲＱの時定数で決
まる時間を必要とし、第４図で示す◎点から■−点へ流
れる電流による電圧降下の為ダイオードＤ２がオンとな
り、ＩＮ−＋Ｑ２→Ｄ２の経路で寄生容量Ｃｓが充電さ
れるためＶＧＳの減少量はΔＶＯより小さなものとなる
。
例えば
Ｃ５＝０．５ｐＦ Ｃａ ＝４．５ｐＦＣｏ ＝４
．５ｐＦ Ｐｈ ＝１００Ｖｖｃｃ＝ｔｏｖ とすればＡＶｏ＝１０ＶとなりＲｏ＝ＯではＱ２がオフ
になってしまう、Ｒｏ＝１０にΩとすれば。
．５ｐＦ Ｐｈ ＝１００Ｖｖｃｃ＝ｔｏｖ とすればＡＶｏ＝１０ＶとなりＲｏ＝ＯではＱ２がオフ
になってしまう、Ｒｏ＝１０にΩとすれば。
Ｃｏ ＸＲｏ ＝４５ｎｓｅｃであり、Ｄ２の直列抵抗
を１にΩとしてもＤ２を通してＣＳを充電するときの時
定数は１にΩＸ０．５ｐＦ＝０．５ｎｓｅｃなのでＣｏ
が放電する前にＣＳが充電されるためＶＧＳの減少量は
小さなものとなる。
を１にΩとしてもＤ２を通してＣＳを充電するときの時
定数は１にΩＸ０．５ｐＦ＝０．５ｎｓｅｃなのでＣｏ
が放電する前にＣＳが充電されるためＶＧＳの減少量は
小さなものとなる。
この第４図の実施例によれば容量を付加する必要がなく
、ゲート容量を増加させないので切替速度／消費電流の
点で有利である。また、パルス入力時のＱ２のゲート・
ソース間の電圧の減少が小さいのでオン抵抗が小さいと
いう利点がある。
、ゲート容量を増加させないので切替速度／消費電流の
点で有利である。また、パルス入力時のＱ２のゲート・
ソース間の電圧の減少が小さいのでオン抵抗が小さいと
いう利点がある。
なお１図に示す電流源は第３図と同様にＰ形ＭＯＳＦＥ
Ｔを用いてインバータを構成したものであってもよい、
さらに第１図、第３第、第４図においてＮ形ＭＯＳＦＥ
ＴをＰ形ＭＯＳＦＥＴにしたものであってもよい。
Ｔを用いてインバータを構成したものであってもよい、
さらに第１図、第３第、第４図においてＮ形ＭＯＳＦＥ
ＴをＰ形ＭＯＳＦＥＴにしたものであってもよい。
〈発明の効果〉
以上実施例とともに具体的に説明した様に本発明によれ
ば、電源側は低耐圧のＰ型ＭＯＳＦＥＴでよいので１つ
の種類の高耐圧ＭＯＳＦＥＴを作製すればよい、その結
果、モノリシックＩＣ化した場合に工程を少なくするこ
とができ、素子寸法の小さな高耐圧パルススイッチを実
現することができる。
ば、電源側は低耐圧のＰ型ＭＯＳＦＥＴでよいので１つ
の種類の高耐圧ＭＯＳＦＥＴを作製すればよい、その結
果、モノリシックＩＣ化した場合に工程を少なくするこ
とができ、素子寸法の小さな高耐圧パルススイッチを実
現することができる。
第１図は本発明の一実施例を示す回路構成図。
第２図は第１図の回路のタイムチャート図、第３図は請
求項１の他の実施例を示す図、第４図は請求項２に関す
る一実施例を示す回路構成図、第５図は第１図の回路の
タイムチャート図、第６図は第５図（ｃ）イ部の拡大図
、第７図は本発明を適用するスイッチ回路の概念図、第
８図は従来の回路構成図である。 １・・・定電流源、Ｑｌ、Ｑ２．Ｑコ・・・ＭＯＳＦＥ
Ｔ、Ｄ、、Ｄ２・・・ダイオード。 〜ゝ塾！ 処 第 図 第 図 タイムすＴ−） （ａ）
求項１の他の実施例を示す図、第４図は請求項２に関す
る一実施例を示す回路構成図、第５図は第１図の回路の
タイムチャート図、第６図は第５図（ｃ）イ部の拡大図
、第７図は本発明を適用するスイッチ回路の概念図、第
８図は従来の回路構成図である。 １・・・定電流源、Ｑｌ、Ｑ２．Ｑコ・・・ＭＯＳＦＥ
Ｔ、Ｄ、、Ｄ２・・・ダイオード。 〜ゝ塾！ 処 第 図 第 図 タイムすＴ−） （ａ）
Claims (1)
- 【特許請求の範囲】 １）制御信号のハイまたはローレベルに関連して流れる
定電流源からの電流をゲート端子に入力し、ドレイン（
またはソース）に入力される高電圧パルスをソース（ま
たはドレイン）から出力するＭＯＳＦＥＴを用いたスイ
ッチ回路において、前記定電流源からの電流を高耐圧ダ
イオードを介して前記ＭＯＳＦＥＴのゲートに入力する
ようにしたことを特徴とするスイッチ回路。 ２）ダイオードとゲートの間に抵抗を備えるとともにソ
ース（またはドレイン）と定電流源の間に高耐圧ダイオ
ードを設けたことを特徴とする請求項１記載のスイッチ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16742490A JPH0456511A (ja) | 1990-06-26 | 1990-06-26 | スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16742490A JPH0456511A (ja) | 1990-06-26 | 1990-06-26 | スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456511A true JPH0456511A (ja) | 1992-02-24 |
Family
ID=15849446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16742490A Pending JPH0456511A (ja) | 1990-06-26 | 1990-06-26 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456511A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010891A3 (en) * | 2001-07-25 | 2003-10-16 | Koninkl Philips Electronics Nv | Output driver equipped with a sensing resistor for measuring the current in the output driver |
| JP2005081140A (ja) * | 2003-09-08 | 2005-03-31 | General Electric Co <Ge> | 超音波トランスデューサ・アレイの高電圧スイッチングのための方法及び装置 |
-
1990
- 1990-06-26 JP JP16742490A patent/JPH0456511A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010891A3 (en) * | 2001-07-25 | 2003-10-16 | Koninkl Philips Electronics Nv | Output driver equipped with a sensing resistor for measuring the current in the output driver |
| JP2005081140A (ja) * | 2003-09-08 | 2005-03-31 | General Electric Co <Ge> | 超音波トランスデューサ・アレイの高電圧スイッチングのための方法及び装置 |
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