JP4751671B2 - モザイクセンサ配列走査の制御方法及びデバイス - Google Patents
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Description
1)多重化アドレス/データ走査構造体系
多重化アドレス/データ走査構造体系を有する一実施形態を、図12に概略図示する。この構造体系によれば、音響小素子32を行(或いは列)内でグループ化し、そこで所与の行(或いは列)上の全ての小素子が個別ディジタルアドレス/データバス48を共有し、それらのうちの二つだけを図12に描いてある。各バス48は、アドレス線路とデータ線路で構成してある。所与の行(或いは列)内では、各小素子はバス上に固有のアドレスを有する。アドレス/データ発生器34はチップ上(或いはチップ外)に含まれ、各行ごとに共有データバス上の配列へデータを送信する。
2)列アドレス指定走査構造体系
列アドレス指定走査構造体系を有する実施形態を、図13に概略図示する。この構造体系は、多重化アドレス/データ走査構造体系の有用な変種である。列アドレス指定走査構造体系は、スイッチ状態データがデータ発生器36により生成され、その一方でアドレスは図示の個別のアドレス発生器38が生成する点を除き、同様に動作する。これらのアドレスはデータに対し直交方向に供給され、すなわちアドレスは垂直アドレス線路30を介して供給され、その一方でデータは水平データ線路31を介して供給される。アドレスは、注目領域(ROI)ビットパターンを搭載するシフトレジスタを用いて生成され、このビットパターンをシフトさせ行線路上に入力するデータを受容する列ブロックを変位させる。第2のシフトレジスタは、ROI境界内で因果的連鎖をもってビットをシフトさせ、アドレス指定用に連続して列を選択させることになる。こうして、x方向の走査は各行内のシフトレジスタを用いるのではなく二つのシフトレジスタを用いて達成し得、相当量の電力を節約することができる。列アドレス指定走査構造体系はまた、後述する如く所要のアドレス線路の数を低減してアドレス回路網を単純化する。
3)多方向シフトレジスタ走査構造体系
多方向シフトレジスタ走査構造体系を有する一実施形態を、図14に概略図示する。この構造体系は、従前の走査構造体系の有用な変種である。この場合、データはまず一回に1ビットずつデータ発生器36により配列内にロードされ、逐次シフトされて一連の影像を生成する。配列の軸(ここでは、×とy)沿いのシフトは、スイッチ状態データをシフトすべく制御信号を発生する配列外部の制御ブロック40,42を用いてなされる。
4)混成走査構造体系
混成走査構造体系を有する実施形態が、図15に概略図示してある。この構造体系は、単一の柔軟な配置をもって上記した全てを複合するものである。この場合、データは多重化アドレス/データ手法を用いてアドレス/データ発生器34により配列内にロードされる。しかしながら、一旦それが配列内にプログラムされると、データは制御ブロック40,42によりそれぞれ配列(ここでは、xとy)軸に沿ってシフトさせることができる。それ故、このデバイスを低電力モードで使用し、そこではパターンをセットアップし、x又はy方向のいずれかに一度に単一の小素子をシフトさせることができる。任意のパターンを位相化配列における如く、影像ごとに構築する必要があるより柔軟なモードに用いることもできる。
A)走査回路網構造体系
1)多重化アドレス/データ種走査構造体系
ユニットスイッチセル50へディジタルデータをプログラミングする多重化アドレス/データバス種走査構造体系を、図16に示す。セル50の各列は、(A0,A1,・・・A7)として図示した固有アドレスを有する。本例では、8列だけが図示してある。しかしながら、このデバイスは潜在的には数百の列を含み得るものである。セル50各行は、多重化アドレス/データバス48を共有する。加えて、各行は個別多重化器46を介して個別バス48をプログラムする専用アドレス/データ発生器34を有する。こうして、全行が平行にプログラムされる。
2)列アドレス指定走査構造体系
ディジタルデータをユニットスイッチセル50へプログラミングする列アドレス指定走査構造体系が、図17に示してある。この方式はデータ発生器36がデバイスの各行に配置してある点において、多重化アドレス指定に類似するものである。しかしながら、この場合、単一のアドレス発生器38を図示の如く全ての行が共有する。アドレス発生器38により注目領域を生成し、かくして更新しなければならないセルを含む列だけが選択されるようにする。アドレス指定は、更新対象であるセルを含む第1の列にて始まり左から右へ歩進的に進み、更新対象であるセルを含む最後の列で終わる。
3)多重化アドレス/データ走査構造体系の代替実施形態
ユニットスイッチセル50内へディジタルデータをプログラミングする多重化アドレス/データバス型走査構造体系の代替形態が、図18に図示してある。この方式は、固有アドレスとデータ発生器が各行ごとに備わっていない点で本来のものとは異なる。その代わりに、これらは一連のラッチ54を組み合わせた単一のアドレス/データ発生器34により置き換え、データを走査アドレス指定動作にて記憶させる。一実施形態では、ラッチがチップ搭載型であるのに対し発生器はチップ外搭載型である。このことで、チップ上の信号の経路選択は大幅に減るが、行データのシリアル更新に起因するより低い走査速度の犠牲を払うことになる。
4)六角配列の経路選択
上記に説明した構造体系は、六角小素子配列の場合は即実装される。図20と図21は、ユニットスイッチセル50のこの種の六角配列内のバス線路48の経路選択の二つの代替実施形態を示す。図20に示した実施形態はより多くのバス線路48を必要とするが、全てのユニットスイッチセル50を同一にでき、このことはASIC割り付け目的にとって好都合である。図21に示した実施形態は、半数のバス線路を必要とするが、セル種を変える必要があり、それ故に少しずつ実装はより複雑化する。
5)多走査構造体系
上記の全ての構造体系は配列の一側の列又は行走査回路網を示すものであるが、同一動作(図面中に図示せず)用に配列両側に走査回路網を配設することも好都合である。これは、例えば配列中央の破断でもって行を左右のセグメントへ分割することで行を母体に行なわれる。このデバイスの利点は、行上のディジタル線路を駆動する線路ドライバに対する要件を減らす点にある。このデバイスもまた構成の書き込み速度を二倍とし、何故ならここでは二つの配列半体を同時に更新できるからである。
6)Y方向の変位
Y方向のサブ絞り開口パターンの変位は、以下のうちのいずれかにより実行することができる。すなわち、(1)アルゴリズムを通じてデータ発生器RAM或いはデータ発生器アルゴリズム内のパターンを変位させることによるか、(2)単一発生器モデルを用いるときに、書き込み対象ラッチの開始アドレスを変更することによるか、(3)x及びy方向の両方にアドレス/データ発生器を用いることによるか、(4)Yコントローラを用いてY方向にデータをシフトするシフトレジスタモデルを用いることによる。
B)配列セル構造体系
本発明の様々な実施形態によれば、モザイクトランスデューサ内の各ユニットスイッチセルはスイッチ状態をプログラムする関連論理回路と共にアナログスイッチを備える。「超音波トランスデューサ配列用の一体化高電圧スイッチング回路(Integrated High−Voltage Switching Circuit for Ultrasound Transducer Array)」と題する米国特許第10/248,968号に開示される如く、スイッチ構造体系はスイッチ自体がメモリを有するようにしたものである。この理由から、以下に説明する構造体系の一部はディジタルメモリセルを必要としない。ラッチの形をとるディジタルメモリを追加することは、連続的な送信動作と受信動作との間の絞り開口パターンの高速遷移に関する要件を実装する点で有用である。米国特許第10/248,968号が論ずるスイッチ構造体系は高電圧DMOSトランジスタを用いるものであるが、ここで考察する走査構造体系は(これらに限定はされないが)低電圧CMOS或いはMOSスイッチや高電圧MEMS母体スイッチを含む代替スイッチデバイスに完全に適したものである。これらの代替スイッチが全てそれらの固有の内部メモリを含むわけではないが、二次ラッチをそれらの制御回路網へ追加し、ここに記載した構造体系を可能にすることができる。
1)状態メモリラッチ
小素子ごとに1個のアクセススイッチと3個のマトリクススイッチを有するモザイクトランスデューサ配列では、スイッチの到来状態の保持に4個のラッチが必要である。これらのラッチは、試験を行なうことができるよう読み取りだけでなく書き込みもまた出来ねばならない。
2)到来状態メモリ付きデータスイッチセル/多重化アドレス
上記ラッチに加え、各スイッチセルは図26に示すアドレス指定及び制御論理回路もまた含む。制御論理回路は複数のANDゲート96を備え、これらがスイッチ状態制御信号(特許請求の範囲では「スイッチ状態制御データ」と呼ぶ)GN0〜GN3とGP0〜GP3を1個のアクセススイッチと3個のマトリクススイッチを有するユニットスイッチセル内の4個のアナログスイッチ(図示せず)の制御ゲートへ出力する。例えば、出力GN0,GP0はアクセススイッチのオン・オフ状態を制御し得、その一方で出力GN1,GP1は3個のマトリクススイッチのうちの最初のもののオン・オフ状態を制御し得る、等々である。
3)到来状態メモリ付き列アドレス指定スイッチセル
図28は列アドレス指定走査構造体系用のユニットスイッチセルを実装する回路網を示すものである。この場合、アドレス指定回路網はアドレス発生器(図13の38)によりアクティブとされる単一の選択線路30により置き換えてある。この選択線路は、所与の列内の全てのセルに対し共通する。セルの動作は、アドレスサイクルをもはや必要としない点を除き、多重化セルの動作に類似するものである。図28から明らかな如く、このセルは多重化セル上で幾つかの回路網を節約するものであるが、先に説明したように、それは柔軟性をもたないものである。
4)到来状態メモリをもたない列アドレス指定スイッチセル
図29は、到来状態メモリを組み込んでいない列アドレス指定付きユニットスイッチセルを実装する回路網を示すものである。このセルは、全ての可能なセルのうちで最もコンパクトである。しかしながら、それは少なくとも柔軟性のあるものでもある。先に述べたように、このセルは非常に小さな音響小素子を有し、かくして各ユニットセル内により多くの複雑な論理回路用の十分な領域をもたないトランスデューサにおいて非常に好都合であろう。図30は、各2入力ANDゲートの代りに個別MOS・FET98と個別抵抗100を用い、かくして図29の回路よりもずっとコンパクトである本方式の好適な実施形態を示すものである。
5)到来状態メモリをもたない多重化アドレス/データスイッチセル
図31は、到来状態メモリをもたない多重化データ/アドレス線路48付きのユニットスイッチセルを実装する回路網を示すものである。先のセル種と同様、このセルはより少ない空間を必要とする。それは、アドレス指定能力に関してより柔軟性がある。しかしながら、それは配列パターン間での迅速な切り替え能力を保持してはいない。
6)シフトレジスタ能力付きセル
この点に対し説明した組み込み型ラッチ付きセルは全て、シフトレジスタ能力を明確に示すというわけではない。しかしながら、若干の改変をもってこの能力を追加することができる。これは、図22をもう一度調べることで理解することができる。出力端Nと別の隣接セルのデータ入力端との間にFETスイッチを追加することで、2ビットシフトレジスタが作られる。ラッチ種に応じ、マスター/スレーブ操作を生成してシフトレジスタ機能性を実装するのに若干の内部改変が必要となろう。この改変は、シフトを可能にする必要な制御線路と共に各セルにスイッチを追加することで非常に長いシフトレジスタを作製するのに用いることができる。これらのスイッチの追加が、この点について論じたセルに固有のプログラム可能性を取り除くことはない。それは、その代わりに、利用可能な両方の構造体系の最良の特徴を有する混成セルを作成する。
4 基板
6 絶縁支持体
8 隔膜
10,12 電極
14 空腔
16 小素子
18A,18B,18C,18D 環状素子
20 アクセススイッチ
24,24a,24b,24c,24d 行バス線路
26 マトリクススイッチ
28 システムチャンネルバス
30 垂直アドレス線路
31 水平データ線路
32 超音波トランスデューサ小素子
34 アドレス/データ発生器
36 データ発生器
38 アドレス発生器
40,42 制御ブロック
44 影像発生器
46 多重化器
48 アドレス/データバス
50 ユニットスイッチセル
54 ラッチ
56 ビア孔
60 結線
65,66 導電パッド
70,72,74,76,78 インバータ
80 パスMOS・FET
82 インバータ
84 MOS・FET
86 ANDゲート
88 レジスタ
92 デコーダ
94 ANDゲート
96 制御論理回路
98 MOS・FET
100 個別抵抗
800 左シフトスイッチ
801 右シフトスイッチ
802 レジスタプログラミングセル
803 バス線路
804 データ制御線路
805 データバス線路
806 データ制御線路
Claims (6)
- デバイスであって、
概ね平行な線路に沿って配置した複数のセンサ(32)と、
複数のデータ線路(24)と、
センサをバス線路に選択的に電気的に接続する第1の複数のスイッチ(20)で、それぞれがその現在のスイッチ状態を表わすデータを記憶できる種であり、その中に各センサがそれに関連する個別スイッチを少なくとも有する前記第1の複数のスイッチと、
センサを互いに選択的に電気的に接続する第2の複数のスイッチ(26)で、それぞれがその現在のスイッチ状態を表わすデータを記憶できる種であり、その中に各センサがそれに関連する個別スイッチを少なくとも有する前記第2の複数のスイッチと、
プログラム対象である前記第1及び第2の複数のスイッチの状態を表わすスイッチ状態データを発生するデータ発生回路網(36)と、
プログラム対象である前記第1及び第2の複数のスイッチを特定するアドレスデータを発生するアドレス発生回路網(38)と、
前記スイッチ状態データの受け取りに応答してプログラム対象である前記第1及び第2の複数の前記スイッチへスイッチ状態制御データを出力する複数の制御論理回路(96)で、各センサがそれに関連する個別制御論理回路を有し、前記スイッチ状態制御データは前記スイッチの状態を制御するもので前記スイッチ状態データから導出され、各センサがそれに関連する個別制御論理回路と、
第1の時間期間中に前記データ発生回路網から前記スイッチ状態データを記憶し、続いて前記第1の時間期間に続く第2の時間期間中に前記スイッチ状態データを前記制御論理回路へ書き込む複数のラッチ(54)と、
を有する、デバイス。 - 前記アドレスデータと前記スイッチ状態データを搬送する複数のアドレス/データバス線路(48)と、前記データ及びアドレス発生回路網と前記アドレス/データバス線路との間に位置する複数の多重化器(46)とをさらに備え、前記多重化器が前記アドレス発生回路網を第1の多重化状態にある前記アドレス/データバス線路へ接続し、前記データ発生回路網を第2の多重化状態にある前記アドレス/データバス線路へ接続する、請求項1記載のデバイス。
- 前記データ発生回路網を前記制御論理回路網へ電気的に接続する複数のデータバス線路(31)と、前記アドレス発生回路網を前記制御論理回路網へ電気的に接続する複数の列選択線路(30)とをさらに備え、前記複数のデータバス線路が前記センサの線路にほぼ平行に走り、前記列選択線路は前記データバス線路に平行ではない、請求項1記載のデバイス。
- 前記アドレス発生回路網と前記データ発生回路網からそれぞれ前記アドレスデータと前記スイッチ状態データを搬送する複数のアドレス/データバス線路と、前記データ及びアドレス発生回路網と前記アドレス/データバス線路との間に位置する複数のラッチ(54)で、アドレス/バス線路ごとに一つずつの前記複数のラッチとをさらに備える、請求項1記載のデバイス。
- 前記アドレス発生回路網と前記データ発生回路網はそれぞれ前記複数のセンサの両側に配設してあり、前記センサの前記線路に関連する前記第1及び第2の複数のスイッチは右セグメントと左セグメントに分割してあり、前記左セグメントの前記スイッチは一側の前記アドレス及びデータ発生回路網により制御し、前記右セグメントの前記スイッチは他側の前記アドレス及びデータ発生回路網により制御する、請求項1記載のデバイス。
- 各制御論理回路は、汎用ストローブ信号に応答して前記スイッチ状態制御データを出力する個別の複数の論理ゲートを備える、請求項1記載のデバイス。
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