JP4155123B2 - 半導体装置、これを用いた撮像装置および表示装置 - Google Patents
半導体装置、これを用いた撮像装置および表示装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力信号に基づいて３段階の出力信号を生成して出力する半導体装置と、この半導体装置を適用したＣＣＤカメラのような撮像装置および液晶表示器のような表示装置とに関するものである。
【０００２】
【従来の技術】
従来、入力信号に基づいて３段階の出力信号を生成して出力する３値出力回路として、例えば特許文献１に示すものが知られている。
この３値出力回路は、同特許文献１の図３に示すように、入力信号に基づいて所定の出力信号を生成する制御回路と、この制御回路の出力信号をレベルシフトするレベルシフト回路と、制御回路の出力信号およびレベルシフト回路の出力信号に基づいて３段階の出力信号を出力する出力回路とを備えたものである。上記のレベルシフト回路は、同特許文献１の図４に示すように、１段から構成されている。
【０００３】
【特許文献１】
特開平７−１１４３６１号公報
【０００４】
【発明が解決しようとする課題】
ところで、上記のレベルシフト回路は１段で構成されるが、３値出力回路として、レベルシフト回路と出力回路との間に、ＣＭＯＳインバータを含むような場合が考えられる。この場合には、レベルシフト回路は、直列に２段構成にすることが考えられる。
【０００５】
しかし、レベルシフト回路を直列に２段構成にすると、ＣＭＯＳインバータを高速に動作できないという不具合が考えられ、その不具合の解消が望まれる。また、３値出力回路において、ＣＭＯＳインバータを含む場合には、ＣＭＯＳインバータのオンオフ動作時に生じる貫通電流を抑制して無駄な電力を低減して低消費電力化を図ることが望まれる。
【０００６】
そこで、本発明の目的は、ＣＭＯＳインバータなど含む場合に、高速化、低消費電力化などを実現できる半導体装置を提供することにある。
また、本発明の他の目的は、上記の半導体装置の適用により、高速動作などが可能な撮像装置および表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のように構成した。
【０００８】
第１の発明は、第１、第２および第３入力信号に基づいて所定の各出力信号を生成して出力する第１、第２および第３レベル変換回路と、前記第１、第２および第３レベル変換回路の各出力信号に基づいて３段階の出力信号を生成して出力する出力回路と、を備え、前記第１レベル変換回路は、前記第１入力信号のレベルを高圧側に変換する第１レベルシフタと、前記第１レベルシフタの出力信号で駆動する第１トランジスタおよび前記第１入力信号で駆動する第２トランジスタを含む第１インバータとを含み、前記第２レベル変換回路は、前記第２入力信号のレベルを高圧側に変換する第２レベルシフタと、前記第２入力信号のレベルを低圧側に変換する第３レベルシフタと、前記第２レベルシフタの出力信号で駆動する第３トランジスタおよび前記第３レベルシフタの出力信号で駆動する第４トランジスタを含む第２インバータとを含み、前記第３レベル変換回路は、前記第３入力信号のレベルを低圧側に変換する第４レベルシフタと、前記第３入力信号で駆動する第５トランジスタおよび前記第４レベルシフタの出力信号で駆動する第６トランジスタを含む第３インバータと、を含むようにした。
【０００９】
第２の発明は、第１、第２および第３入力信号に基づいて所定の各出力信号を生成して出力する第１、第２および第３レベル変換回路と、前記第１、第２および第３レベル変換回路の各出力信号に基づいて３段階の出力信号を出力する出力回路と、を備え、前記第１レベル変換回路は、前記第１入力信号のレベルを高圧側に変換する第１レベルシフタと、前記第１入力信号を遅延させる第１遅延回路と、前記第１レベルシフタの出力信号で駆動する第１トランジスタおよび前記第１遅延回路の出力信号で駆動する第２トランジスタを含む第１インバータとを含み、前記第２レベル変換回路は、前記第２入力信号のレベルを高圧側に変換する第２レベルシフタと、前記第２入力信号のレベルを低圧側に変換する第３レベルシフタと、前記第２レベルシフタの出力信号で駆動する第３トランジスタおよび前記第３レベルシフタの出力信号で駆動する第４トランジスタを含む第２インバータとを含み、前記第３レベル変換回路は、前記第３入力信号を遅延させる第２遅延回路と、前記第３入力信号のレベルを低圧側に変換する第４レベルシフタと、前記第２遅延回路の出力信号で駆動する第５トランジスタおよび前記第４レベルシフタの出力信号で駆動する第６トランジスタを含む第３インバータと、を含むようにした。
【００１０】
第３の発明は、第１、第２および第３入力信号と、第１、第２および第３帰還信号とに基づき、所定の第１、第２および第３制御信号を生成して出力する制御回路と、第１、第２および第３入力信号と、第１、第２および第３制御信号とに基づき、所定の各出力信号を生成して出力する第１、第２および第３レベル変換回路と、前記第１、第２および第３レベル変換回路の各出力信号に基づき、３段階の出力信号を出力する出力回路と、を備え、前記第１レベル変換回路は、前記第１入力信号のレベルを高圧側に変換する第１レベルシフタと、前記第１レベルシフタの出力信号で駆動する第１トランジスタおよび前記第１制御信号で駆動する第２トランジスタを含む第１インバータとを含み、前記第２レベル変換回路は、前記第２制御信号のレベルを高圧側に変換する第２レベルシフタと、前記第２入力信号のレベルを低圧側に変換する第３レベルシフタと、前記第２レベルシフタの出力信号で駆動する第３トランジスタおよび前記第３レベルシフタの出力信号で駆動する第４トランジスタを含む第２インバータとを含み、前記第３レベル変換回路は、前記第３入力信号のレベルを低圧側に変換する第４レベルシフタと、前記第３制御信号で駆動する第５トランジスタおよび前記第４レベルシフタの出力信号で駆動する第６トランジスタを含む第３インバータとを含み、かつ、前記第１乃至第３レベル変換回路の各出力信号を、前記第１乃至第３帰還信号として使用するようにした。
【００１１】
第４の発明は、ＣＣＤ固体撮像素子と、前記ＣＣＤ固体撮像素子を駆動する撮像素子駆動回路とを少なくとも備え、前記撮像素子駆動回路は３値の出力電圧を出力する３値出力回路を含む撮像装置において、第１乃至第３の発明のうちのいずれかを使用するようにした。
第５の発明は、液晶表示素子と、前記液晶表示素子を駆動する液晶駆動回路とを少なくとも備え、前記液晶駆動回路は３値の出力電圧を出力する３値出力回路を含む撮像装置において、第１乃至第３の発明のうちのいずれかを使用するようにした。
第６の発明は、入力信号のレベルを変換するレベル変換回路及び前記レベル変換回路が出力する信号に基づいて３値の出力信号を出力する出力回路を含む半導体装置であって、前記レベル変換回路は、第１レベル変換回路と、第２レベル変換回路と、第３レベル変換回路と、を含み、前記第１レベル変換回路は、第１レベルシフタと、前記第１レベルシフタの出力信号が入力される第１トランジスタを含む第１インバータと、を含み、前記第２レベル変換回路は、第２レベルシフタと、第３レベルシフタと、前記第２レベルシフタの出力信号が入力される第２トランジスタ及び前記第３レベルシフタの出力信号が入力される第３トランジスタを含む第２インバータと、を含み、前記第３レベル変換回路は、第４レベルシフタと、前記第４レベルシフタの出力信号が入力される第４トランジスタを含む第３インバータと、を含む。
第７の発明は、第１〜第３の発明および第６の発明のうちのいずれかの半導体装置を含むようにした。
【００１２】
このような構成からなる本発明によれば、ＣＭＯＳインバータなど含む場合に、高速化、低消費電力化などを実現できる。
また、本発明によれば、高速動作などが可能な撮像装置や表示装置を提供することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
本発明の半導体装置の第１実施形態について、図１および図２を参照して説明する。
この第１実施形態は、図１に示すように、入力信号ＩＮＰ１，ＩＮＰ２に基づいて３つの出力信号を生成出力する制御回路１と、制御回路１からの３つの出力信号のレベル変換をそれぞれ行うレベル変換回路２と、レベル変換回路２でレベル変換された各変換信号に基づいて３段階の出力信号を出力する出力回路３と、を備えている。
【００１４】
制御回路１は、図１に示すように、インバータ４、５と、ナンド回路６と、アンド回路７、８と、ノア回路９と、ナンド回路１０、１１と、バッファ回路１２、１３と、インバータ１４、１５とから構成される。この制御回路１は、入力信号ＩＮＰ１，ＩＮＰ２に基づき、出力回路３のＭＯＳトランジスタＱ７〜Ｑ９を所定の順序で動作させるための制御信号を生成し、これをレベル変換回路２に出力するものである。
【００１５】
ここで、制御回路１は、例えばグランド電位ＧＮＤ＝０Ｖ〜電源電圧ＶＤＤ＝５Ｖの範囲の電圧により駆動されるものである。
さらに詳述すると、アンド回路８の入力側には、入力信号ＩＮＰ１，ＩＮＰ２が直接入力されるようになっている。ナンド回路６の入力側には、入力信号ＩＮＰ１，ＩＮＰ２がインバータ４、５で反転され、この各反転信号がそれぞれ入力されるようになっている。アンド回路７の入力側には、入力信号ＩＮＰ１がインバータ４で反転された反転信号と、入力信号ＩＮＰ２とが入力されるようになっている。
【００１６】
ノア回路９の入力側には、ナンド回路６の出力信号と、後述の第２レベル変換回路２２（ＣＭＯＳインバータ２２３）の出力信号を帰還させた帰還信号とが入力されるようになっている。ナンド回路１０の入力側には、アンド回路７の出力信号と、後述の第１レベル変換回路２１（ＣＭＯＳインバータ２１３）の出力信号を帰還させた帰還信号と、後述の第３レベル変換回路２３（ＣＭＯＳインバータ２３３）の出力信号を帰還させた帰還信号とが入力されるようになっている。ナンド回路１１の入力側には、アンド回路８の出力信号と、第２レベル変換回路２２（ＣＭＯＳインバータ２２３）の出力信号を帰還させた帰還信号とが入力されるようになっている。
【００１７】
ノア回路９の出力信号は第１レベル変換回路２１に出力され、ナンド回路１０の出力信号は第２レベル変換回路２２に出力され、ナンド回路１１の出力信号は第３レベル変換回路２３に出力されるようになっている。
レベル変換回路２は、図１に示すように、ノア回路９の出力信号をレベル変換する第１レベル変換回路２１と、ナンド回路１０の出力信号をレベル変換する第２レベル変換回路２２と、ナンド回路１１の出力信号をレベル変換する第３レベル変換回路２３と、を備えている。ここで、レベル変換回路２は、例えば電源電圧ＶＬ＝−６Ｖ〜電源電圧ＶＨ＝１５Ｖの範囲の電圧により駆動されるものである。
【００１８】
第１レベル変換回路２１は、ノア回路９の出力信号のレベルを高圧側（正側）に変換する第１レベルシフタ２１１と、その出力信号のレベルを低圧側（負側）に変換する第２レベルシフタ２１２と、第１レベルシフタ２１１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ２および第２レベルシフタ２１２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ１からなるＣＭＯＳインバータ２１３とから構成される。
【００１９】
第２レベル変換回路２２は、ナンド回路１０の出力信号のレベルを高圧側に変換する第１レベルシフタ２２１と、その出力信号のレベルを低圧側に変換する第２レベルシフタ２２２と、第１レベルシフタ２２１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ４および第２レベルシフタ２２２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ３からなるＣＭＯＳインバータ２２３とから構成される。
【００２０】
第３レベル変換回路２３は、ナンド回路１１の出力信号のレベルを高圧側に変換する第１レベルシフタ２３１と、その出力信号のレベルを低圧側に変換する第２レベルシフタ２３２と、第１レベルシフタ２３１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ６および第２レベルシフタ２３２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ５からなるＣＭＯＳインバータ２３３とから構成される。
【００２１】
出力回路３は、第１〜第３レベル変換回路２１、２２、２３の各出力信号に基づいて駆動するＰ型のＭＯＳトランジスタＱ７、Ｎ型のＭＯＳトランジスタＱ８、およびＮ型のＭＯＳトランジスタＱ９を含み、例えば、高レベルＶＨ＝＋１５Ｖ、中レベルＶＭ＝０Ｖ、および低レベルＶＬ＝−６Ｖの３段階の出力電圧を所定の順序で出力するようになっている。
【００２２】
次に、第１〜第３レベル変換回路２１、２２、２３の具体的な構成について、図２を参照して説明する。なお、これらは同一構成であるので、ここでは第１レベル変換回路２１について説明する。
第１レベルシフタ２１１は、図２に示すように、直列に接続されるインバータ２１１１、２１１２と、ＭＯＳトランジスタＱ１１，Ｑ１２からなるＣＭＯＳインバータ２１１３と、ＭＯＳトランジスタＱ１３と、ＭＯＳトランジスタＱ１４，Ｑ１５からなるＣＭＯＳインバータ２１１４と、ＭＯＳトランジスタＱ１６とから構成される。
【００２３】
ここで、ＣＭＯＳインバータ２１１３を構成するＭＯＳトランジスタＱ１１，Ｑ１２は、ＭＯＳトランジスタＱ１１の能力がＭＯＳトランジスタＱ１２の能力よりも大きくなっている。また、ＣＭＯＳインバータ２１１４を構成するＭＯＳトランジスタＱ１４，Ｑ１５は、ＭＯＳトランジスタＱ１４の能力がＭＯＳトランジスタＱ１５の能力よりも大きくなっている。
【００２４】
さらに詳述すると、ＣＭＯＳインバータ２１１３とＭＯＳトランジスタＱ１３とは直列接続され、その一端側に電源電圧ＶＨ（例えば＋１５Ｖ）が印加され、その他端側がグランドＧＮＤ（０Ｖ）に接続されている。また、ＣＭＯＳインバータ２１１４とＭＯＳトランジスタＱ１６とは直列接続され、その一端側に電源電圧ＶＨが印加され、その他端側がグランドＧＮＤに接続されている。
【００２５】
ＣＭＯＳインバータ２１１３の入力側にはインバータ２１１２の出力信号が供給され、ＣＭＯＳインバータ２１１３の出力電圧がＭＯＳトランジスタＱ１６のゲートに印加されるようになっている。また、ＣＭＯＳインバータ２１１４の入力側にはインバータ２１１１の出力信号が供給されている。さらに、ＣＭＯＳインバータ２１１４の出力電圧は、ＭＯＳトランジスタＱ１３のゲートに印加されるとともに、第１レベルシフタ２１１の出力電圧としてＣＭＯＳインバータ２１３のＭＯＳトランジスタＱ２のゲートに印加されるようになっている。
【００２６】
一方、第２レベルシフタ２１２は、図２に示すように、直列に接続されるインバータ２１２１、２１２２と、ＭＯＳトランジスタＱ２１，Ｑ２２からなるＣＭＯＳインバータ２１２３と、ＭＯＳトランジスタＱ２３と、ＭＯＳトランジスタＱ２４，Ｑ２５からなるＣＭＯＳインバータ２１２４と、ＭＯＳトランジスタＱ２６とから構成される。
【００２７】
ここで、ＣＭＯＳインバータ２１２３を構成するＭＯＳトランジスタＱ２１，Ｑ２２は、ＭＯＳトランジスタＱ２１の能力がＭＯＳトランジスタＱ２２の能力よりも大きくなっている。また、ＣＭＯＳインバータ２１２４を構成するＭＯＳトランジスタＱ２４，Ｑ２５は、ＭＯＳトランジスタＱ２４の能力がＭＯＳトランジスタＱ２５の能力よりも大きくなっている。
【００２８】
さらに詳述すると、ＣＭＯＳインバータ２１２３とＭＯＳトランジスタＱ２３とは直列接続され、その一端側に電源電圧ＶＤＤ（例えば＋５Ｖ）が印加され、その他端側に電源電圧ＶＬ（例えば−６Ｖ）が印加されている。また、ＣＭＯＳインバータ２１２４とＭＯＳトランジスタＱ２６とは直列接続され、その一端側に電源電圧ＶＤＤが印加され、その他端側に電源電圧ＶＬが印加されている。
【００２９】
ＣＭＯＳインバータ２１２３の入力側にはインバータ２１２２の出力信号が供給され、ＣＭＯＳインバータ２１２３の出力電圧がＭＯＳトランジスタＱ２６のゲートに印加されるようになっている。また、ＣＭＯＳインバータ２１２４の入力側にはインバータ２１２１の出力信号が供給されている。また、ＣＭＯＳインバータ２１２４の出力電圧は、ＭＯＳトランジスタＱ２３のゲートに印加されるとともに、第２レベルシフタ２１２の出力電圧としてＣＭＯＳインバータ２１３のＭＯＳトランジスタＱ１のゲートに印加されるようになっている。
【００３０】
次に、このような構成からなる第１実施形態の動作例について、図面を参照して説明する。
まず、図２および図３を参照して、第１レベル変換回路２１の動作について説明する。ここで、図３（Ａ）は第１レベルシフタ２１１のレベルシフト動作を示し、同（Ｂ）は第２レベルシフタ２１２のレベルシフト動作を示している。
【００３１】
いま、第１レベル変換回路２１に、Ｈレベル（例えば＋５Ｖ）の信号が入力された場合について説明する。
この場合には、そのＨレベルの信号は、第１レベルシフタ２１１のインバータ２１１１で反転されてＬレベルとなり、このＬレベルの信号がＣＭＯＳインバータ２１１４に入力される。また、インバータ２１１１で反転されたＬレベルの信号は、インバータ２１１２で反転されてＨレベルとなり、このＨレベルの信号がＣＭＯＳインバータ２１１３に入力される。
【００３２】
この結果、ＭＯＳトランジスタＱ１５がオンになるとともに、ＭＯＳトランジスタＱ１１がオンとなる。また、ＭＯＳトランジスタＱ１１のオンに伴い、ＭＯＳトランジスタＱ１６がオンとなる。さらに、ＭＯＳトランジスタＱ１６のオンによりＭＯＳトランジスタＱ１３がオフとなり、回路は安定状態となる。したがって、Ａ点の電位が電源電圧ＶＨとなり、これがＣＭＯＳインバータ２１１４の出力電圧となる。その出力電圧は、ＭＯＳトランジスタＱ２のゲートに印加される。
【００３３】
一方、第２レベルシフタ２１２に入力されたＨレベルの信号は、インバータ２１２１で反転されてＬレベルとなり、このＬレベルの信号がＣＭＯＳインバータ２１２４に入力される。また、インバータ２１２１で反転されたＬレベルの信号は、インバータ２１２２で反転されてＨレベルとなり、このＨレベルの信号がＣＭＯＳインバータ２１２３に入力される。
【００３４】
この結果、ＭＯＳトランジスタＱ２４がオンになるとともに、ＭＯＳトランジスタＱ２２がオンとなる。また、ＭＯＳトランジスタＱ２４のオンに伴い、ＭＯＳトランジスタＱ２３がオンとなる。さらに、ＭＯＳトランジスタＱ２３のオンによりＭＯＳトランジスタＱ２６がオンとなり、回路が安定状態となる。したがって、Ｂ点の電位が電源電圧ＶＤＤとなり、これがＣＭＯＳインバータ２１２３の出力電圧となる。その出力電圧は、ＭＯＳトランジスタＱ１のゲートに印加される。
【００３５】
以上の動作により、第１レベル変換回路２１に対してＨレベルの信号が入力された場合には、第１レベルシフタ２１１の出力は電源電圧ＶＨとなってＭＯＳトランジスタＱ２はオフになるとともに、第２レベルシフタ２１２の出力は電源電圧ＶＤＤとなってＭＯＳトランジスタＱ１はオンとなるので、ＣＭＯＳインバータ２１３の出力は電源電圧ＶＬとなる。
【００３６】
次に、第１レベル変換回路２１に、Ｌレベル（例えば０Ｖ）の信号が入力された場合について説明する。
この場合には、そのＬレベルの信号は、第１レベルシフタ２１１のインバータ２１１１で反転されてＨレベルとなり、このＨレベルの信号がＣＭＯＳインバータ２１１４に入力される。また、インバータ２１１１で反転されたＨレベルの信号は、インバータ２１１２で反転されてＬレベルとなり、このＬレベルの信号がＣＭＯＳインバータ２１１３に入力される。
【００３７】
この結果、ＭＯＳトランジスタＱ１４がオンになるとともに、ＭＯＳトランジスタＱ１２がオンとなる。また、ＭＯＳトランジスタＱ１４のオンに伴い、ＭＯＳトランジスタＱ１３がオンとなる。さらに、ＭＯＳトランジスタＱ１３のオンによりＭＯＳトランジスタＱ１６がオフとなり、回路が安定状態となる。したがって、Ａ点の電位はグランド電位ＧＮＤ（０Ｖ）となり、これがＣＭＯＳインバータ２１１４の出力電圧となる。その出力電圧は、ＭＯＳトランジスタＱ２のゲートに印加される。
【００３８】
一方、第２レベルシフタ２１２に入力されたＬレベルの信号は、インバータ２１２１で反転されてＨレベルとなり、このＨレベルの信号がＣＭＯＳインバータ２１２４に入力される。また、インバータ２１２１で反転されたＨレベルの信号は、インバータ２１２２で反転されてＬレベルとなり、このＬレベルの信号がＣＭＯＳインバータ２１２３に入力される。
【００３９】
この結果、ＭＯＳトランジスタＱ２５がオンになるとともに、ＭＯＳトランジスタＱ２１がオンとなる。また、ＭＯＳトランジスタＱ２１のオンに伴い、ＭＯＳトランジスタＱ２６がオンとなる。さらに、ＭＯＳトランジスタＱ２６のオンによりＭＯＳトランジスタＱ２３がオフとなり、回路は安定状態となる。したがって、Ｂ点の電位は電源電圧ＶＬとなり、これがＣＭＯＳインバータ２１２３の出力電圧となる。その出力電圧は、ＭＯＳトランジスタＱ１のゲートに印加される。
【００４０】
以上の動作により、第１レベル変換回路２１に対してＬレベルの信号が入力された場合には、第１レベルシフタ２１１の出力はグランド電位ＧＮＤとなってＭＯＳトランジスタＱ２はオンになるとともに、第２レベルシフタ２１２の出力は電源電圧ＶＬとなってＭＯＳトランジスタＱ１はオフとなるので、ＣＭＯＳインバータ２１３の出力は電源電圧ＶＨとなる。
【００４１】
次に、図１を参照して、制御回路１の動作について説明する。
まず、図１の制御回路１に入力される入力信号ＩＮＰ１，ＩＮＰ２が、いずれもＬレベルの場合について説明する。この場合には、制御回路１において、ノア回路９、ナンド回路１０、およびナンド回路１１の各出力信号はＨレベルとなり、このＨレベルは、電源電圧ＶＤＤのレベルである。
【００４２】
ノア回路９、ナンド回路１０、およびナンド回路１１から出力されるＨレベルの信号は、対応する第１レベル変換回路２１、第２レベル変換回路２２、および第３レベル変換回路２３を経ることにより、それぞれ電源電圧ＶＬのレベルに変換される。
これにより、出力回路３のＭＯＳトランジスタＱ７〜Ｑ９の各ゲートには、電源電圧ＶＬのレベルからなる信号がそれぞれ入力される。従って、ＭＯＳトランジスタＱ７がオンし、ＭＯＳトランジスタＱ８，Ｑ９がオフとなるので、出力回路３の出力電圧ＯＵＴは、電源電圧ＶＨ（＋１５Ｖ）となる。
【００４３】
次に、制御回路１の入力信号ＩＮＰ１がＬレベル、その入力信号ＩＮＰ２がＨレベルの場合について説明する。この場合には、制御回路１において、ノア回路９の出力信号はＬレベル、ナンド回路１０の出力信号はＬレベル、およびナンド回路１１の出力信号はＨレベルとなる。
ノア回路９のＬレベルの出力信号は第１レベル変換回路２１で処理されると、第１レベル変換回路２１の出力信号のレベルは電源電圧ＶＨとなる。また、ナンド回路１０のＬレベルおよびナンド回路１１のＨレベルの各出力信号は、第１レベル変換回路２２、２３で処理されると、第１レベル変換回路２２、２３の出力信号のレベルは電源電圧ＶＨおよび電源電圧ＶＬとなる。
【００４４】
これにより、出力回路３のＭＯＳトランジスタＱ７のゲートには電源電圧ＶＨのレベルからなる信号が入力され、出力回路３のＭＯＳトランジスタＱ８のゲートには電源電圧ＶＨのレベルのからなる信号が入力され、ＭＯＳトランジスタＱ９のゲートには電源電圧ＶＬのレベルからなる信号が入力される。従って、ＭＯＳトランジスタＱ８がオンし、ＭＯＳトランジスタＱ７，Ｑ９がオフとなるので、出力回路３の出力電圧ＯＵＴは、中間電圧ＶＭ（例えば、グランド電位ＧＮＤ＝０Ｖ）となる。
【００４５】
次に、図１の制御回路１に入力される入力信号ＩＮＰ１，ＩＮＰ２が、いずれもＨレベルの場合について説明する。この場合には、制御回路１において、ノア回路９およびナンド回路１１の出力信号はＬレベル、ナンド回路１０の出力信号はＨレベルとなる。
ノア回路９およびナンド回路１１のＬレベルの出力信号は第１レベル変換回路２１および第３レベル変換回路２３で処理されると、その各出力信号のレベルは電源電圧ＶＨとなる。また、ナンド回路１０のＨレベルの出力信号は、第２レベル変換回路２２で処理されると、第２レベル変換回路２２の出力信号のレベルは電源電圧ＶＬとなる。
【００４６】
これにより、出力回路３のＭＯＳトランジスタＱ７，Ｑ９の各ゲートには電源電圧ＶＨのレベルからなる信号が入力され、出力回路３のＭＯＳトランジスタＱ８のゲートには電源電圧ＶＬのレベルからなる信号が入力される。従って、ＭＯＳトランジスタＱ９がオンし、ＭＯＳトランジスタＱ７，Ｑ８がオフとなるので、出力回路３の出力電圧ＯＵＴは、低レベルの電源電圧ＶＬ（例えば、−６Ｖ）となる。
【００４７】
以上の動作により、出力回路３は、高電圧ＶＨ、中間電圧ＶＭ、または低電圧ＶＬのいずれかを出力電圧ＯＵＴとして出力する。また、出力電圧ＯＵＴは、ＶＬとＶＭとの間で変化するとともに、ＶＭとＶＨとの間で変化するようになっている。
以上説明したように、第１実施形態では、第１レベル変換回路２１、第２レベル変換回路２２および第３レベル変換回路２３が、第１レベルシフタと第２レベルシフタとをそれぞれ備え、ＣＭＯＳインバータを構成する２つのＭＯＳトランジスタを個別に動作させるようにした。このため、レベル変換回路２１〜２３がＣＭＯＳインバータを含む場合でも、レベル変換回路２１〜２３を高速に動作させることができる。
【００４８】
次に、本発明の半導体装置の第２実施形態について、図４を参照しながら説明する。
この第２実施形態は、図１に示す第１実施形態のレベル変換回路２を、図４に示すレベル変換回路２Ａに置き換え、信号のレベル変換の高速化を図るとともに、レベル変換回路の面積（規模）の低減化（小型化）を図るようにしたものである。
【００４９】
このために、第２実施形態は、図４に示すように、入力信号ＩＮＰ１，ＩＮＰ２に基づいて３つの出力信号を生成出力する制御回路１と、制御回路１からの３つの出力信号のレベル変換などを行うレベル変換回路２Ａと、レベル変換回路２Ａの出力信号に基づいて３段階の出力信号を出力する出力回路３と、を備えている。
【００５０】
制御回路１は、図１に示す制御回路１と同一の構成であるので、同一構成要素には同一符号を付してその説明は省略する。
レベル変換回路２Ａは、図４に示すように、ノア回路９の出力信号のレベル変換などを行う第１レベル変換回路２１Ａと、ナンド回路１０の出力信号のレベル変換を行う第２レベル変換回路２２Ａと、ナンド回路１１の出力信号のレベル変換などを行う第３レベル変換回路２３Ａと、を備えている。ここで、レベル変換回路２Ａは、例えばＶＬ＝−６Ｖ〜ＶＨ＝１５Ｖの範囲の電源電圧で駆動されるものである。
【００５１】
第１レベル変換回路２１Ａは、制御回路１のノア回路９の出力信号のレベルを高圧側に変換するレベルシフタ２１１と、レベルシフタ２１１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ２およびノア回路９の出力信号により駆動するＮ型のＭＯＳトランジスタＱ１からなるＣＭＯＳインバータ２１３とから構成される。レベルシフタ２１１は、図２に示す第１レベルシフタ２１１と同様に構成される。
【００５２】
ここで、第１レベル変換回路２１Ａが図１に示す第１レベル変換回路２１とその構成が異なる点は、第１レベル変換回路２１の第２レベルシフタ２１２を省略したことである。また、ＭＯＳトランジスタＱ１のソースの供給電圧を、電源電圧ＶＬから接地電圧ＧＮＤに置き換えた点である。
このような構成からなる第１レベル変換回路２１Ａでは、制御回路１からＨレベルの信号が入力されると、その信号はレベルシフタ２１１により電源電圧ＶＨのレベルに変換され、その電源電圧ＶＨがＭＯＳトランジスタＱ２のゲートに入力される。また、制御回路１からのＨレベルの信号は、ＭＯＳトランジスタＱ１のゲートに直接入力される。このため、ＭＯＳトランジスタＱ２はオフになるとともにＭＯＳトランジスタＱ１はオンとなるので、ＣＭＯＳインバータ２１３の出力はグランド電圧ＧＮＤとなる。
【００５３】
一方、制御回路１からＬレベルの信号が入力されると、その信号はレベルシフタ２１１によりグランド電圧ＧＮＤのレベルに変換され、そのグランド電圧ＧＮＤがＭＯＳトランジスタＱ２のゲートに入力される。また、制御回路１からのＬレベルの信号は、ＭＯＳトランジスタＱ１のゲートに直接入力される。このため、ＭＯＳトランジスタＱ２はオンになるとともにＭＯＳトランジスタＱ１はオフとなるので、ＣＭＯＳインバータ２１３の出力は電源電圧ＶＨとなる。
【００５４】
このように、第１レベル変換回路２１Ａは、図１に示す第１レベル変換回路２１と基本的に同様の動作が実現できる。従って、ＭＯＳトランジスタＱ１を駆動するレベルシフタを省略することができる。
第２レベル変換回路２２Ａは、制御回路１のナンド回路１０の出力信号のレベルを高圧側に変換する第１レベルシフタ２２１と、その出力信号のレベルを低圧側に変換する第２レベルシフタ２２２と、第１レベルシフタ２２１の出力信号に基づいて駆動するＰ型のＭＯＳトランジスタＱ３および第２レベルシフタ２２２の出力信号に基づいて駆動するＮ型のＭＯＳトランジスタＱ４からなるＣＭＯＳインバータ２２３とから構成される。
【００５５】
なお、第２レベル変換回路２２Ａは、図１に示す第２レベル変換回路２２とその構成が同じである。
第３レベル変換回路２３は、制御回路１のナンド回路１１の出力信号のレベルを低圧側に変換するレベルシフタ２３２と、そのナンド回路１１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ６およびレベルシフタ２３２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ５からなるＣＭＯＳインバータ２３３とから構成される。レベルシフタ２３２は、図２に示す第１レベルシフタ２１２と同様に構成される。
【００５６】
ここで、第３レベル変換回路２３Ａが図１に示す第３レベル変換回路２３とその構成が異なる点は、第３レベル変換回路２３の第１レベルシフタ２３１を省略したことである。また、ＭＯＳトランジスタＱ１のソースの供給電圧を、電源電圧ＶＨから電源電圧ＶＤＤに置き換えた点である。
このような構成からなる第３レベル変換回路２３Ａでは、制御回路１からＨレベルの信号が入力されると、その信号はレベルシフタ２３２により電源電圧ＶＤＤのレベルに変換され、その電源電圧ＶＤＤがＭＯＳトランジスタＱ５のゲートに入力される。また、制御回路１からのＨレベルの信号は、ＭＯＳトランジスタＱ６のゲートに直接入力される。このため、ＭＯＳトランジスタＱ６はオフになるとともにＭＯＳトランジスタＱ５はオンとなるので、ＣＭＯＳインバータ２３３の出力は電源電圧ＶＬとなる。
【００５７】
一方、制御回路１からＬレベルの信号が入力されると、その信号はレベルシフタ２３２により電源電圧ＶＬのレベルに変換され、その電源電圧ＶＬがＭＯＳトランジスタＱ５のゲートに入力される。また、制御回路１からのＬレベルの信号は、ＭＯＳトランジスタＱ６のゲートに直接入力される。このため、ＭＯＳトランジスタＱ６はオンになるとともにＭＯＳトランジスタＱ５はオフとなるので、ＣＭＯＳインバータ２１３の出力は電源電圧ＶＤＤとなる。
【００５８】
このように、第３レベル変換回路２３Ａは、図１に示す第３レベル変換回路２３と基本的に同様の動作が実現できる。従って、ＭＯＳトランジスタＱ６を駆動するレベルシフタを省略することができる。
以上説明したように、この第２実施形態によれば、第１レベル変換回路２１Ａと第３レベル変換回路２３Ａは、レベルシフタを省略できるので、レベル変換回路２Ａを構成するための面積の低減化を実現できる。
【００５９】
次に、本発明の半導体装置の第３実施形態について、図５を参照しながら説明する。
この第３実施形態は、図４に示す第２実施形態の制御回路１とレベル変換回路２Ａを、図５に示す制御回路１Ａとレベル変換回路２Ｂに置き換え、信号のレベル変換の高速化をさらに押し進めるとともに、レベル変換回路２Ｂを構成するレベルシフタのＣＭＯＳインバータの貫通電流の低減化を図るようにしたものである。
【００６０】
このために、第３実施形態は、図５に示すように、入力信号ＩＮＰ１，ＩＮＰ２に基づいて６つの出力信号を生成出力する制御回路１Ａと、制御回路１Ａからの６つの出力信号のうちの所定の信号のレベル変換などを行うレベル変換回路２Ｂと、レベル変換回路２Ｂの出力信号に基づいて３段階の出力信号を出力する出力回路３とを備えている。
【００６１】
制御回路１Ａは、図４に示す制御回路１とその構成要素が同じであるので、同一の構成素子には同一符号を付してその説明は省略する。しかし、レベル変換回路２Ａをレベル変換回路２Ｂに置き換えたことに伴い、制御回路１Ａの出力信号が６つとなっている点と、レベルシフタ２１１、２２２、２３２に入力される信号がインバータ１６〜１８を介している点とが異なる。
【００６２】
また、レベル変換回路２Ｂは、図４に示すレベル変換回路２Ａとその構成要素が同じであるので、同一の構成素子には同一符号を付してその説明は省略する。しかし、レベル変換回路２Ｂの各構成要素には、制御回路１Ａから出力されて入力される入力信号について異なる部分がある。従って、以下ではそれらの異なる点を中心に説明する。
【００６３】
レベル変換回路２Ｂは、図４に示すレベル変換回路２Ａの第１乃至第３レベル変換回路２１Ａ，２２Ａ，２３Ａに対応する、第１乃至第３レベル変換回路２１Ｂ，２２Ｂ，２３Ｂを備えている。
すなわち、第１レベル変換回路２１Ｂは、制御回路１Ａのナンド回路６の出力信号を受けたインバータ１６の出力信号のレベルを高圧側に変換するレベルシフタ２１１と、レベルシフタ２１１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ２および制御回路１Ａのノア回路９の出力信号により駆動するＮ型のＭＯＳトランジスタＱ１からなるＣＭＯＳインバータ２１３と、から構成される。
【００６４】
第２レベル変換回路２２Ｂは、制御回路１Ａのナンド回路１０の出力信号のレベルを高圧側に変換する第１レベルシフタ２２１と、制御回路１Ａのアンド回路７の出力信号を受けたインバータ１７の出力信号のレベルを低圧側に変換する第２レベルシフタ２２２と、第１レベルシフタ２２１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ４および第２レベルシフタ２２２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ３からなるＣＭＯＳインバータ２２３と、から構成される。
【００６５】
第３レベル変換回路２３Ｂは、制御回路１Ａのアンド回路８の出力信号を受けたインバータ１８の出力信号のレベルを低圧側に変換するレベルシフタ２３２と、制御回路１Ａのナンド回路１１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ６およびレベルシフタ２３２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ５からなるＣＭＯＳインバータ２３３と、から構成される。
【００６６】
このような構成からなる第３実施形態の構成を纏めると以下のようになる。
すなわち、第１レベル変換回路２１Ｂでは、ＭＯＳトランジスタＱ１の駆動信号として第２レベル変換回路２２Ｂの出力信号を帰還させてノア回路９で処理させた帰還信号を使用するようにしたが、レベルシフタ２１１の入力信号はそのような帰還信号ではなくノア回路９の入力信号を直接使用するようにした。
【００６７】
また、第２レベル変換回路２２Ｂでは、第１レベルシフタ２２１の入力信号として第１レベル変換回路２１Ｂおよび第３レベル変換回路２３Ｂの両出力信号を帰還させてナンド回路１０で処理させた帰還信号を使用するようにしたが、第２レベルシフタ２２２の入力信号はそのような帰還信号ではなく、ナンド回路１０の入力信号を直接使用するようにした。
【００６８】
さらに、第３レベル変換回路２３Ｂでは、ＭＯＳトランジスタＱ６の駆動信号として第２レベル変換回路２２Ｂの出力信号を帰還させてナンド回路１１で処理させた帰還信号を使用するようにしたが、レベルシフタ２３２の入力信号はそのような帰還信号ではなくナンド回路１１の入力信号を直接使用するようにした。従って、このような構成からなるレベル変換回路２Ｂにおける第１乃至第３レベル変換回路２１Ｂ，２２Ｂ，２３Ｂの各動作は、図４に示すレベル変換回路２Ａにおける第１乃至第３レベル変換回路２１Ａ，２２Ａ，２３Ａの各動作と異なる。
そこで、レベル変換回路２Ｂにおける第１乃至第３レベル変換回路２１Ｂ，２２Ｂ，２３Ｂの各動作例について説明する。
【００６９】
まず、図５の制御回路１Ａに入力される入力信号ＩＮＰ１，ＩＮＰ２が、いずれもＨレベルの場合について説明する。
この場合には、制御回路１Ａのナンド回路６の出力はＨレベルとなる。このため、ＣＭＯＳインバータ２１３では、Ｎ型のＭＯＳトランジスタＱ１のゲートに、ノア回路９の出力のＬレベルの信号が入力されてＭＯＳトランジスタＱ１が先にオフとなる。その後、Ｐ型のＭＯＳトランジスタＱ２のゲートに、インバータ１６の出力のＬレベルの信号がレベルシフタ２１１で遅延されて入力され、ＭＯＳトランジスタＱ２がオンとなる。この結果、ＣＭＯＳインバータ２１３の貫通電流が抑えられる。
【００７０】
また、この場合には、制御回路１Ａのアンド回路７の出力はレベルとなる。このとき、第２レベル変換回路２２Ｂの第１レベルシフタ２２１の出力信号、およびその第２レベルシフタ２２２の出力信号の立ち上がりと、制御回路１Ａの入力信号ＩＮＰ１，ＩＮＰ２との立ち上がりとが、図９に示すような関係にあるとする。
【００７１】
このような関係にあると、ＣＭＯＳインバータ２２３では、Ｐ型のＭＯＳトランジスタＱ４のゲートに、第１レベルシフタ２２１の出力のＨレベルの信号が先に入力されてＭＯＳトランジスタＱ４がオフとなる。その後、Ｎ型のＭＯＳトランジスタＱ３のゲートに、第２レベルシフタ２２２の出力のＨレベルの信号が入力され、ＭＯＳトランジスタＱ３がオンとなる。この結果、ＣＭＯＳインバータ２２３の貫通電流が抑えられる。
【００７２】
さらに、この場合には、制御回路１Ａのアンド回路８の出力はＨレベルとなる。このため、ＣＭＯＳインバータ２３３では、Ｎ型のＭＯＳトランジスタＱ５のゲートに、アンド回路８の出力のＨレベルをインバータ１８で反転したレベルシフタ２３２の出力のＬレベルの信号が入力されて、ＭＯＳトランジスタＱ５が先にオフとなる。その後、Ｐ型のＭＯＳトランジスタＱ６のゲートにはＬベルのレベルの信号が入力され、ＭＯＳトランジスタＱ６がオンとなる。このＭＯＳトランジスタＱ６がオンとなる条件は、アンド回路７の出力のＬレベルの信号がナンド回路１０、イバータ１７、レベルシフタ２２１、２２２、を介してＣＭＯＳインバータ２２３を反転させ、ＭＯＳトランジスタＱ８のゲートがＬレベルとなった後である。この結果、ＣＭＯＳインバータ２３３の貫通電流が抑えられる。
【００７３】
次に、図５の制御回路１Ａに入力される入力信号ＩＮＰ１がＬレベルで、その入力信号ＩＮＰ２がＨレベルの場合について説明する。
この場合には、制御回路１Ａのナンド回路６の出力はＨレベルとなる。このため、ＣＭＯＳインバータ２１３では、Ｎ型のＭＯＳトランジスタＱ１のゲートに、ノア回路９の出力のＬレベルの信号が入力されてＭＯＳトランジスタＱ１が先にオフとなる。その後、Ｐ型のＭＯＳトランジスタＱ２のゲートに、インバータ１６の出力のＬレベルの信号がレベルシフタ２１１で遅延されて入力され、ＭＯＳトランジスタＱ２がオンとなる。この結果、ＣＭＯＳインバータ２１３の貫通電流が抑えられる。
【００７４】
また、この場合には、制御回路１Ａのアンド回路７の出力はＨレベルとなる。このため、ＣＭＯＳインバータ２２３では、Ｎ型のＭＯＳトランジスタＱ３のゲートに、第１レベルシフタ２２１の出力のＬレベルの信号が先に入力されてＭＯＳトランジスタＱ３がオフとなる。その後、Ｐ型のＭＯＳトランジスタＱ４のゲートには、ＭＯＳトランジスタＱ７の出力がＨレベルまたはＭＯＳトランジスタＱ９の出力がＬレベルとなって初めてＬレベルの信号が入力され、ＭＯＳトランジスタＱ４がオンとなる。この結果、ＣＭＯＳインバータ２２３の貫通電流が抑えられる。
【００７５】
さらに、この場合には、制御回路１Ａのアンド回路８の出力はＬレベルとなる。このため、ＣＭＯＳインバータ２３３では、Ｎ型のＭＯＳトランジスタＱ５のゲートに、アンド回路８の出力のＬレベルをインバータ１８で反転したレベルシフタ２３２の出力のＨレベルの信号が入力されて、ＭＯＳトランジスタＱ５が先にオンとなる。その後、Ｐ型のＭＯＳトランジスタＱ６のゲートには、ＭＯＳトランジスタＱ８の出力がＬレベルとなって初めてＨレベルの信号が入力され、ＭＯＳトランジスタＱ６がオフとなる。この結果、ＣＭＯＳインバータ２３３の貫通電流が抑えられる。
【００７６】
さらに、図５の制御回路１Ａに入力される入力信号ＩＮＰ１，ＩＮＰ２が、いずれもＬレベルの場合について説明する。
この場合には、制御回路１Ａのナンド回路６の出力はＬレベルになる。このため、ＣＭＯＳインバータ２１３では、Ｐ型のＭＯＳトランジスタＱ２のゲートに、レベルシフタ２１１の出力のＨレベルの信号が入力されてＭＯＳトランジスタＱ２が先にオンとなる。その後、Ｎ型のＭＯＳトランジスタＱ１のゲートには、ＭＯＳトランジスタＱ８のゲートがＬレベルになって初めてＬレベルの信号が入力され、ＭＯＳトランジスタＱ１がオフとなる。この結果、ＣＭＯＳインバータ２１３の貫通電流が抑えられる。
【００７７】
また、この場合には、制御回路１Ａのアンド回路７の出力はＬレベルとなる。このとき、第２レベル変換回路２２Ｂの第１レベルシフタ２２１の出力信号、およびその第２レベルシフタ２２２の出力信号の立ち上がりと、制御回路１Ａの入力信号ＩＮＰ１，ＩＮＰ２との立ち上がりとが、図９に示すような関係にあるとする。
【００７８】
このような関係にあると、ＣＭＯＳインバータ２２３では、Ｐ型のＭＯＳトランジスタＱ４のゲートに、第１レベルシフタ２２１の出力のＨレベルの信号が先に入力されてＭＯＳトランジスタＱ４がオフとなる。その後、Ｎ型のＭＯＳトランジスタＱ３のゲートに、第２レベルシフタ２２２の出力のＨレベルの信号が入力され、ＭＯＳトランジスタＱ３がオンとなる。この結果、ＣＭＯＳインバータ２２３の貫通電流が抑えられる。
【００７９】
さらに、この場合には、制御回路１Ａのアンド回路８の出力はＬレベルとなる。このため、ＣＭＯＳインバータ２３３では、Ｐ型のＭＯＳトランジスタＱ６のゲートにＨレベルの信号が入力されて、ＭＯＳトランジスタＱ６が先にオフとなる。その後、Ｎ型のＭＯＳトランジスタＱ５のゲートには、レベルシフタ２３２を介してＨレベルの信号が入力され、ＭＯＳトランジスタＱ５がオンとなる。この結果、ＣＭＯＳインバータ２３３の貫通電流が抑えられる。
【００８０】
以上説明したように、この第３実施形態は、第１レベル変換回路２１Ｂおよび第３レベル変換回路２３Ｂでは、レベルシフタを使用しないＭＯＳトランジスタＱ１、Ｑ６側は帰還信号を用いて動作させ、レベルシフタを使用するＭＯＳトランジスタＱ２，Ｑ５側は帰還信号を使用せずに動作させるようにした。このため、第３実施形態では、第２実施形態に比べてレベル変換回路２ＢにおけるＣＭＯＳインバータの貫通電流の低減化が図れる。
【００８１】
次に、本発明の半導体装置の第４実施形態について、図６を参照しながら説明する。
この第４実施形態は、図４に示す第２実施形態のレベル変換回路２Ａを、図６に示すレベル変換回路２Ｃに置き換え、ＣＭＯＳインバータに流れる貫通電流の抑制により低消費電力化を図るようにしたものである。
【００８２】
このために、第４実施形態は、図６に示すように、入力信号ＩＮＰ１，ＩＮＰ２に基づいて３つの出力信号を生成出力する制御回路１と、制御回路１からの３つの出力信号のレベル変換などを行うレベル変換回路２Ｃと、レベル変換回路２Ｃの出力信号に基づいて３段階の出力信号を出力する出力回路３と、を備えている。
【００８３】
制御回路１は、図１に示す制御回路１と同一の構成であるので、同一構成要素には同一符号を付してその説明は省略する。
レベル変換回路２Ｃは、図６に示すように、ノア回路９の出力信号のレベル変換や遅延などの信号処理を第１レベル変換回路２１Ｃと、ナンド回路１０の出力信号のレベル変換を行う第２レベル変換回路２２Ｃと、ナンド回路１１の出力信号のレベル変換や遅延などの信号処理を行う第３レベル変換回路２３Ｃと、を備えている。
【００８４】
第１レベル変換回路２１Ｃは、制御回路１のノア回路９の出力信号のレベルを高圧側に変換するレベルシフタ２１１と、その出力信号を遅延させる遅延回路２１４と、レベルシフタ２１１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ２および遅延回路２１４の出力信号により駆動するＮ型のＭＯＳトランジスタＱ１からなるＣＭＯＳインバータ２１３とから構成される。遅延回路２１４は、例えばインバータ回路を複数個、縦続接続して構成するようにした。
【００８５】
ここで、第１レベル変換回路２１Ｃが図４に示す第１レベル変換回路２１Ａとその構成が異なる点は、遅延回路２１４を追加した点である。
次に、このような構成からなる第１レベル変換回路２１Ｃの動作例について、図７を参照して説明する。
いま、図７（Ａ）に示すようなＨレベルの入力信号がレベルシフタ２１１に入力されると、その入力信号はレベルシフタ２１１により電源電圧ＶＨのレベルに変換され、その電源電圧ＶＨがＭＯＳトランジスタＱ２のゲートに入力される。そのＭＯＳトランジスタＱ２のゲートの入力電圧の一例を、図７（Ｂ）に示す。また、図７（Ａ）に示すＨレベルの入力信号は、遅延回路２１４にも入力されて遅延時間Ｔ１だけ遅延され、その遅延信号がＭＯＳトランジスタＱ１のゲートに入力される。そのＭＯＳトランジスタＱ１のゲートの入力電圧の一例を、図７（Ｃ）に示す。このため、ＭＯＳトランジスタＱ２はオフになるとともにＭＯＳトランジスタＱ１はオンとなるので、ＣＭＯＳインバータ２１３の出力はグランド電圧ＧＮＤとなる。
【００８６】
一方、レベルシフタ２１１にＬレベルの信号が入力されると、その入力信号がレベルシフタ２１１でグランド電圧ＧＮＤのレベルに変換されて、ＭＯＳトランジスタＱ２のゲートに入力される。また、そのＬレベルの信号は、遅延回路２１４を経てＭＯＳトランジスタＱ１のゲートに入力される。このため、ＭＯＳトランジスタＱ１はオフになるとともにＭＯＳトランジスタＱ２はオンとなるので、ＣＭＯＳインバータ２１３の出力は電源電圧ＶＨとなる。
【００８７】
ここで、レベルシフタ２１１は、その出力信号がその入力信号の立ち上がりで立ち上がるが、その立ち下がりで直ちに立ち下がらずに遅延時間Ｔ２だけ遅れて立ち下がる特性を有し（図７（Ａ）（Ｂ）参照）、その遅延時間Ｔ２を任意に設計することができる。また、遅延回路２１４は、その遅延時間Ｔ１を任意の値に設定できる。
【００８８】
従って、遅延回路２１４の遅延時間Ｔ１とレベルシフタ２１１の遅延時間Ｔ２を図７に示すように任意の値に調整すれば、ＭＯＳトランジスタＱ１，Ｑ２のオンオフ時間を確保して、ＭＯＳトランジスタＱ１，Ｑ２に流れる貫通電流を抑制できる。
第２レベル変換回路２２Ｃは、制御回路１のナンド回路１０の出力信号のレベルを高圧側に変換する第１レベルシフタ２２１と、その出力信号のレベルを低圧側に変換する第２レベルシフタ２２２と、第１レベルシフタ２２１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ４および第２レベルシフタ２２２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ３からなるＣＭＯＳインバータ２２３とから構成される。
【００８９】
なお、第１レベル変換回路２２Ｃは、図４に示す第１レベル変換回路２２Ａとその構成が同じであるので、その動作説明は省略する。
第３レベル変換回路２３Ｃは、制御回路１のナンド回路１１の出力信号のレベルを低圧側に変換するレベルシフタ２３２と、その出力信号を遅延させる遅延回路２３４と、遅延回路２３４の出力信号により駆動するＰ型のＭＯＳトランジスタＱ６およびレベルシフタ２３２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ５からなるＣＭＯＳインバータ２３３とから構成される。遅延回路２３４は、例えばインバータ回路を複数個、縦続接続して構成するようにした。
【００９０】
ここで、第３レベル変換回路２３Ｃが図４に示す第１レベル変換回路２３Ａとその構成が異なる点は、遅延回路２３４を追加した点である。
次に、このような構成からなる第３レベル変換回路２３Ｃの動作例について、図８を参照して説明する。
いま、図８（Ａ）に示すようなＨレベルの入力信号がレベルシフタ２３２に入力されると、その入力信号はレベルシフタ２３２により電源電圧ＶＤＤのレベルに変換され、その電源電圧ＶＤＤがＭＯＳトランジスタＱ５のゲートに入力される。そのＭＯＳトランジスタＱ５のゲートの入力電圧の一例を、図８（Ｂ）に示す。また、図８（Ａ）に示すＨレベルの入力信号は、遅延回路２３４にも入力されて遅延時間Ｔ３だけ遅延され、その遅延信号がＭＯＳトランジスタＱ６のゲートに入力される。そのＭＯＳトランジスタＱ６のゲートの入力電圧の一例を、図８（Ｃ）に示す。このため、ＭＯＳトランジスタＱ６はオフになるとともにＭＯＳトランジスタＱ５はオンとなるので、ＣＭＯＳインバータ２３３の出力は電源電圧ＶＬとなる。
【００９１】
一方、レベルシフタ２３２にＬレベルの信号が入力されると、その入力信号がレベルシフタ２３２で電源電圧ＶＬのレベルに変換されて、ＭＯＳトランジスタＱ５のゲートに入力される。また、そのＬレベルの信号は、遅延回路２３４を経てＭＯＳトランジスタＱ６のゲートに入力される。このため、ＭＯＳトランジスタＱ６がオンになるとともにＭＯＳトランジスタＱ５がオフとなるので、ＣＭＯＳインバータ２３３の出力は電源電圧ＶＤＤとなる。
【００９２】
ここで、レベルシフタ２３２は、その出力信号がその入力信号の立ち上がりで直ちに立ち上がらずに遅延時間Ｔ４だけ遅れるとともに、その入力信号の立ち下がりで直ちに立ち下がる特性を有し（図８（Ａ）（Ｂ）参照）、その遅延時間Ｔ４を任意に設計することができる。また、遅延回路２３４は、その遅延時間Ｔ３を任意の値に設定できる。
【００９３】
従って、遅延回路２３４の遅延時間Ｔ３とレベルシフタ２３２の遅延時間Ｔ４を図８に示すように任意の値に調整すれば、ＭＯＳトランジスタＱ５，Ｑ６のオンオフ時間を確保して、ＭＯＳトランジスタＱ５，Ｑ６に流れる貫通電流を抑制できる。
以上説明したように、この第４実施形態では、第１レベル変換回路２３Ｃおよび第３レベル変換回路２３が、レベルシフタ２１１、２３２と遅延回路２１４、２３４とを組み合わせるようにした。このため、ＣＭＯＳインバータ２１３、２３３のオンオフ動作の切り替え時に流れる貫通電流を抑制し、その貫通電流に伴う無駄な電力消費を低減化できる。
【００９４】
以上説明した本発明の半導体装置の第１実施形態〜第４実施形態は、入力信号に応じて出力回路３から３段階（３値）の出力電圧を出力する３値出力回路として機能するものである。このため、上記の第１実施形態〜第４実施形態は、本発明の撮像装置、および表示装置に適用できるので、その適用例について以下に説明する。
まず、本発明の撮像装置に、上記の第１実施形態〜第４実施形態を適用した場合について説明する。
【００９５】
この場合の撮像装置は、例えば、ＣＣＤ固体撮像素子と、そのＣＣＤ固体撮像素子を駆動する撮像素子駆動回路と、を少なくとも備え、その撮像素子駆動回路は３値の出力電圧を出力する３値出力回路を含むものである。そこで、その３値出力回路として、本発明の半導体装置の第１実施形態〜第４実施形態を適用するようにした。このような構成によれば、高速動作などが可能な撮像装置を提供することができる。
【００９６】
次に、本発明の表示装置に、上記の第１実施形態〜第４実施形態を適用した場合について説明する。
この場合の表示装置は、例えば、液晶素子と、その液晶素子を駆動する液晶素子駆動回路と、を少なくとも備え、その液晶素子駆動回路は３値の出力電圧を出力する３値出力回路を含むものである。そこで、その３値出力回路として、本発明の半導体装置の第１実施形態〜第４実施形態を適用するようにした。このような構成によれば、高速動作などが可能な表示装置を提供することができる。
【００９７】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、ＣＭＯＳインバータなど含む場合に、高速化、低消費電力化などを実現することができる。
また、本発明の撮像装置および表示装置によれば、高速動作などを実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１実施形態の構成を示す回路図である。
【図２】図１のレベル変換回路の具体的な構成を示す回路図である。
【図３】図２のレベル変換回路の動作を説明する説明図である。
【図４】本発明の半導体装置の第２実施形態の構成を示す回路図である。
【図５】本発明の半導体装置の第３実施形態の構成を示す回路図である。
【図６】本発明の半導体装置の第４実施形態の構成を示す回路図である。
【図７】第４実施形態の第１レベル変換回路の動作を説明するための説明図である。
【図８】第４実施形態の第３レベル変換回路の動作を説明するための説明図である。
【図９】第３実施形態の動作を説明するための説明図である。
【符号の説明】
１は制御回路、２，２Ａ，２Ｂ，２Ｃはレベル変換回路、３は出力回路、２１，２１Ａ，２１Ｂ，２１Ｃは第１レベル変換回路、２２，２２Ａ，２２Ｂ，２２Ｃは第２レベル変換回路、２３，２３Ａ，２３Ｂ，２３Ｃは第３レベル変換回路、２１１，２２１，２３１は第１レベルシフタ、２１２，２２２，２３２は第２レベルシフタ、２１３，２２３，２３３はＣＭＯＳインバータ、２１４，２３４は遅延回路である。
【発明の属する技術分野】
本発明は、入力信号に基づいて３段階の出力信号を生成して出力する半導体装置と、この半導体装置を適用したＣＣＤカメラのような撮像装置および液晶表示器のような表示装置とに関するものである。
【０００２】
【従来の技術】
従来、入力信号に基づいて３段階の出力信号を生成して出力する３値出力回路として、例えば特許文献１に示すものが知られている。
この３値出力回路は、同特許文献１の図３に示すように、入力信号に基づいて所定の出力信号を生成する制御回路と、この制御回路の出力信号をレベルシフトするレベルシフト回路と、制御回路の出力信号およびレベルシフト回路の出力信号に基づいて３段階の出力信号を出力する出力回路とを備えたものである。上記のレベルシフト回路は、同特許文献１の図４に示すように、１段から構成されている。
【０００３】
【特許文献１】
特開平７−１１４３６１号公報
【０００４】
【発明が解決しようとする課題】
ところで、上記のレベルシフト回路は１段で構成されるが、３値出力回路として、レベルシフト回路と出力回路との間に、ＣＭＯＳインバータを含むような場合が考えられる。この場合には、レベルシフト回路は、直列に２段構成にすることが考えられる。
【０００５】
しかし、レベルシフト回路を直列に２段構成にすると、ＣＭＯＳインバータを高速に動作できないという不具合が考えられ、その不具合の解消が望まれる。また、３値出力回路において、ＣＭＯＳインバータを含む場合には、ＣＭＯＳインバータのオンオフ動作時に生じる貫通電流を抑制して無駄な電力を低減して低消費電力化を図ることが望まれる。
【０００６】
そこで、本発明の目的は、ＣＭＯＳインバータなど含む場合に、高速化、低消費電力化などを実現できる半導体装置を提供することにある。
また、本発明の他の目的は、上記の半導体装置の適用により、高速動作などが可能な撮像装置および表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のように構成した。
【０００８】
第１の発明は、第１、第２および第３入力信号に基づいて所定の各出力信号を生成して出力する第１、第２および第３レベル変換回路と、前記第１、第２および第３レベル変換回路の各出力信号に基づいて３段階の出力信号を生成して出力する出力回路と、を備え、前記第１レベル変換回路は、前記第１入力信号のレベルを高圧側に変換する第１レベルシフタと、前記第１レベルシフタの出力信号で駆動する第１トランジスタおよび前記第１入力信号で駆動する第２トランジスタを含む第１インバータとを含み、前記第２レベル変換回路は、前記第２入力信号のレベルを高圧側に変換する第２レベルシフタと、前記第２入力信号のレベルを低圧側に変換する第３レベルシフタと、前記第２レベルシフタの出力信号で駆動する第３トランジスタおよび前記第３レベルシフタの出力信号で駆動する第４トランジスタを含む第２インバータとを含み、前記第３レベル変換回路は、前記第３入力信号のレベルを低圧側に変換する第４レベルシフタと、前記第３入力信号で駆動する第５トランジスタおよび前記第４レベルシフタの出力信号で駆動する第６トランジスタを含む第３インバータと、を含むようにした。
【０００９】
第２の発明は、第１、第２および第３入力信号に基づいて所定の各出力信号を生成して出力する第１、第２および第３レベル変換回路と、前記第１、第２および第３レベル変換回路の各出力信号に基づいて３段階の出力信号を出力する出力回路と、を備え、前記第１レベル変換回路は、前記第１入力信号のレベルを高圧側に変換する第１レベルシフタと、前記第１入力信号を遅延させる第１遅延回路と、前記第１レベルシフタの出力信号で駆動する第１トランジスタおよび前記第１遅延回路の出力信号で駆動する第２トランジスタを含む第１インバータとを含み、前記第２レベル変換回路は、前記第２入力信号のレベルを高圧側に変換する第２レベルシフタと、前記第２入力信号のレベルを低圧側に変換する第３レベルシフタと、前記第２レベルシフタの出力信号で駆動する第３トランジスタおよび前記第３レベルシフタの出力信号で駆動する第４トランジスタを含む第２インバータとを含み、前記第３レベル変換回路は、前記第３入力信号を遅延させる第２遅延回路と、前記第３入力信号のレベルを低圧側に変換する第４レベルシフタと、前記第２遅延回路の出力信号で駆動する第５トランジスタおよび前記第４レベルシフタの出力信号で駆動する第６トランジスタを含む第３インバータと、を含むようにした。
【００１０】
第３の発明は、第１、第２および第３入力信号と、第１、第２および第３帰還信号とに基づき、所定の第１、第２および第３制御信号を生成して出力する制御回路と、第１、第２および第３入力信号と、第１、第２および第３制御信号とに基づき、所定の各出力信号を生成して出力する第１、第２および第３レベル変換回路と、前記第１、第２および第３レベル変換回路の各出力信号に基づき、３段階の出力信号を出力する出力回路と、を備え、前記第１レベル変換回路は、前記第１入力信号のレベルを高圧側に変換する第１レベルシフタと、前記第１レベルシフタの出力信号で駆動する第１トランジスタおよび前記第１制御信号で駆動する第２トランジスタを含む第１インバータとを含み、前記第２レベル変換回路は、前記第２制御信号のレベルを高圧側に変換する第２レベルシフタと、前記第２入力信号のレベルを低圧側に変換する第３レベルシフタと、前記第２レベルシフタの出力信号で駆動する第３トランジスタおよび前記第３レベルシフタの出力信号で駆動する第４トランジスタを含む第２インバータとを含み、前記第３レベル変換回路は、前記第３入力信号のレベルを低圧側に変換する第４レベルシフタと、前記第３制御信号で駆動する第５トランジスタおよび前記第４レベルシフタの出力信号で駆動する第６トランジスタを含む第３インバータとを含み、かつ、前記第１乃至第３レベル変換回路の各出力信号を、前記第１乃至第３帰還信号として使用するようにした。
【００１１】
第４の発明は、ＣＣＤ固体撮像素子と、前記ＣＣＤ固体撮像素子を駆動する撮像素子駆動回路とを少なくとも備え、前記撮像素子駆動回路は３値の出力電圧を出力する３値出力回路を含む撮像装置において、第１乃至第３の発明のうちのいずれかを使用するようにした。
第５の発明は、液晶表示素子と、前記液晶表示素子を駆動する液晶駆動回路とを少なくとも備え、前記液晶駆動回路は３値の出力電圧を出力する３値出力回路を含む撮像装置において、第１乃至第３の発明のうちのいずれかを使用するようにした。
第６の発明は、入力信号のレベルを変換するレベル変換回路及び前記レベル変換回路が出力する信号に基づいて３値の出力信号を出力する出力回路を含む半導体装置であって、前記レベル変換回路は、第１レベル変換回路と、第２レベル変換回路と、第３レベル変換回路と、を含み、前記第１レベル変換回路は、第１レベルシフタと、前記第１レベルシフタの出力信号が入力される第１トランジスタを含む第１インバータと、を含み、前記第２レベル変換回路は、第２レベルシフタと、第３レベルシフタと、前記第２レベルシフタの出力信号が入力される第２トランジスタ及び前記第３レベルシフタの出力信号が入力される第３トランジスタを含む第２インバータと、を含み、前記第３レベル変換回路は、第４レベルシフタと、前記第４レベルシフタの出力信号が入力される第４トランジスタを含む第３インバータと、を含む。
第７の発明は、第１〜第３の発明および第６の発明のうちのいずれかの半導体装置を含むようにした。
【００１２】
このような構成からなる本発明によれば、ＣＭＯＳインバータなど含む場合に、高速化、低消費電力化などを実現できる。
また、本発明によれば、高速動作などが可能な撮像装置や表示装置を提供することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
本発明の半導体装置の第１実施形態について、図１および図２を参照して説明する。
この第１実施形態は、図１に示すように、入力信号ＩＮＰ１，ＩＮＰ２に基づいて３つの出力信号を生成出力する制御回路１と、制御回路１からの３つの出力信号のレベル変換をそれぞれ行うレベル変換回路２と、レベル変換回路２でレベル変換された各変換信号に基づいて３段階の出力信号を出力する出力回路３と、を備えている。
【００１４】
制御回路１は、図１に示すように、インバータ４、５と、ナンド回路６と、アンド回路７、８と、ノア回路９と、ナンド回路１０、１１と、バッファ回路１２、１３と、インバータ１４、１５とから構成される。この制御回路１は、入力信号ＩＮＰ１，ＩＮＰ２に基づき、出力回路３のＭＯＳトランジスタＱ７〜Ｑ９を所定の順序で動作させるための制御信号を生成し、これをレベル変換回路２に出力するものである。
【００１５】
ここで、制御回路１は、例えばグランド電位ＧＮＤ＝０Ｖ〜電源電圧ＶＤＤ＝５Ｖの範囲の電圧により駆動されるものである。
さらに詳述すると、アンド回路８の入力側には、入力信号ＩＮＰ１，ＩＮＰ２が直接入力されるようになっている。ナンド回路６の入力側には、入力信号ＩＮＰ１，ＩＮＰ２がインバータ４、５で反転され、この各反転信号がそれぞれ入力されるようになっている。アンド回路７の入力側には、入力信号ＩＮＰ１がインバータ４で反転された反転信号と、入力信号ＩＮＰ２とが入力されるようになっている。
【００１６】
ノア回路９の入力側には、ナンド回路６の出力信号と、後述の第２レベル変換回路２２（ＣＭＯＳインバータ２２３）の出力信号を帰還させた帰還信号とが入力されるようになっている。ナンド回路１０の入力側には、アンド回路７の出力信号と、後述の第１レベル変換回路２１（ＣＭＯＳインバータ２１３）の出力信号を帰還させた帰還信号と、後述の第３レベル変換回路２３（ＣＭＯＳインバータ２３３）の出力信号を帰還させた帰還信号とが入力されるようになっている。ナンド回路１１の入力側には、アンド回路８の出力信号と、第２レベル変換回路２２（ＣＭＯＳインバータ２２３）の出力信号を帰還させた帰還信号とが入力されるようになっている。
【００１７】
ノア回路９の出力信号は第１レベル変換回路２１に出力され、ナンド回路１０の出力信号は第２レベル変換回路２２に出力され、ナンド回路１１の出力信号は第３レベル変換回路２３に出力されるようになっている。
レベル変換回路２は、図１に示すように、ノア回路９の出力信号をレベル変換する第１レベル変換回路２１と、ナンド回路１０の出力信号をレベル変換する第２レベル変換回路２２と、ナンド回路１１の出力信号をレベル変換する第３レベル変換回路２３と、を備えている。ここで、レベル変換回路２は、例えば電源電圧ＶＬ＝−６Ｖ〜電源電圧ＶＨ＝１５Ｖの範囲の電圧により駆動されるものである。
【００１８】
第１レベル変換回路２１は、ノア回路９の出力信号のレベルを高圧側（正側）に変換する第１レベルシフタ２１１と、その出力信号のレベルを低圧側（負側）に変換する第２レベルシフタ２１２と、第１レベルシフタ２１１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ２および第２レベルシフタ２１２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ１からなるＣＭＯＳインバータ２１３とから構成される。
【００１９】
第２レベル変換回路２２は、ナンド回路１０の出力信号のレベルを高圧側に変換する第１レベルシフタ２２１と、その出力信号のレベルを低圧側に変換する第２レベルシフタ２２２と、第１レベルシフタ２２１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ４および第２レベルシフタ２２２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ３からなるＣＭＯＳインバータ２２３とから構成される。
【００２０】
第３レベル変換回路２３は、ナンド回路１１の出力信号のレベルを高圧側に変換する第１レベルシフタ２３１と、その出力信号のレベルを低圧側に変換する第２レベルシフタ２３２と、第１レベルシフタ２３１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ６および第２レベルシフタ２３２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ５からなるＣＭＯＳインバータ２３３とから構成される。
【００２１】
出力回路３は、第１〜第３レベル変換回路２１、２２、２３の各出力信号に基づいて駆動するＰ型のＭＯＳトランジスタＱ７、Ｎ型のＭＯＳトランジスタＱ８、およびＮ型のＭＯＳトランジスタＱ９を含み、例えば、高レベルＶＨ＝＋１５Ｖ、中レベルＶＭ＝０Ｖ、および低レベルＶＬ＝−６Ｖの３段階の出力電圧を所定の順序で出力するようになっている。
【００２２】
次に、第１〜第３レベル変換回路２１、２２、２３の具体的な構成について、図２を参照して説明する。なお、これらは同一構成であるので、ここでは第１レベル変換回路２１について説明する。
第１レベルシフタ２１１は、図２に示すように、直列に接続されるインバータ２１１１、２１１２と、ＭＯＳトランジスタＱ１１，Ｑ１２からなるＣＭＯＳインバータ２１１３と、ＭＯＳトランジスタＱ１３と、ＭＯＳトランジスタＱ１４，Ｑ１５からなるＣＭＯＳインバータ２１１４と、ＭＯＳトランジスタＱ１６とから構成される。
【００２３】
ここで、ＣＭＯＳインバータ２１１３を構成するＭＯＳトランジスタＱ１１，Ｑ１２は、ＭＯＳトランジスタＱ１１の能力がＭＯＳトランジスタＱ１２の能力よりも大きくなっている。また、ＣＭＯＳインバータ２１１４を構成するＭＯＳトランジスタＱ１４，Ｑ１５は、ＭＯＳトランジスタＱ１４の能力がＭＯＳトランジスタＱ１５の能力よりも大きくなっている。
【００２４】
さらに詳述すると、ＣＭＯＳインバータ２１１３とＭＯＳトランジスタＱ１３とは直列接続され、その一端側に電源電圧ＶＨ（例えば＋１５Ｖ）が印加され、その他端側がグランドＧＮＤ（０Ｖ）に接続されている。また、ＣＭＯＳインバータ２１１４とＭＯＳトランジスタＱ１６とは直列接続され、その一端側に電源電圧ＶＨが印加され、その他端側がグランドＧＮＤに接続されている。
【００２５】
ＣＭＯＳインバータ２１１３の入力側にはインバータ２１１２の出力信号が供給され、ＣＭＯＳインバータ２１１３の出力電圧がＭＯＳトランジスタＱ１６のゲートに印加されるようになっている。また、ＣＭＯＳインバータ２１１４の入力側にはインバータ２１１１の出力信号が供給されている。さらに、ＣＭＯＳインバータ２１１４の出力電圧は、ＭＯＳトランジスタＱ１３のゲートに印加されるとともに、第１レベルシフタ２１１の出力電圧としてＣＭＯＳインバータ２１３のＭＯＳトランジスタＱ２のゲートに印加されるようになっている。
【００２６】
一方、第２レベルシフタ２１２は、図２に示すように、直列に接続されるインバータ２１２１、２１２２と、ＭＯＳトランジスタＱ２１，Ｑ２２からなるＣＭＯＳインバータ２１２３と、ＭＯＳトランジスタＱ２３と、ＭＯＳトランジスタＱ２４，Ｑ２５からなるＣＭＯＳインバータ２１２４と、ＭＯＳトランジスタＱ２６とから構成される。
【００２７】
ここで、ＣＭＯＳインバータ２１２３を構成するＭＯＳトランジスタＱ２１，Ｑ２２は、ＭＯＳトランジスタＱ２１の能力がＭＯＳトランジスタＱ２２の能力よりも大きくなっている。また、ＣＭＯＳインバータ２１２４を構成するＭＯＳトランジスタＱ２４，Ｑ２５は、ＭＯＳトランジスタＱ２４の能力がＭＯＳトランジスタＱ２５の能力よりも大きくなっている。
【００２８】
さらに詳述すると、ＣＭＯＳインバータ２１２３とＭＯＳトランジスタＱ２３とは直列接続され、その一端側に電源電圧ＶＤＤ（例えば＋５Ｖ）が印加され、その他端側に電源電圧ＶＬ（例えば−６Ｖ）が印加されている。また、ＣＭＯＳインバータ２１２４とＭＯＳトランジスタＱ２６とは直列接続され、その一端側に電源電圧ＶＤＤが印加され、その他端側に電源電圧ＶＬが印加されている。
【００２９】
ＣＭＯＳインバータ２１２３の入力側にはインバータ２１２２の出力信号が供給され、ＣＭＯＳインバータ２１２３の出力電圧がＭＯＳトランジスタＱ２６のゲートに印加されるようになっている。また、ＣＭＯＳインバータ２１２４の入力側にはインバータ２１２１の出力信号が供給されている。また、ＣＭＯＳインバータ２１２４の出力電圧は、ＭＯＳトランジスタＱ２３のゲートに印加されるとともに、第２レベルシフタ２１２の出力電圧としてＣＭＯＳインバータ２１３のＭＯＳトランジスタＱ１のゲートに印加されるようになっている。
【００３０】
次に、このような構成からなる第１実施形態の動作例について、図面を参照して説明する。
まず、図２および図３を参照して、第１レベル変換回路２１の動作について説明する。ここで、図３（Ａ）は第１レベルシフタ２１１のレベルシフト動作を示し、同（Ｂ）は第２レベルシフタ２１２のレベルシフト動作を示している。
【００３１】
いま、第１レベル変換回路２１に、Ｈレベル（例えば＋５Ｖ）の信号が入力された場合について説明する。
この場合には、そのＨレベルの信号は、第１レベルシフタ２１１のインバータ２１１１で反転されてＬレベルとなり、このＬレベルの信号がＣＭＯＳインバータ２１１４に入力される。また、インバータ２１１１で反転されたＬレベルの信号は、インバータ２１１２で反転されてＨレベルとなり、このＨレベルの信号がＣＭＯＳインバータ２１１３に入力される。
【００３２】
この結果、ＭＯＳトランジスタＱ１５がオンになるとともに、ＭＯＳトランジスタＱ１１がオンとなる。また、ＭＯＳトランジスタＱ１１のオンに伴い、ＭＯＳトランジスタＱ１６がオンとなる。さらに、ＭＯＳトランジスタＱ１６のオンによりＭＯＳトランジスタＱ１３がオフとなり、回路は安定状態となる。したがって、Ａ点の電位が電源電圧ＶＨとなり、これがＣＭＯＳインバータ２１１４の出力電圧となる。その出力電圧は、ＭＯＳトランジスタＱ２のゲートに印加される。
【００３３】
一方、第２レベルシフタ２１２に入力されたＨレベルの信号は、インバータ２１２１で反転されてＬレベルとなり、このＬレベルの信号がＣＭＯＳインバータ２１２４に入力される。また、インバータ２１２１で反転されたＬレベルの信号は、インバータ２１２２で反転されてＨレベルとなり、このＨレベルの信号がＣＭＯＳインバータ２１２３に入力される。
【００３４】
この結果、ＭＯＳトランジスタＱ２４がオンになるとともに、ＭＯＳトランジスタＱ２２がオンとなる。また、ＭＯＳトランジスタＱ２４のオンに伴い、ＭＯＳトランジスタＱ２３がオンとなる。さらに、ＭＯＳトランジスタＱ２３のオンによりＭＯＳトランジスタＱ２６がオンとなり、回路が安定状態となる。したがって、Ｂ点の電位が電源電圧ＶＤＤとなり、これがＣＭＯＳインバータ２１２３の出力電圧となる。その出力電圧は、ＭＯＳトランジスタＱ１のゲートに印加される。
【００３５】
以上の動作により、第１レベル変換回路２１に対してＨレベルの信号が入力された場合には、第１レベルシフタ２１１の出力は電源電圧ＶＨとなってＭＯＳトランジスタＱ２はオフになるとともに、第２レベルシフタ２１２の出力は電源電圧ＶＤＤとなってＭＯＳトランジスタＱ１はオンとなるので、ＣＭＯＳインバータ２１３の出力は電源電圧ＶＬとなる。
【００３６】
次に、第１レベル変換回路２１に、Ｌレベル（例えば０Ｖ）の信号が入力された場合について説明する。
この場合には、そのＬレベルの信号は、第１レベルシフタ２１１のインバータ２１１１で反転されてＨレベルとなり、このＨレベルの信号がＣＭＯＳインバータ２１１４に入力される。また、インバータ２１１１で反転されたＨレベルの信号は、インバータ２１１２で反転されてＬレベルとなり、このＬレベルの信号がＣＭＯＳインバータ２１１３に入力される。
【００３７】
この結果、ＭＯＳトランジスタＱ１４がオンになるとともに、ＭＯＳトランジスタＱ１２がオンとなる。また、ＭＯＳトランジスタＱ１４のオンに伴い、ＭＯＳトランジスタＱ１３がオンとなる。さらに、ＭＯＳトランジスタＱ１３のオンによりＭＯＳトランジスタＱ１６がオフとなり、回路が安定状態となる。したがって、Ａ点の電位はグランド電位ＧＮＤ（０Ｖ）となり、これがＣＭＯＳインバータ２１１４の出力電圧となる。その出力電圧は、ＭＯＳトランジスタＱ２のゲートに印加される。
【００３８】
一方、第２レベルシフタ２１２に入力されたＬレベルの信号は、インバータ２１２１で反転されてＨレベルとなり、このＨレベルの信号がＣＭＯＳインバータ２１２４に入力される。また、インバータ２１２１で反転されたＨレベルの信号は、インバータ２１２２で反転されてＬレベルとなり、このＬレベルの信号がＣＭＯＳインバータ２１２３に入力される。
【００３９】
この結果、ＭＯＳトランジスタＱ２５がオンになるとともに、ＭＯＳトランジスタＱ２１がオンとなる。また、ＭＯＳトランジスタＱ２１のオンに伴い、ＭＯＳトランジスタＱ２６がオンとなる。さらに、ＭＯＳトランジスタＱ２６のオンによりＭＯＳトランジスタＱ２３がオフとなり、回路は安定状態となる。したがって、Ｂ点の電位は電源電圧ＶＬとなり、これがＣＭＯＳインバータ２１２３の出力電圧となる。その出力電圧は、ＭＯＳトランジスタＱ１のゲートに印加される。
【００４０】
以上の動作により、第１レベル変換回路２１に対してＬレベルの信号が入力された場合には、第１レベルシフタ２１１の出力はグランド電位ＧＮＤとなってＭＯＳトランジスタＱ２はオンになるとともに、第２レベルシフタ２１２の出力は電源電圧ＶＬとなってＭＯＳトランジスタＱ１はオフとなるので、ＣＭＯＳインバータ２１３の出力は電源電圧ＶＨとなる。
【００４１】
次に、図１を参照して、制御回路１の動作について説明する。
まず、図１の制御回路１に入力される入力信号ＩＮＰ１，ＩＮＰ２が、いずれもＬレベルの場合について説明する。この場合には、制御回路１において、ノア回路９、ナンド回路１０、およびナンド回路１１の各出力信号はＨレベルとなり、このＨレベルは、電源電圧ＶＤＤのレベルである。
【００４２】
ノア回路９、ナンド回路１０、およびナンド回路１１から出力されるＨレベルの信号は、対応する第１レベル変換回路２１、第２レベル変換回路２２、および第３レベル変換回路２３を経ることにより、それぞれ電源電圧ＶＬのレベルに変換される。
これにより、出力回路３のＭＯＳトランジスタＱ７〜Ｑ９の各ゲートには、電源電圧ＶＬのレベルからなる信号がそれぞれ入力される。従って、ＭＯＳトランジスタＱ７がオンし、ＭＯＳトランジスタＱ８，Ｑ９がオフとなるので、出力回路３の出力電圧ＯＵＴは、電源電圧ＶＨ（＋１５Ｖ）となる。
【００４３】
次に、制御回路１の入力信号ＩＮＰ１がＬレベル、その入力信号ＩＮＰ２がＨレベルの場合について説明する。この場合には、制御回路１において、ノア回路９の出力信号はＬレベル、ナンド回路１０の出力信号はＬレベル、およびナンド回路１１の出力信号はＨレベルとなる。
ノア回路９のＬレベルの出力信号は第１レベル変換回路２１で処理されると、第１レベル変換回路２１の出力信号のレベルは電源電圧ＶＨとなる。また、ナンド回路１０のＬレベルおよびナンド回路１１のＨレベルの各出力信号は、第１レベル変換回路２２、２３で処理されると、第１レベル変換回路２２、２３の出力信号のレベルは電源電圧ＶＨおよび電源電圧ＶＬとなる。
【００４４】
これにより、出力回路３のＭＯＳトランジスタＱ７のゲートには電源電圧ＶＨのレベルからなる信号が入力され、出力回路３のＭＯＳトランジスタＱ８のゲートには電源電圧ＶＨのレベルのからなる信号が入力され、ＭＯＳトランジスタＱ９のゲートには電源電圧ＶＬのレベルからなる信号が入力される。従って、ＭＯＳトランジスタＱ８がオンし、ＭＯＳトランジスタＱ７，Ｑ９がオフとなるので、出力回路３の出力電圧ＯＵＴは、中間電圧ＶＭ（例えば、グランド電位ＧＮＤ＝０Ｖ）となる。
【００４５】
次に、図１の制御回路１に入力される入力信号ＩＮＰ１，ＩＮＰ２が、いずれもＨレベルの場合について説明する。この場合には、制御回路１において、ノア回路９およびナンド回路１１の出力信号はＬレベル、ナンド回路１０の出力信号はＨレベルとなる。
ノア回路９およびナンド回路１１のＬレベルの出力信号は第１レベル変換回路２１および第３レベル変換回路２３で処理されると、その各出力信号のレベルは電源電圧ＶＨとなる。また、ナンド回路１０のＨレベルの出力信号は、第２レベル変換回路２２で処理されると、第２レベル変換回路２２の出力信号のレベルは電源電圧ＶＬとなる。
【００４６】
これにより、出力回路３のＭＯＳトランジスタＱ７，Ｑ９の各ゲートには電源電圧ＶＨのレベルからなる信号が入力され、出力回路３のＭＯＳトランジスタＱ８のゲートには電源電圧ＶＬのレベルからなる信号が入力される。従って、ＭＯＳトランジスタＱ９がオンし、ＭＯＳトランジスタＱ７，Ｑ８がオフとなるので、出力回路３の出力電圧ＯＵＴは、低レベルの電源電圧ＶＬ（例えば、−６Ｖ）となる。
【００４７】
以上の動作により、出力回路３は、高電圧ＶＨ、中間電圧ＶＭ、または低電圧ＶＬのいずれかを出力電圧ＯＵＴとして出力する。また、出力電圧ＯＵＴは、ＶＬとＶＭとの間で変化するとともに、ＶＭとＶＨとの間で変化するようになっている。
以上説明したように、第１実施形態では、第１レベル変換回路２１、第２レベル変換回路２２および第３レベル変換回路２３が、第１レベルシフタと第２レベルシフタとをそれぞれ備え、ＣＭＯＳインバータを構成する２つのＭＯＳトランジスタを個別に動作させるようにした。このため、レベル変換回路２１〜２３がＣＭＯＳインバータを含む場合でも、レベル変換回路２１〜２３を高速に動作させることができる。
【００４８】
次に、本発明の半導体装置の第２実施形態について、図４を参照しながら説明する。
この第２実施形態は、図１に示す第１実施形態のレベル変換回路２を、図４に示すレベル変換回路２Ａに置き換え、信号のレベル変換の高速化を図るとともに、レベル変換回路の面積（規模）の低減化（小型化）を図るようにしたものである。
【００４９】
このために、第２実施形態は、図４に示すように、入力信号ＩＮＰ１，ＩＮＰ２に基づいて３つの出力信号を生成出力する制御回路１と、制御回路１からの３つの出力信号のレベル変換などを行うレベル変換回路２Ａと、レベル変換回路２Ａの出力信号に基づいて３段階の出力信号を出力する出力回路３と、を備えている。
【００５０】
制御回路１は、図１に示す制御回路１と同一の構成であるので、同一構成要素には同一符号を付してその説明は省略する。
レベル変換回路２Ａは、図４に示すように、ノア回路９の出力信号のレベル変換などを行う第１レベル変換回路２１Ａと、ナンド回路１０の出力信号のレベル変換を行う第２レベル変換回路２２Ａと、ナンド回路１１の出力信号のレベル変換などを行う第３レベル変換回路２３Ａと、を備えている。ここで、レベル変換回路２Ａは、例えばＶＬ＝−６Ｖ〜ＶＨ＝１５Ｖの範囲の電源電圧で駆動されるものである。
【００５１】
第１レベル変換回路２１Ａは、制御回路１のノア回路９の出力信号のレベルを高圧側に変換するレベルシフタ２１１と、レベルシフタ２１１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ２およびノア回路９の出力信号により駆動するＮ型のＭＯＳトランジスタＱ１からなるＣＭＯＳインバータ２１３とから構成される。レベルシフタ２１１は、図２に示す第１レベルシフタ２１１と同様に構成される。
【００５２】
ここで、第１レベル変換回路２１Ａが図１に示す第１レベル変換回路２１とその構成が異なる点は、第１レベル変換回路２１の第２レベルシフタ２１２を省略したことである。また、ＭＯＳトランジスタＱ１のソースの供給電圧を、電源電圧ＶＬから接地電圧ＧＮＤに置き換えた点である。
このような構成からなる第１レベル変換回路２１Ａでは、制御回路１からＨレベルの信号が入力されると、その信号はレベルシフタ２１１により電源電圧ＶＨのレベルに変換され、その電源電圧ＶＨがＭＯＳトランジスタＱ２のゲートに入力される。また、制御回路１からのＨレベルの信号は、ＭＯＳトランジスタＱ１のゲートに直接入力される。このため、ＭＯＳトランジスタＱ２はオフになるとともにＭＯＳトランジスタＱ１はオンとなるので、ＣＭＯＳインバータ２１３の出力はグランド電圧ＧＮＤとなる。
【００５３】
一方、制御回路１からＬレベルの信号が入力されると、その信号はレベルシフタ２１１によりグランド電圧ＧＮＤのレベルに変換され、そのグランド電圧ＧＮＤがＭＯＳトランジスタＱ２のゲートに入力される。また、制御回路１からのＬレベルの信号は、ＭＯＳトランジスタＱ１のゲートに直接入力される。このため、ＭＯＳトランジスタＱ２はオンになるとともにＭＯＳトランジスタＱ１はオフとなるので、ＣＭＯＳインバータ２１３の出力は電源電圧ＶＨとなる。
【００５４】
このように、第１レベル変換回路２１Ａは、図１に示す第１レベル変換回路２１と基本的に同様の動作が実現できる。従って、ＭＯＳトランジスタＱ１を駆動するレベルシフタを省略することができる。
第２レベル変換回路２２Ａは、制御回路１のナンド回路１０の出力信号のレベルを高圧側に変換する第１レベルシフタ２２１と、その出力信号のレベルを低圧側に変換する第２レベルシフタ２２２と、第１レベルシフタ２２１の出力信号に基づいて駆動するＰ型のＭＯＳトランジスタＱ３および第２レベルシフタ２２２の出力信号に基づいて駆動するＮ型のＭＯＳトランジスタＱ４からなるＣＭＯＳインバータ２２３とから構成される。
【００５５】
なお、第２レベル変換回路２２Ａは、図１に示す第２レベル変換回路２２とその構成が同じである。
第３レベル変換回路２３は、制御回路１のナンド回路１１の出力信号のレベルを低圧側に変換するレベルシフタ２３２と、そのナンド回路１１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ６およびレベルシフタ２３２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ５からなるＣＭＯＳインバータ２３３とから構成される。レベルシフタ２３２は、図２に示す第１レベルシフタ２１２と同様に構成される。
【００５６】
ここで、第３レベル変換回路２３Ａが図１に示す第３レベル変換回路２３とその構成が異なる点は、第３レベル変換回路２３の第１レベルシフタ２３１を省略したことである。また、ＭＯＳトランジスタＱ１のソースの供給電圧を、電源電圧ＶＨから電源電圧ＶＤＤに置き換えた点である。
このような構成からなる第３レベル変換回路２３Ａでは、制御回路１からＨレベルの信号が入力されると、その信号はレベルシフタ２３２により電源電圧ＶＤＤのレベルに変換され、その電源電圧ＶＤＤがＭＯＳトランジスタＱ５のゲートに入力される。また、制御回路１からのＨレベルの信号は、ＭＯＳトランジスタＱ６のゲートに直接入力される。このため、ＭＯＳトランジスタＱ６はオフになるとともにＭＯＳトランジスタＱ５はオンとなるので、ＣＭＯＳインバータ２３３の出力は電源電圧ＶＬとなる。
【００５７】
一方、制御回路１からＬレベルの信号が入力されると、その信号はレベルシフタ２３２により電源電圧ＶＬのレベルに変換され、その電源電圧ＶＬがＭＯＳトランジスタＱ５のゲートに入力される。また、制御回路１からのＬレベルの信号は、ＭＯＳトランジスタＱ６のゲートに直接入力される。このため、ＭＯＳトランジスタＱ６はオンになるとともにＭＯＳトランジスタＱ５はオフとなるので、ＣＭＯＳインバータ２１３の出力は電源電圧ＶＤＤとなる。
【００５８】
このように、第３レベル変換回路２３Ａは、図１に示す第３レベル変換回路２３と基本的に同様の動作が実現できる。従って、ＭＯＳトランジスタＱ６を駆動するレベルシフタを省略することができる。
以上説明したように、この第２実施形態によれば、第１レベル変換回路２１Ａと第３レベル変換回路２３Ａは、レベルシフタを省略できるので、レベル変換回路２Ａを構成するための面積の低減化を実現できる。
【００５９】
次に、本発明の半導体装置の第３実施形態について、図５を参照しながら説明する。
この第３実施形態は、図４に示す第２実施形態の制御回路１とレベル変換回路２Ａを、図５に示す制御回路１Ａとレベル変換回路２Ｂに置き換え、信号のレベル変換の高速化をさらに押し進めるとともに、レベル変換回路２Ｂを構成するレベルシフタのＣＭＯＳインバータの貫通電流の低減化を図るようにしたものである。
【００６０】
このために、第３実施形態は、図５に示すように、入力信号ＩＮＰ１，ＩＮＰ２に基づいて６つの出力信号を生成出力する制御回路１Ａと、制御回路１Ａからの６つの出力信号のうちの所定の信号のレベル変換などを行うレベル変換回路２Ｂと、レベル変換回路２Ｂの出力信号に基づいて３段階の出力信号を出力する出力回路３とを備えている。
【００６１】
制御回路１Ａは、図４に示す制御回路１とその構成要素が同じであるので、同一の構成素子には同一符号を付してその説明は省略する。しかし、レベル変換回路２Ａをレベル変換回路２Ｂに置き換えたことに伴い、制御回路１Ａの出力信号が６つとなっている点と、レベルシフタ２１１、２２２、２３２に入力される信号がインバータ１６〜１８を介している点とが異なる。
【００６２】
また、レベル変換回路２Ｂは、図４に示すレベル変換回路２Ａとその構成要素が同じであるので、同一の構成素子には同一符号を付してその説明は省略する。しかし、レベル変換回路２Ｂの各構成要素には、制御回路１Ａから出力されて入力される入力信号について異なる部分がある。従って、以下ではそれらの異なる点を中心に説明する。
【００６３】
レベル変換回路２Ｂは、図４に示すレベル変換回路２Ａの第１乃至第３レベル変換回路２１Ａ，２２Ａ，２３Ａに対応する、第１乃至第３レベル変換回路２１Ｂ，２２Ｂ，２３Ｂを備えている。
すなわち、第１レベル変換回路２１Ｂは、制御回路１Ａのナンド回路６の出力信号を受けたインバータ１６の出力信号のレベルを高圧側に変換するレベルシフタ２１１と、レベルシフタ２１１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ２および制御回路１Ａのノア回路９の出力信号により駆動するＮ型のＭＯＳトランジスタＱ１からなるＣＭＯＳインバータ２１３と、から構成される。
【００６４】
第２レベル変換回路２２Ｂは、制御回路１Ａのナンド回路１０の出力信号のレベルを高圧側に変換する第１レベルシフタ２２１と、制御回路１Ａのアンド回路７の出力信号を受けたインバータ１７の出力信号のレベルを低圧側に変換する第２レベルシフタ２２２と、第１レベルシフタ２２１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ４および第２レベルシフタ２２２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ３からなるＣＭＯＳインバータ２２３と、から構成される。
【００６５】
第３レベル変換回路２３Ｂは、制御回路１Ａのアンド回路８の出力信号を受けたインバータ１８の出力信号のレベルを低圧側に変換するレベルシフタ２３２と、制御回路１Ａのナンド回路１１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ６およびレベルシフタ２３２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ５からなるＣＭＯＳインバータ２３３と、から構成される。
【００６６】
このような構成からなる第３実施形態の構成を纏めると以下のようになる。
すなわち、第１レベル変換回路２１Ｂでは、ＭＯＳトランジスタＱ１の駆動信号として第２レベル変換回路２２Ｂの出力信号を帰還させてノア回路９で処理させた帰還信号を使用するようにしたが、レベルシフタ２１１の入力信号はそのような帰還信号ではなくノア回路９の入力信号を直接使用するようにした。
【００６７】
また、第２レベル変換回路２２Ｂでは、第１レベルシフタ２２１の入力信号として第１レベル変換回路２１Ｂおよび第３レベル変換回路２３Ｂの両出力信号を帰還させてナンド回路１０で処理させた帰還信号を使用するようにしたが、第２レベルシフタ２２２の入力信号はそのような帰還信号ではなく、ナンド回路１０の入力信号を直接使用するようにした。
【００６８】
さらに、第３レベル変換回路２３Ｂでは、ＭＯＳトランジスタＱ６の駆動信号として第２レベル変換回路２２Ｂの出力信号を帰還させてナンド回路１１で処理させた帰還信号を使用するようにしたが、レベルシフタ２３２の入力信号はそのような帰還信号ではなくナンド回路１１の入力信号を直接使用するようにした。従って、このような構成からなるレベル変換回路２Ｂにおける第１乃至第３レベル変換回路２１Ｂ，２２Ｂ，２３Ｂの各動作は、図４に示すレベル変換回路２Ａにおける第１乃至第３レベル変換回路２１Ａ，２２Ａ，２３Ａの各動作と異なる。
そこで、レベル変換回路２Ｂにおける第１乃至第３レベル変換回路２１Ｂ，２２Ｂ，２３Ｂの各動作例について説明する。
【００６９】
まず、図５の制御回路１Ａに入力される入力信号ＩＮＰ１，ＩＮＰ２が、いずれもＨレベルの場合について説明する。
この場合には、制御回路１Ａのナンド回路６の出力はＨレベルとなる。このため、ＣＭＯＳインバータ２１３では、Ｎ型のＭＯＳトランジスタＱ１のゲートに、ノア回路９の出力のＬレベルの信号が入力されてＭＯＳトランジスタＱ１が先にオフとなる。その後、Ｐ型のＭＯＳトランジスタＱ２のゲートに、インバータ１６の出力のＬレベルの信号がレベルシフタ２１１で遅延されて入力され、ＭＯＳトランジスタＱ２がオンとなる。この結果、ＣＭＯＳインバータ２１３の貫通電流が抑えられる。
【００７０】
また、この場合には、制御回路１Ａのアンド回路７の出力はレベルとなる。このとき、第２レベル変換回路２２Ｂの第１レベルシフタ２２１の出力信号、およびその第２レベルシフタ２２２の出力信号の立ち上がりと、制御回路１Ａの入力信号ＩＮＰ１，ＩＮＰ２との立ち上がりとが、図９に示すような関係にあるとする。
【００７１】
このような関係にあると、ＣＭＯＳインバータ２２３では、Ｐ型のＭＯＳトランジスタＱ４のゲートに、第１レベルシフタ２２１の出力のＨレベルの信号が先に入力されてＭＯＳトランジスタＱ４がオフとなる。その後、Ｎ型のＭＯＳトランジスタＱ３のゲートに、第２レベルシフタ２２２の出力のＨレベルの信号が入力され、ＭＯＳトランジスタＱ３がオンとなる。この結果、ＣＭＯＳインバータ２２３の貫通電流が抑えられる。
【００７２】
さらに、この場合には、制御回路１Ａのアンド回路８の出力はＨレベルとなる。このため、ＣＭＯＳインバータ２３３では、Ｎ型のＭＯＳトランジスタＱ５のゲートに、アンド回路８の出力のＨレベルをインバータ１８で反転したレベルシフタ２３２の出力のＬレベルの信号が入力されて、ＭＯＳトランジスタＱ５が先にオフとなる。その後、Ｐ型のＭＯＳトランジスタＱ６のゲートにはＬベルのレベルの信号が入力され、ＭＯＳトランジスタＱ６がオンとなる。このＭＯＳトランジスタＱ６がオンとなる条件は、アンド回路７の出力のＬレベルの信号がナンド回路１０、イバータ１７、レベルシフタ２２１、２２２、を介してＣＭＯＳインバータ２２３を反転させ、ＭＯＳトランジスタＱ８のゲートがＬレベルとなった後である。この結果、ＣＭＯＳインバータ２３３の貫通電流が抑えられる。
【００７３】
次に、図５の制御回路１Ａに入力される入力信号ＩＮＰ１がＬレベルで、その入力信号ＩＮＰ２がＨレベルの場合について説明する。
この場合には、制御回路１Ａのナンド回路６の出力はＨレベルとなる。このため、ＣＭＯＳインバータ２１３では、Ｎ型のＭＯＳトランジスタＱ１のゲートに、ノア回路９の出力のＬレベルの信号が入力されてＭＯＳトランジスタＱ１が先にオフとなる。その後、Ｐ型のＭＯＳトランジスタＱ２のゲートに、インバータ１６の出力のＬレベルの信号がレベルシフタ２１１で遅延されて入力され、ＭＯＳトランジスタＱ２がオンとなる。この結果、ＣＭＯＳインバータ２１３の貫通電流が抑えられる。
【００７４】
また、この場合には、制御回路１Ａのアンド回路７の出力はＨレベルとなる。このため、ＣＭＯＳインバータ２２３では、Ｎ型のＭＯＳトランジスタＱ３のゲートに、第１レベルシフタ２２１の出力のＬレベルの信号が先に入力されてＭＯＳトランジスタＱ３がオフとなる。その後、Ｐ型のＭＯＳトランジスタＱ４のゲートには、ＭＯＳトランジスタＱ７の出力がＨレベルまたはＭＯＳトランジスタＱ９の出力がＬレベルとなって初めてＬレベルの信号が入力され、ＭＯＳトランジスタＱ４がオンとなる。この結果、ＣＭＯＳインバータ２２３の貫通電流が抑えられる。
【００７５】
さらに、この場合には、制御回路１Ａのアンド回路８の出力はＬレベルとなる。このため、ＣＭＯＳインバータ２３３では、Ｎ型のＭＯＳトランジスタＱ５のゲートに、アンド回路８の出力のＬレベルをインバータ１８で反転したレベルシフタ２３２の出力のＨレベルの信号が入力されて、ＭＯＳトランジスタＱ５が先にオンとなる。その後、Ｐ型のＭＯＳトランジスタＱ６のゲートには、ＭＯＳトランジスタＱ８の出力がＬレベルとなって初めてＨレベルの信号が入力され、ＭＯＳトランジスタＱ６がオフとなる。この結果、ＣＭＯＳインバータ２３３の貫通電流が抑えられる。
【００７６】
さらに、図５の制御回路１Ａに入力される入力信号ＩＮＰ１，ＩＮＰ２が、いずれもＬレベルの場合について説明する。
この場合には、制御回路１Ａのナンド回路６の出力はＬレベルになる。このため、ＣＭＯＳインバータ２１３では、Ｐ型のＭＯＳトランジスタＱ２のゲートに、レベルシフタ２１１の出力のＨレベルの信号が入力されてＭＯＳトランジスタＱ２が先にオンとなる。その後、Ｎ型のＭＯＳトランジスタＱ１のゲートには、ＭＯＳトランジスタＱ８のゲートがＬレベルになって初めてＬレベルの信号が入力され、ＭＯＳトランジスタＱ１がオフとなる。この結果、ＣＭＯＳインバータ２１３の貫通電流が抑えられる。
【００７７】
また、この場合には、制御回路１Ａのアンド回路７の出力はＬレベルとなる。このとき、第２レベル変換回路２２Ｂの第１レベルシフタ２２１の出力信号、およびその第２レベルシフタ２２２の出力信号の立ち上がりと、制御回路１Ａの入力信号ＩＮＰ１，ＩＮＰ２との立ち上がりとが、図９に示すような関係にあるとする。
【００７８】
このような関係にあると、ＣＭＯＳインバータ２２３では、Ｐ型のＭＯＳトランジスタＱ４のゲートに、第１レベルシフタ２２１の出力のＨレベルの信号が先に入力されてＭＯＳトランジスタＱ４がオフとなる。その後、Ｎ型のＭＯＳトランジスタＱ３のゲートに、第２レベルシフタ２２２の出力のＨレベルの信号が入力され、ＭＯＳトランジスタＱ３がオンとなる。この結果、ＣＭＯＳインバータ２２３の貫通電流が抑えられる。
【００７９】
さらに、この場合には、制御回路１Ａのアンド回路８の出力はＬレベルとなる。このため、ＣＭＯＳインバータ２３３では、Ｐ型のＭＯＳトランジスタＱ６のゲートにＨレベルの信号が入力されて、ＭＯＳトランジスタＱ６が先にオフとなる。その後、Ｎ型のＭＯＳトランジスタＱ５のゲートには、レベルシフタ２３２を介してＨレベルの信号が入力され、ＭＯＳトランジスタＱ５がオンとなる。この結果、ＣＭＯＳインバータ２３３の貫通電流が抑えられる。
【００８０】
以上説明したように、この第３実施形態は、第１レベル変換回路２１Ｂおよび第３レベル変換回路２３Ｂでは、レベルシフタを使用しないＭＯＳトランジスタＱ１、Ｑ６側は帰還信号を用いて動作させ、レベルシフタを使用するＭＯＳトランジスタＱ２，Ｑ５側は帰還信号を使用せずに動作させるようにした。このため、第３実施形態では、第２実施形態に比べてレベル変換回路２ＢにおけるＣＭＯＳインバータの貫通電流の低減化が図れる。
【００８１】
次に、本発明の半導体装置の第４実施形態について、図６を参照しながら説明する。
この第４実施形態は、図４に示す第２実施形態のレベル変換回路２Ａを、図６に示すレベル変換回路２Ｃに置き換え、ＣＭＯＳインバータに流れる貫通電流の抑制により低消費電力化を図るようにしたものである。
【００８２】
このために、第４実施形態は、図６に示すように、入力信号ＩＮＰ１，ＩＮＰ２に基づいて３つの出力信号を生成出力する制御回路１と、制御回路１からの３つの出力信号のレベル変換などを行うレベル変換回路２Ｃと、レベル変換回路２Ｃの出力信号に基づいて３段階の出力信号を出力する出力回路３と、を備えている。
【００８３】
制御回路１は、図１に示す制御回路１と同一の構成であるので、同一構成要素には同一符号を付してその説明は省略する。
レベル変換回路２Ｃは、図６に示すように、ノア回路９の出力信号のレベル変換や遅延などの信号処理を第１レベル変換回路２１Ｃと、ナンド回路１０の出力信号のレベル変換を行う第２レベル変換回路２２Ｃと、ナンド回路１１の出力信号のレベル変換や遅延などの信号処理を行う第３レベル変換回路２３Ｃと、を備えている。
【００８４】
第１レベル変換回路２１Ｃは、制御回路１のノア回路９の出力信号のレベルを高圧側に変換するレベルシフタ２１１と、その出力信号を遅延させる遅延回路２１４と、レベルシフタ２１１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ２および遅延回路２１４の出力信号により駆動するＮ型のＭＯＳトランジスタＱ１からなるＣＭＯＳインバータ２１３とから構成される。遅延回路２１４は、例えばインバータ回路を複数個、縦続接続して構成するようにした。
【００８５】
ここで、第１レベル変換回路２１Ｃが図４に示す第１レベル変換回路２１Ａとその構成が異なる点は、遅延回路２１４を追加した点である。
次に、このような構成からなる第１レベル変換回路２１Ｃの動作例について、図７を参照して説明する。
いま、図７（Ａ）に示すようなＨレベルの入力信号がレベルシフタ２１１に入力されると、その入力信号はレベルシフタ２１１により電源電圧ＶＨのレベルに変換され、その電源電圧ＶＨがＭＯＳトランジスタＱ２のゲートに入力される。そのＭＯＳトランジスタＱ２のゲートの入力電圧の一例を、図７（Ｂ）に示す。また、図７（Ａ）に示すＨレベルの入力信号は、遅延回路２１４にも入力されて遅延時間Ｔ１だけ遅延され、その遅延信号がＭＯＳトランジスタＱ１のゲートに入力される。そのＭＯＳトランジスタＱ１のゲートの入力電圧の一例を、図７（Ｃ）に示す。このため、ＭＯＳトランジスタＱ２はオフになるとともにＭＯＳトランジスタＱ１はオンとなるので、ＣＭＯＳインバータ２１３の出力はグランド電圧ＧＮＤとなる。
【００８６】
一方、レベルシフタ２１１にＬレベルの信号が入力されると、その入力信号がレベルシフタ２１１でグランド電圧ＧＮＤのレベルに変換されて、ＭＯＳトランジスタＱ２のゲートに入力される。また、そのＬレベルの信号は、遅延回路２１４を経てＭＯＳトランジスタＱ１のゲートに入力される。このため、ＭＯＳトランジスタＱ１はオフになるとともにＭＯＳトランジスタＱ２はオンとなるので、ＣＭＯＳインバータ２１３の出力は電源電圧ＶＨとなる。
【００８７】
ここで、レベルシフタ２１１は、その出力信号がその入力信号の立ち上がりで立ち上がるが、その立ち下がりで直ちに立ち下がらずに遅延時間Ｔ２だけ遅れて立ち下がる特性を有し（図７（Ａ）（Ｂ）参照）、その遅延時間Ｔ２を任意に設計することができる。また、遅延回路２１４は、その遅延時間Ｔ１を任意の値に設定できる。
【００８８】
従って、遅延回路２１４の遅延時間Ｔ１とレベルシフタ２１１の遅延時間Ｔ２を図７に示すように任意の値に調整すれば、ＭＯＳトランジスタＱ１，Ｑ２のオンオフ時間を確保して、ＭＯＳトランジスタＱ１，Ｑ２に流れる貫通電流を抑制できる。
第２レベル変換回路２２Ｃは、制御回路１のナンド回路１０の出力信号のレベルを高圧側に変換する第１レベルシフタ２２１と、その出力信号のレベルを低圧側に変換する第２レベルシフタ２２２と、第１レベルシフタ２２１の出力信号により駆動するＰ型のＭＯＳトランジスタＱ４および第２レベルシフタ２２２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ３からなるＣＭＯＳインバータ２２３とから構成される。
【００８９】
なお、第１レベル変換回路２２Ｃは、図４に示す第１レベル変換回路２２Ａとその構成が同じであるので、その動作説明は省略する。
第３レベル変換回路２３Ｃは、制御回路１のナンド回路１１の出力信号のレベルを低圧側に変換するレベルシフタ２３２と、その出力信号を遅延させる遅延回路２３４と、遅延回路２３４の出力信号により駆動するＰ型のＭＯＳトランジスタＱ６およびレベルシフタ２３２の出力信号により駆動するＮ型のＭＯＳトランジスタＱ５からなるＣＭＯＳインバータ２３３とから構成される。遅延回路２３４は、例えばインバータ回路を複数個、縦続接続して構成するようにした。
【００９０】
ここで、第３レベル変換回路２３Ｃが図４に示す第１レベル変換回路２３Ａとその構成が異なる点は、遅延回路２３４を追加した点である。
次に、このような構成からなる第３レベル変換回路２３Ｃの動作例について、図８を参照して説明する。
いま、図８（Ａ）に示すようなＨレベルの入力信号がレベルシフタ２３２に入力されると、その入力信号はレベルシフタ２３２により電源電圧ＶＤＤのレベルに変換され、その電源電圧ＶＤＤがＭＯＳトランジスタＱ５のゲートに入力される。そのＭＯＳトランジスタＱ５のゲートの入力電圧の一例を、図８（Ｂ）に示す。また、図８（Ａ）に示すＨレベルの入力信号は、遅延回路２３４にも入力されて遅延時間Ｔ３だけ遅延され、その遅延信号がＭＯＳトランジスタＱ６のゲートに入力される。そのＭＯＳトランジスタＱ６のゲートの入力電圧の一例を、図８（Ｃ）に示す。このため、ＭＯＳトランジスタＱ６はオフになるとともにＭＯＳトランジスタＱ５はオンとなるので、ＣＭＯＳインバータ２３３の出力は電源電圧ＶＬとなる。
【００９１】
一方、レベルシフタ２３２にＬレベルの信号が入力されると、その入力信号がレベルシフタ２３２で電源電圧ＶＬのレベルに変換されて、ＭＯＳトランジスタＱ５のゲートに入力される。また、そのＬレベルの信号は、遅延回路２３４を経てＭＯＳトランジスタＱ６のゲートに入力される。このため、ＭＯＳトランジスタＱ６がオンになるとともにＭＯＳトランジスタＱ５がオフとなるので、ＣＭＯＳインバータ２３３の出力は電源電圧ＶＤＤとなる。
【００９２】
ここで、レベルシフタ２３２は、その出力信号がその入力信号の立ち上がりで直ちに立ち上がらずに遅延時間Ｔ４だけ遅れるとともに、その入力信号の立ち下がりで直ちに立ち下がる特性を有し（図８（Ａ）（Ｂ）参照）、その遅延時間Ｔ４を任意に設計することができる。また、遅延回路２３４は、その遅延時間Ｔ３を任意の値に設定できる。
【００９３】
従って、遅延回路２３４の遅延時間Ｔ３とレベルシフタ２３２の遅延時間Ｔ４を図８に示すように任意の値に調整すれば、ＭＯＳトランジスタＱ５，Ｑ６のオンオフ時間を確保して、ＭＯＳトランジスタＱ５，Ｑ６に流れる貫通電流を抑制できる。
以上説明したように、この第４実施形態では、第１レベル変換回路２３Ｃおよび第３レベル変換回路２３が、レベルシフタ２１１、２３２と遅延回路２１４、２３４とを組み合わせるようにした。このため、ＣＭＯＳインバータ２１３、２３３のオンオフ動作の切り替え時に流れる貫通電流を抑制し、その貫通電流に伴う無駄な電力消費を低減化できる。
【００９４】
以上説明した本発明の半導体装置の第１実施形態〜第４実施形態は、入力信号に応じて出力回路３から３段階（３値）の出力電圧を出力する３値出力回路として機能するものである。このため、上記の第１実施形態〜第４実施形態は、本発明の撮像装置、および表示装置に適用できるので、その適用例について以下に説明する。
まず、本発明の撮像装置に、上記の第１実施形態〜第４実施形態を適用した場合について説明する。
【００９５】
この場合の撮像装置は、例えば、ＣＣＤ固体撮像素子と、そのＣＣＤ固体撮像素子を駆動する撮像素子駆動回路と、を少なくとも備え、その撮像素子駆動回路は３値の出力電圧を出力する３値出力回路を含むものである。そこで、その３値出力回路として、本発明の半導体装置の第１実施形態〜第４実施形態を適用するようにした。このような構成によれば、高速動作などが可能な撮像装置を提供することができる。
【００９６】
次に、本発明の表示装置に、上記の第１実施形態〜第４実施形態を適用した場合について説明する。
この場合の表示装置は、例えば、液晶素子と、その液晶素子を駆動する液晶素子駆動回路と、を少なくとも備え、その液晶素子駆動回路は３値の出力電圧を出力する３値出力回路を含むものである。そこで、その３値出力回路として、本発明の半導体装置の第１実施形態〜第４実施形態を適用するようにした。このような構成によれば、高速動作などが可能な表示装置を提供することができる。
【００９７】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、ＣＭＯＳインバータなど含む場合に、高速化、低消費電力化などを実現することができる。
また、本発明の撮像装置および表示装置によれば、高速動作などを実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１実施形態の構成を示す回路図である。
【図２】図１のレベル変換回路の具体的な構成を示す回路図である。
【図３】図２のレベル変換回路の動作を説明する説明図である。
【図４】本発明の半導体装置の第２実施形態の構成を示す回路図である。
【図５】本発明の半導体装置の第３実施形態の構成を示す回路図である。
【図６】本発明の半導体装置の第４実施形態の構成を示す回路図である。
【図７】第４実施形態の第１レベル変換回路の動作を説明するための説明図である。
【図８】第４実施形態の第３レベル変換回路の動作を説明するための説明図である。
【図９】第３実施形態の動作を説明するための説明図である。
【符号の説明】
１は制御回路、２，２Ａ，２Ｂ，２Ｃはレベル変換回路、３は出力回路、２１，２１Ａ，２１Ｂ，２１Ｃは第１レベル変換回路、２２，２２Ａ，２２Ｂ，２２Ｃは第２レベル変換回路、２３，２３Ａ，２３Ｂ，２３Ｃは第３レベル変換回路、２１１，２２１，２３１は第１レベルシフタ、２１２，２２２，２３２は第２レベルシフタ、２１３，２２３，２３３はＣＭＯＳインバータ、２１４，２３４は遅延回路である。
Claims (7)
- 第１、第２および第３入力信号に基づいて所定の各出力信号を生成して出力する第１、第２および第３レベル変換回路と、
前記第１、第２および第３レベル変換回路の各出力信号に基づいて３段階の出力信号を生成して出力する出力回路と、を備え、
前記第１レベル変換回路は、
前記第１入力信号のレベルを高圧側に変換する第１レベルシフタと、
前記第１レベルシフタの出力信号で駆動する第１トランジスタおよび前記第１入力信号で駆動する第２トランジスタを含む第１インバータとを含み、
前記第２レベル変換回路は、
前記第２入力信号のレベルを高圧側に変換する第２レベルシフタと、
前記第２入力信号のレベルを低圧側に変換する第３レベルシフタと、
前記第２レベルシフタの出力信号で駆動する第３トランジスタおよび前記第３レベルシフタの出力信号で駆動する第４トランジスタを含む第２インバータとを含み、
前記第３レベル変換回路は、
前記第３入力信号のレベルを低圧側に変換する第４レベルシフタと、
前記第３入力信号で駆動する第５トランジスタおよび前記第４レベルシフタの出力信号で駆動する第６トランジスタを含む第３インバータと、
を含むことを特徴とする半導体装置。 - 第１、第２および第３入力信号に基づいて所定の各出力信号を生成して出力する第１、第２および第３レベル変換回路と、
前記第１、第２および第３レベル変換回路の各出力信号に基づいて３段階の出力信号を出力する出力回路と、を備え、
前記第１レベル変換回路は、
前記第１入力信号のレベルを高圧側に変換する第１レベルシフタと、
前記第１入力信号を遅延させる第１遅延回路と、
前記第１レベルシフタの出力信号で駆動する第１トランジスタおよび前記第１遅延回路の出力信号で駆動する第２トランジスタを含む第１インバータとを含み、
前記第２レベル変換回路は、
前記第２入力信号のレベルを高圧側に変換する第２レベルシフタと、
前記第２入力信号のレベルを低圧側に変換する第３レベルシフタと、
前記第２レベルシフタの出力信号で駆動する第３トランジスタおよび前記第３レベルシフタの出力信号で駆動する第４トランジスタを含む第２インバータとを含み、
前記第３レベル変換回路は、
前記第３入力信号を遅延させる第２遅延回路と、
前記第３入力信号のレベルを低圧側に変換する第４レベルシフタと、
前記第２遅延回路の出力信号で駆動する第５トランジスタおよび前記第４レベルシフタの出力信号で駆動する第６トランジスタを含む第３インバータと、
を含むことを特徴とする半導体装置。 - 第１、第２および第３入力信号と、第１、第２および第３帰還信号とに基づき、所定の第１、第２および第３制御信号を生成して出力する制御回路と、
第１、第２および第３入力信号と、第１、第２および第３制御信号とに基づき、所定の各出力信号を生成して出力する第１、第２および第３レベル変換回路と、
前記第１、第２および第３レベル変換回路の各出力信号に基づき、３段階の出力信号を出力する出力回路と、を備え、
前記第１レベル変換回路は、
前記第１入力信号のレベルを高圧側に変換する第１レベルシフタと、
前記第１レベルシフタの出力信号で駆動する第１トランジスタおよび前記第１制御信号で駆動する第２トランジスタを含む第１インバータとを含み、
前記第２レベル変換回路は、
前記第２制御信号のレベルを高圧側に変換する第２レベルシフタと、
前記第２入力信号のレベルを低圧側に変換する第３レベルシフタと、
前記第２レベルシフタの出力信号で駆動する第３トランジスタおよび前記第３レベルシフタの出力信号で駆動する第４トランジスタを含む第２インバータとを含み、
前記第３レベル変換回路は、
前記第３入力信号のレベルを低圧側に変換する第４レベルシフタと、
前記第３制御信号で駆動する第５トランジスタおよび前記第４レベルシフタの出力信号で駆動する第６トランジスタを含む第３インバータとを含み、
かつ、前記第１乃至第３レベル変換回路の各出力信号を、前記第１乃至第３帰還信号として使用するようにしたことを特徴とする半導体装置。 - ＣＣＤ固体撮像素子と、前記ＣＣＤ固体撮像素子を駆動する撮像素子駆動回路とを少なくとも備え、前記撮像素子駆動回路は３値の出力電圧を出力する３値出力回路を含む撮像装置において、
前記３値出力回路は、請求項１乃至請求項３のうちのいずれかに記載の半導体装置からなることを特徴とする撮像装置。 - 液晶表示素子と、前記液晶表示素子を駆動する液晶駆動回路とを少なくとも備え、前記液晶駆動回路は３値の出力電圧を出力する３値出力回路を含む撮像装置において、
前記３値出力回路は、請求項１乃至請求項３のうちのいずれかに記載の半導体装置からなることを特徴とする表示装置。 - 入力信号のレベルを変換するレベル変換回路及び前記レベル変換回路が出力する信号に基づいて３値の出力信号を出力する出力回路を含む半導体装置であって、
前記レベル変換回路は、第１レベル変換回路と、第２レベル変換回路と、第３レベル変換回路と、を含み、
前記第１レベル変換回路は、
第１レベルシフタと、
前記第１レベルシフタの出力信号が入力される第１トランジスタを含む第１インバータと、を含み、
前記第２レベル変換回路は、
第２レベルシフタと、
第３レベルシフタと、
前記第２レベルシフタの出力信号が入力される第２トランジスタ及び前記第３レベルシフタの出力信号が入力される第３トランジスタを含む第２インバータと、を含み、
前記第３レベル変換回路は、
第４レベルシフタと、
前記第４レベルシフタの出力信号が入力される第４トランジスタを含む第３インバータと、
を含むことを特徴とする半導体装置。 - 請求項１乃至請求項３、及び請求項６のうちのいずれかに記載の半導体装置を含むことを特徴とする電子機器。
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