WO2013088634A1 - 固体撮像装置及び撮像装置 - Google Patents

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WO2013088634A1
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level shift
shift circuit
unit
pixel
imaging device
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清水　祐介
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パナソニック株式会社
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    • H04N25/745—Circuitry for generating timing or clock signals

Definitions

  • the present invention relates to a solid-state imaging device and an imaging device.
  • a plurality of unit pixels 1055 that are two-dimensionally arranged are arranged in the pixel portion.
  • Each unit pixel 1055 includes a photodiode 1023, a transfer transistor (transfer gate TG) 1018, a charge detection unit (FD unit) 1017, an amplification transistor 1056, an analog power supply terminal (AVDD1) 1040, a selection (address) transistor 1057, and a vertical signal line. 1059 and the like.
  • the vertical driving unit 1006 that drives the pixel unit includes a vertical register unit 1064 that sequentially selects pixel rows in the vertical direction, and level shift circuit units 1061 and 1062 that shift the level of a selection signal from the vertical register unit 1064 according to a power supply voltage. And 1063 and the like.
  • the level shift circuit units 1061, 1062, and 1063 control the gate voltages of the selection transistor 1057, the reset transistor 1016, and the transfer transistor 1018, respectively. Specifically, the level shift circuit units 1061, 1062, and 1063 apply control pulses ⁇ A (for selection) 1060, ⁇ R (for reset) 1022, and ⁇ TG (for transfer gate) 1021 to each transistor of the unit pixel 1055, respectively. To do.
  • the power supply voltage DVDD2 higher than DVDD1 is supplied by the level shift circuit units 1061 and 1063.
  • the conventional solid-state imaging device shown in FIG. 11 expands the potential difference between the control pulses ⁇ R (for reset), ⁇ TG (for transfer gate), and ⁇ A (for selection) in order to increase the operation margin of the pixel.
  • the current (through current) flowing through the level shift circuit units 1061, 1062, and 1063 increases, and the image quality is deteriorated due to random noise.
  • an object of the present invention is to provide a solid-state imaging device and an imaging device in which image quality does not deteriorate due to random noise even when the operation margin of a pixel is expanded.
  • a solid-state imaging device includes a light receiving portion that accumulates signal charges obtained by photoelectric conversion of incident light on a semiconductor substrate, and a light receiving portion that is accumulated in the light receiving portion.
  • a transfer transistor that transfers the signal charge according to a pulse signal applied to the gate electrode, a charge detection unit that temporarily stores the transferred signal charge, and a signal charge that is stored in the charge detection unit to the gate electrode
  • a unit pixel including a reset transistor that resets in accordance with an applied pulse signal is formed on a semiconductor substrate in a two-dimensional manner, and the pulse signal is supplied to the pixel portion by being formed on the semiconductor substrate.
  • a vertical scanning unit that drives the pixel unit includes a row selection unit that selects a pixel row, and a power supply voltage level of a single voltage level input from the outside. And one or more level shift circuits for converting the voltage, and one or more buffer circuits for buffering the voltage level-converted by the level shift circuit and transmitting the buffered voltage to the pixel unit as the pulse signal.
  • Each of the level shift circuits includes a step-down side level shift circuit for stepping down a power supply voltage input from the outside, and a step-up side for stepping up the power supply voltage input from the outside, well-separated from the step-down side level shift circuit. And a level shift circuit.
  • the vertical scanning unit is a voltage level-converted by the first level shift circuit and the first level shift circuit, which are disposed between the row selection unit and the gate electrode of the transfer transistor. Is supplied to the gate electrode of the transfer transistor as the pulse signal, the row selection unit, and the second level disposed between the row electrode and the gate electrode of the reset transistor.
  • a second buffer circuit that supplies a voltage that has been level-converted by the shift circuit and the second level shift circuit to the gate electrode of the reset transistor as the pulse signal; and the first level shift circuit comprises: The second level shift circuit may be disposed closer to the row selection unit than the second level shift circuit.
  • the voltage amplitude of the pulse signal supplied from the first buffer circuit to the gate electrode of the transfer transistor is the voltage amplitude of the pulse signal supplied from the second buffer circuit to the gate electrode of the reset transistor. It may be set larger than the voltage amplitude.
  • the pixel unit further includes a vertical signal line in which a pixel signal corresponding to the signal charge accumulated in the charge detection unit is arranged on a semiconductor substrate for each pixel column according to a pulse signal applied to the gate electrode.
  • the vertical scanning unit includes a third level shift circuit and a third level shift circuit arranged between the row selection unit and the gate electrode of the selection transistor.
  • a buffer circuit, and the first level shift circuit is disposed closer to the row selection unit than the second level shift circuit and the third level shift circuit, and the third level shift circuit
  • the circuit may be arranged at a position closer to the pixel portion than the first level shift circuit and the second level shift circuit.
  • the voltage amplitude of the pulse signal supplied from the first level shift circuit and the first buffer circuit to the gate electrode of the transfer transistor is the second level shift circuit and the second buffer circuit.
  • the pulse signal supplied from the third level shift circuit and the third buffer circuit to the gate electrode of the selection transistor may be set larger than the voltage amplitude.
  • the step-down side level shift circuit, the step-up side level shift circuit, and the buffer circuit may be sequentially arranged in this order from the row selection unit toward the unit pixel.
  • the present invention can be realized not only as a solid-state imaging device including the above-described characteristic means but also as an imaging device including the solid-state imaging device.
  • the solid-state imaging device According to the solid-state imaging device according to the present invention, it is possible to prevent image deterioration due to random noise while expanding the operation margin of the pixel.
  • FIG. 1 is an overall configuration diagram showing a solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 2 is a detailed configuration diagram of a unit pixel and a vertical scanning unit of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 3 is a drive timing chart of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 4 is a detailed configuration diagram of a vertical scanning unit and unit pixels of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 5 is a detailed circuit diagram of the level shift circuit and the buffer circuit of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 6 is a structural cross-sectional view of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 7 is a detailed configuration diagram of a unit pixel and a vertical scanning unit of the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 8 is a timing chart of the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 9A is an external view illustrating an example of a video camera.
  • FIG. 9B is an external view illustrating an example of a digital still camera.
  • FIG. 10 is a block diagram showing an example of the configuration of the imaging apparatus according to the present invention.
  • FIG. 11 is a configuration diagram illustrating a conventional solid-state imaging device.
  • FIG. 1 is an overall configuration diagram of a solid-state imaging device according to the first embodiment of the present invention.
  • a solid-state imaging device 1 includes a pixel unit 2 in which a plurality of unit pixels 10 (shown in FIGS. 2 and 4) are two-dimensionally arranged on a semiconductor substrate 9 and an analog output from the pixel unit 2.
  • a column ADC unit 5 that converts a signal into a digital signal
  • a memory unit 6 that temporarily stores the digital signal converted by the column ADC unit 5, and a horizontal unit that sequentially selects and outputs data stored in the memory unit 6 in the horizontal direction.
  • a scanning unit 7 and an output amplifier unit 8 that buffers a signal read from the memory unit 6 are provided.
  • the solid-state imaging device 1 includes a vertical scanning unit 4 that selects and drives each pixel row as a peripheral circuit, and a timing generator unit (TG unit) 3 that generates a timing signal of each functional block.
  • TG unit timing generator unit
  • the vertical scanning unit 4 is supplied with a digital power supply voltage DVDD1, a digital ground voltage DVSS1, a digital power supply voltage DVDD2, and a digital ground voltage DVSS2 via an external input terminal.
  • the analog power supply voltage AVDD1 and the analog ground voltage AVSS1 are supplied to the pixel portion 2 via an external input terminal.
  • the digital power supply voltage DVDD3, the digital ground voltage DVSS3, the analog power supply voltage AVDD2, and the analog ground voltage AVSS2 are supplied to the other peripheral circuit sections via the external input terminals.
  • the VSUB voltage is supplied to the solid-state imaging device 1 via an external input terminal.
  • the digital power supply DVDD1 voltage and the digital power supply DVDD3 voltage are, for example, 1.2V, and the digital power supply voltage DVDD2, the analog power supply voltage AVDD1, and the analog power supply voltage AVDD2 are, for example, 2.8V.
  • FIG. 2 is a detailed configuration diagram of a unit pixel and a vertical scanning unit of the solid-state imaging device according to the first embodiment.
  • a unit pixel 10 includes a photodiode (light receiving unit) 11, a transfer transistor 13, a charge detection unit 14, an amplification transistor 15, a selection transistor 16, and a reset transistor that resets the potential of the charge detection unit 14. 12, a vertical signal line 17, a terminal to which an analog power supply voltage AVDD1 is supplied, and a terminal to which an analog ground voltage AVSS1 is supplied.
  • the photodiode (light receiving unit) 11 accumulates signal charges obtained by photoelectrically converting incident light.
  • the selection transistor 16 determines the timing for outputting the pixel signal corresponding to the signal charge accumulated in the charge detection unit 14 to the vertical signal line 17 arranged for each pixel column according to the pulse signal applied to the gate electrode. .
  • the transfer transistor 13 transfers the signal charge accumulated in the photodiode 11 in accordance with the pulse signal applied to the gate electrode.
  • the charge detector 14 temporarily stores the signal charge transferred by the transfer transistor 13.
  • the reset transistor 12 resets the signal charge accumulated in the charge detection unit 14 in accordance with a pulse signal applied to the gate electrode.
  • the vertical scanning unit 4 uses a reset control signal for controlling the reset transistor 12 via the reset control line 18, a transfer control signal for controlling the transfer transistor 13 via the transfer control line 19, and a row selection line 20. To generate a scanning signal for controlling the selection transistor 16.
  • the vertical scanning unit 4 drives the pixel unit 2 by supplying the reset control signal, the transfer control signal, and the scanning signal to the pixel unit 2 as pulse signals.
  • the digital power supply voltage DVDD1 and the digital power supply voltage DVDD2 supplied to the vertical scanning unit 4 have a relationship of DVDD1 ⁇ DVDD2, and the digital ground voltage DVSS1 and the digital ground voltage DVSS2 have a relationship of DVSS2 ⁇ DVSS1. is there.
  • the digital power supply voltage DVDD2 and the analog power supply voltage AVDD1 have a relationship of DVDD2 ⁇ AVDD1
  • the digital ground voltage DVSS2 and the analog ground voltage AVSS1 have a relationship of DVSS2 ⁇ AVSS1.
  • FIG. 3 is a drive timing chart of the solid-state imaging device according to the first embodiment. Specifically, it is a timing chart regarding the reset control line 18, the transfer control line 19, and the row selection line 20 shown in FIG.
  • the scanning signal applied to the gate electrode of the selection transistor 16 is set to DVDD2 ( ⁇ AVDD1), and the pixel is selected.
  • the reset control signal applied to the gate electrode of the reset transistor 12 is DVDD2 ( ⁇ AVDD1), and at time T3, DVSS2 ( ⁇ AVSS1). Due to the voltage change of the reset control line 18 from time T2 to time T3, the voltage of the charge detection unit 14 is reset to the same voltage as AVDD1.
  • the transfer control signal applied to the gate electrode of the transfer transistor 13 is DVDD2 ( ⁇ AVDD1), and at time T5, DVSS2 ( ⁇ AVSS1).
  • the signal of the photodiode 11 is read out by the voltage change of the transfer control line 19 from time T4 to time T5.
  • the scanning signal applied to the gate electrode of the selection transistor 16 in the pixel row where reading is completed is set to DVSS1.
  • the signal reading operation is performed by the above series of operations.
  • FIG. 4 is a detailed configuration diagram of a vertical scanning unit and unit pixels of the solid-state imaging device according to the first embodiment. Specifically, it is a block configuration diagram of the vertical scanning unit 4 and the unit pixel 10 shown in FIG. The configuration of the unit pixel 10 is the same as that shown in FIG.
  • the vertical scanning unit 4 shown in the figure includes a row selection unit 210 that selects a pixel row, level shift circuit units 211, 212, and 213 that convert the level of a single-voltage power supply voltage input from the outside. And buffer circuits 214, 215, and 215 that buffer the voltage level-converted by the level shift circuit unit and transmit the buffered voltage to the pixel unit 2 as a pulse signal.
  • the level shift circuit units 211, 212, and 213 include step-down level shift circuits 300a, 300b, and 300c that step down the level of a single-level power supply voltage input from the outside, the step-down level shift circuit, and the well, respectively.
  • Step-up level shift circuits 301a, 301b, and 301c that are separated and boost the level of a single-level power supply voltage input from the outside are provided.
  • the transfer transistors 13 included in the plurality of unit pixels 10 in the same row include a step-down side level shift circuit 300a and a step-up side level shift circuit 301a in a direction from the row selection unit 210 toward the unit pixel 10 in the row selection unit 210.
  • a level shift circuit 303a that shifts the voltage level of the generated transfer control signal and a buffer circuit 302a that buffers the signal generated by the level shift circuit 303a are connected in this order.
  • the level shift circuit 303a and the buffer circuit 302a are a first level shift circuit and a first buffer circuit arranged between the row selection unit 210 and the gate electrode of the transfer transistor 13, respectively.
  • the reset transistors 12 included in the plurality of unit pixels 10 in the same row include a step-down side level shift circuit 300b and a step-up side level shift circuit 301b in a direction from the row selection unit 210 toward the unit pixel 10.
  • a level shift circuit 303b that shifts the voltage level of the reset control signal generated in 210 and a buffer circuit 302b that buffers the signal generated in the level shift circuit 303b are connected in this order.
  • the level shift circuit 303b and the buffer circuit 302b are a second level shift circuit and a second buffer circuit arranged between the row selection unit 210 and the gate electrode of the reset transistor 12, respectively.
  • the selection transistors 16 included in the plurality of unit pixels 10 in the same row include a step-down side level shift circuit 300c and a step-up side level shift circuit 301c in a direction from the row selection unit 210 toward the unit pixel 10.
  • a level shift circuit 303c that shifts the voltage level of the scanning signal generated in 210 and a buffer circuit 302c that buffers the signal generated by the level shift circuit 303c are connected in this order.
  • the level shift circuit 303c and the buffer circuit 302c are a third level shift circuit and a third buffer circuit arranged between the row selection unit 210 and the gate electrode of the selection transistor 16, respectively.
  • step-down level shift circuits 300a, 300b, and 300c are arranged on the row selection unit 210 side, and step-up level shift circuits 301a, 301b, and 301c are arranged on the unit pixel 10 side. ing.
  • the level shift circuit 303a connected to the transfer transistor 13 is disposed closer to the row selection unit 210 than the level shift circuits 303b and 303c connected to the other transistors (reset transistor 12 and selection transistor 16).
  • the buffer circuit 302a connected to the transfer transistor 13 is disposed at a position closer to the row selection unit 210 than the buffer circuits 302b and 302c connected to the other transistors (the reset transistor 12 and the selection transistor 16).
  • the level shift circuit 303c connected to the selection transistor 16 is arranged at a position closer to the unit pixel 10 than the level shift circuits 303a and 303b connected to other transistors (transfer transistor 13 and reset transistor 12).
  • the buffer circuit 302c connected to the transistor 16 is disposed closer to the unit pixel 10 than the buffer circuits 302a and 302b connected to the other transistors (the transfer transistor 13 and the reset transistor 12).
  • the level shift circuit 303a connected to the plurality of unit pixels 10 in the same row constitutes the level shift circuit unit 211 together with the level shift circuit 303a connected to the plurality of unit pixels 10 in different rows.
  • the level shift circuit 303b connected to the plurality of unit pixels 10 in the same row constitutes the level shift circuit unit 212 together with the level shift circuit 303b connected to the plurality of unit pixels 10 in different rows.
  • the level shift circuit 303c connected to the plurality of unit pixels 10 in the same row constitutes the level shift circuit unit 213 together with the level shift circuit 303c connected to the plurality of unit pixels 10 in different rows.
  • the buffer circuits 302a connected to the plurality of unit pixels 10 in the same row constitute the buffer circuit unit 214 together with the buffer circuits 302a connected to the plurality of unit pixels 10 in different rows.
  • the buffer circuit 302b connected to the plurality of unit pixels 10 in the same row constitutes a buffer circuit unit 215 together with the buffer circuit 302b connected to the plurality of unit pixels 10 in different rows.
  • the buffer circuit 302c connected to the plurality of unit pixels 10 in the same row constitutes the buffer circuit unit 216 together with the buffer circuits 302c connected to the plurality of unit pixels 10 in different rows.
  • the digital power supply voltage DVDD1 and the digital ground voltage DVSS1 are supplied to the row selection unit 210.
  • the digital power supply voltage DVDD1, the digital power supply voltage DVDD2, and the digital ground voltage DVSS2 are supplied to the level shift circuit sections 211 and 212.
  • the level shift circuit unit 213 is supplied with a digital power supply voltage DVDD1, a digital ground voltage DVSS1, and a digital power supply voltage DVDD2.
  • the digital power supply voltage DVDD2 and the digital ground voltage DVSS2 are supplied to the buffer circuit units 214 and 215.
  • the buffer circuit unit 216 is supplied with a digital power supply voltage DVDD2 and a digital ground voltage DVSS1.
  • the solid-state imaging device 1 includes level shift circuit units 211, 212, and 213, buffer circuit units 214, 215, and 216, a digital power supply voltage DVDD1 and DVDD2, and a digital ground voltage DVSS1 and DVSS2.
  • the voltage level applied to the gates of the transfer transistor 13, the reset transistor 12 and the selection transistor 16 can be increased, and the operation margin of the pixel unit 2 is expanded. it can.
  • the voltage amplitude of the pulse signal supplied from the level shift circuit unit 211 and the buffer circuit 214 to the gate electrode of the transfer transistor 13 is the pulse amplitude supplied from the level shift circuit unit 212 and the buffer circuit 215 to the gate electrode of the reset transistor 12.
  • the voltage amplitude of the signal and the voltage amplitude of the pulse signal supplied from the level shift circuit unit 213 and the buffer circuit 216 to the gate electrode of the selection transistor 16 are set.
  • the buffer circuit units 214, 215, and 216 are disposed beside the unit pixel 10, and the level shift circuit units 211, 212, and 213 include the row selection unit 210 and the buffer circuit unit. 214, 215 and 216.
  • the level shift circuit units 211, 212, and 213 perform level conversion of each control signal generated by the row selection unit 210 from the digital power supply voltage DVDD1 to DVDD2, a through current flows and the semiconductor substrate 9 is electrically connected. Therefore, it is possible to prevent image degradation due to random noise while expanding the operation margin of the pixel.
  • FIG. 5 a circuit for one row is extracted from the vertical scanning unit 4.
  • FIG. 5 is a detailed circuit diagram of the level shift circuit and the buffer circuit of the solid-state imaging device according to the first embodiment. Specifically, FIG. 5 shows a step-down side level shift circuit 300 including step-down side level shift circuits 300a, 300b, and 300c, and a step-up side level shift circuit 301 including step-up side level shift circuits 301a, 301b, and 301c.
  • a detailed circuit diagram of the level shift circuit 303 including the level shift circuits 303a, 303b, and 303c and the buffer circuit 302 including the buffer circuits 302a, 302b, and 302c is shown.
  • the row selection circuit 304 corresponding to the circuit for one row of the row selection unit 210, the row generation circuit 305 that generates the corresponding row, the signal SIG100 generated by the row generation circuit 305, and the inverted signal. And a row selection output circuit 306 that outputs a signal N_SIG101.
  • the boost side level shift circuit 301 shifts the High voltage level from DVDD1 ( ⁇ DVDD2) to DVDD2.
  • the voltage-shifted signal as described above is supplied to the unit pixel 10 (pixel unit 2) as the signal 23 through the buffer circuit 302.
  • a level shift circuit 303 including a step-down level shift circuit 300 and a step-up level shift circuit 301 and a buffer circuit 302 are arranged in this order.
  • the voltage step of the step-down side level shift circuit 300 from the row selection circuit 304 can be reduced, and the voltage step of the step-up side level shift circuit 301 from the step-down side level shift circuit 300 can also be reduced. Therefore, the MOS size of each level shift circuit can be reduced, the operation margin of the circuit can be increased, current consumption can be suppressed, and the circuit area of the level shift circuit portions 211, 212, and 213 can be reduced.
  • FIG. 6 is a structural cross-sectional view of the solid-state imaging device according to the first embodiment.
  • the pixel portion 2 formed on the semiconductor substrate 9 is formed with a sensor P-well 40 as a whole, and is applied with an analog ground voltage AVSS1.
  • An N well 45 is formed around the P well 40
  • a P well 39 is formed outside the P well 40
  • an N well 44 is formed around the P well 39.
  • a P well 38, an N well 43, a P well 37, an N well 42, and a P well 36 are formed in this order.
  • each circuit shown in FIG. 5 is formed in each P well 36, 37, 38 and 39. Specifically, a step-down level shift circuit 300 is formed in the P well 37, a step-up level shift circuit 301 is formed in the P well 38, and a buffer circuit 302 is formed in the P well 39. Yes.
  • the digital well voltage DVSS2 is applied to the P wells 37, 38, and 39, the VSUB voltage is applied to the N wells 42, 43, 44, and 45, and the digital well is applied to the P well 36 of the row selection unit 210.
  • a ground voltage DVSS1 is applied.
  • the digital ground voltage DVSS2 has a relationship of DVSS2 ⁇ 0 and may be a negative potential.
  • the wells of the step-down side level shift circuit 300 and the step-up side level shift circuit 301 are separated, and the P well region of the pixel unit 2 and the P well region of the level shift circuit 303 are separated by the N well.
  • the step-down side level shift circuit 300 and the step-up side level shift circuit 301 are provided, resulting in the through current generated in both level shift circuits.
  • the noise power transmitted to the pixel portion 2 via the semiconductor substrate 9 is suppressed. Further, reliability deterioration due to a large voltage difference can be suppressed.
  • the P wells 36, 37, 38 and 39 are formed as the circuit formation region shown in FIG. 5, but the well structure for applying a negative voltage to the pixel portion 2 is used. I just need it.
  • a plurality of power supply voltages are supplied from the outside of the semiconductor substrate 9, and the boost side level is supplied into the semiconductor substrate 9.
  • the shift circuit 301 and the step-down side level shift circuit 300 it is possible to reduce the voltage of the peripheral circuit portion and suppress power consumption.
  • a level shift circuit of a general solid-state imaging device also has a buffer function.
  • the circuit size of the level shift circuit 303 can be reduced by providing the buffer circuit 302 and the level shift circuit 303 as separate circuits, and the through current of the level shift circuit 303 is reduced.
  • the IR drop can reduce the operating voltage of the level shift circuit 303 by expanding the operating margin, and the current consumption can be suppressed.
  • the buffer circuit 302 and the level shift circuit 303 use the same power supply and the same ground, it is possible to prevent the current from being concentrated in one place by separating the power supply and the ground trunk line, and random noise and random horizontal line noise. Image degradation can be prevented.
  • the buffer circuit 302 and the level shift circuit 303 are separate circuits, and the buffer circuit 302 is disposed between the unit pixel 10 and the level shift circuit 303, whereby the level shift circuit 303 that generates a through current is provided.
  • a buffer circuit 302 for directly driving the solid-state imaging device 1 can be disposed near the unit pixel 10 (pixel unit 2) while being separated from the pixels. Further, the buffer circuit 302 for directly driving the solid-state imaging device 1 can be disposed near the unit pixel 10 (pixel unit 2) while separating the level shift circuits 303 from the unit pixel 10 (pixel unit 2). .
  • the level shift circuit 303 connected to the transfer transistor 13 is arranged closer to the row selection unit 210 than the level shift circuit 303 connected to other transistors (reset transistor 12 and selection transistor 16), that is, the unit pixel 10 (pixel unit). 2) Generated by the level shift circuit 303 connected to the transfer transistor 13 when a voltage is applied to the transfer transistor 13 (when a pixel is read) while ensuring a dynamic range by setting the position farthest from It is possible to prevent the generated noise from propagating to the pixel via the substrate and to prevent image deterioration by not superimposing the noise on the readout signal from the photodiode 11.
  • the wells of the step-down side level shift circuit 300 and the step-up side level shift circuit 301 are separated, and the P well region of the pixel unit 2 and the P well region of the level shift circuit 303 are separated by an N well.
  • the noise power caused by the through current generated in both level shift circuits is reduced, and the semiconductor substrate 9 Noise propagating to the pixel unit 2 via the path can be suppressed, and reliability deterioration due to a large voltage difference can also be suppressed.
  • the level shift circuit 303 including the step-down side level shift circuit 300 and the step-up side level shift circuit 301 and the buffer circuit 302 are sequentially arranged so that the row selection circuit 304 Since the voltage step of the step-down side level shift circuit 300 can be reduced and the voltage step of the step-up side level shift circuit 300 to the step-up side level shift circuit 301 can be reduced, the MOS size of each level shift circuit can be reduced, and the operation margin of the circuit can be reduced. The power consumption can be suppressed and the circuit area of the level shift circuit portions 211, 212, and 213 can be reduced.
  • FIG. 7 is a detailed configuration diagram of a unit pixel and a vertical scanning unit of the solid-state imaging device according to the second embodiment of the present invention.
  • a unit pixel 50 includes a photodiode (light receiving unit) 51, a transfer transistor 53, a charge detection unit 54, an amplification transistor 55, a reset transistor 52 for resetting the potential of the charge detection unit 54, and a vertical signal.
  • Line 57 a terminal to which analog power supply voltage AVDD1 is supplied, and a terminal to which analog ground voltage AVSS1 is supplied.
  • the vertical scanning unit 60 generates a reset control signal for controlling the reset transistor 52 via the reset control line 58 and a transfer control signal for controlling the transfer transistor 53 via the transfer control line 59.
  • the digital power supply voltage DVDD1 and the digital power supply voltage DVDD2 supplied to the vertical scanning unit 60 have a relationship of DVDD1 ⁇ DVDD2, and the digital ground voltage DVSS1 and the digital ground voltage DVSS2 have a relationship of DVSS2 ⁇ DVSS1. is there.
  • the digital power supply voltage DVDD2 and the analog power supply voltage AVDD1 have a relationship of DVDD2 ⁇ AVDD1
  • the digital ground voltage DVSS2 and the analog ground voltage AVSS1 have a relationship of DVSS2 ⁇ AVSS1.
  • the vertical scanning unit 60 that generates the reset control signal and the transfer control signal for the unit pixel 50 shifts the voltage level of the selection signal generated by the row selection unit 610 that selects the pixel row in the vertical direction and the row selection unit 610.
  • FIG. 8 is a drive timing chart of the solid-state imaging device according to the second embodiment. Specifically, it is a timing chart regarding the reset control line 58 and the transfer control line 59 shown in FIG.
  • the reset control signal applied to the gate electrode of the reset transistor 12 is set to DVDD2 ( ⁇ AVDD1), and at time T2, DVSS2 ( ⁇ AVSS1) is set.
  • the voltage of the charge detection unit 54 is reset to the same voltage as AVDD1 by the voltage change of the reset control line 58 from time T1 to time T2.
  • the transfer control signal applied to the gate electrode of the transfer transistor 53 is DVDD2 ( ⁇ AVDD1), and at time T4, DVSS2 ( ⁇ AVSS1).
  • the signal of the photodiode 51 is read out by the voltage change of the transfer control line 59 from time T3 to time T4. The reading operation is completed by performing the above series of operations.
  • the selection transistor 16 is not disposed in the unit pixel 50 as compared with the solid-state imaging device 1 according to the first embodiment.
  • Buffer circuit units 613 and 614 are arranged beside the unit pixel 50 in which the selection transistor 16 is not arranged.
  • Level shift circuit units 611 and 612 are arranged between the row selection unit 610 and the buffer circuit units 613 and 614.
  • the solid-state imaging device is an imaging device such as a video camera shown in FIG. 9A, a digital still camera shown in FIG. 9B, or a camera module for a mobile device such as a mobile phone. It is suitable for use as an imaging device (image input device).
  • FIG. 10 is a block diagram illustrating an example of the configuration of the imaging apparatus.
  • the imaging apparatus includes an optical system including a lens 61, an imaging device 62, a camera signal processing circuit 63, a system controller 64, and the like.
  • the lens 61 forms image light from the subject on the imaging surface of the imaging device 62.
  • the imaging device 62 outputs an image signal obtained by converting the image light imaged on the imaging surface by the lens 61 into an electrical signal for each pixel.
  • the imaging device 62 the solid-state imaging device according to the first or second embodiment described above is used.
  • the camera signal processing circuit 63 performs various signal processing on the image signal output from the imaging device 62.
  • the system controller 64 controls the imaging device 62 and the camera signal processing circuit 63.
  • the imaging apparatus includes the imaging device 62 in which image degradation due to random noise is prevented while expanding an operation margin of pixels.
  • the solid-state imaging device and imaging device of the present invention have been described based on the embodiments, the solid-state imaging device and imaging device according to the present invention are not limited to the above-described embodiments.
  • the solid-state imaging device according to the present invention or various devices incorporating the imaging device are also included in the present invention.
  • the present invention is useful for a solid-state imaging device, and particularly useful as a digital still camera, a digital video camera, and the like that require high speed and high image quality.

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Abstract

　本発明に係る固体撮像装置（１）は、信号電荷を蓄積するフォトダイオード（１１）と、フォトダイオード（１１）に蓄積された信号電荷を転送する転送トランジスタ（１３）と、転送された信号電荷を一時的に蓄積する電荷検出部（１４）と、電荷検出部（１４）に蓄積された信号電荷をリセットするリセットトランジスタ（１２）とを含む単位画素（１０）が２次元配置された画素部（２）と、画素部（２）を駆動する垂直走査部（４）とを備え、垂直走査部（４）は、行選択部（２１０）と、外部から入力された電源電圧のレベルを変換するレベルシフト回路（３０３）と、レベルシフト回路（３０３）でレベル変換された電圧をバッファするバッファ回路（３０２）とを備え、レベルシフト回路（３０３）は、降圧側レベルシフト回路（３００）と、降圧側レベルシフト回路（３００）とウェル分離された昇圧側レベルシフト回路（３０１）とを備える。

Description

固体撮像装置及び撮像装置
　本発明は、固体撮像装置及び撮像装置に関する。
　図１１を参照しながら、従来技術の固体撮像装置を説明する。
　画素部には、２次元配置された複数の単位画素１０５５が配置されている。各単位画素１０５５は、フォトダイオード１０２３、転送トランジスタ（転送ゲートＴＧ）１０１８、電荷検出部（ＦＤ部）１０１７、増幅トランジスタ１０５６、アナログ電源端子（ＡＶＤＤ１）１０４０、選択（アドレス）トランジスタ１０５７及び垂直信号線１０５９等で構成されている。
　また、画素部を駆動する垂直駆動部１００６は、画素行を垂直方向に順次選択する垂直レジスタ部１０６４と、垂直レジスタ部１０６４による選択信号のレベルを電源電圧によってシフトするレベルシフト回路部１０６１、１０６２及び１０６３等で構成されている。
　レベルシフト回路部１０６１、１０６２及び１０６３は、それぞれ、選択トランジスタ１０５７、リセットトランジスタ１０１６及び転送トランジスタ１０１８のゲート電圧を制御する。具体的には、レベルシフト回路部１０６１、１０６２及び１０６３は、それぞれ、制御パルスΦＡ（選択用）１０６０、ΦＲ（リセット用）１０２２及びΦＴＧ（転送ゲート用）１０２１を単位画素１０５５の各トランジスタに印加する。
　また、転送トランジスタ１０１８及び選択トランジスタ１０５７には、電源電圧ＤＶＤＤ１よりも大きな電圧を印加したいので、レベルシフト回路部１０６１と１０６３とにより、ＤＶＤＤ１よりも大きな電源電圧ＤＶＤＤ２を供給している。
国際公開第０３／０８５９６４号
　しかしながら、図１１に示した従来の固体撮像装置は、画素の動作マージンを拡大するために各制御パルスΦＲ（リセット用）、ΦＴＧ（転送ゲート用）及びΦＡ（選択用）の電位差を拡大した場合、レベルシフト回路部１０６１、１０６２及び１０６３に流れる電流（貫通電流）が増加し、ランダムノイズによる画質劣化が生じるという課題を有する。
　上記課題に鑑み、本発明は、画素の動作マージンを拡大しても、ランダムノイズにより画質が劣化しない固体撮像装置及び撮像装置を提供することを目的とする。
　上記課題を解決するために、本発明の一態様に係る固体撮像装置は、半導体基板上に、入射光を光電変換して得られた信号電荷を蓄積する受光部と、前記受光部に蓄積された信号電荷をゲート電極に印加されたパルス信号に従って転送する転送トランジスタと、転送された前記信号電荷を一時的に蓄積する電荷検出部と、前記電荷検出部に蓄積された信号電荷をゲート電極に印加されたパルス信号に従ってリセットするリセットトランジスタとを含む単位画素が半導体基板上に２次元状に配置された画素部と、前記半導体基板に形成され、前記パルス信号を前記画素部に供給することにより前記画素部を駆動する垂直走査部と、を備え、前記垂直走査部は、画素行を選択する行選択部と、外部から入力された単一電圧レベルの電源電圧のレベルを変換する１以上のレベルシフト回路と、前記レベルシフト回路でレベル変換された電圧をバッファし、当該バッファされた前記電圧を前記パルス信号として前記画素部へ伝達する１以上のバッファ回路とを備え、前記レベルシフト回路のそれぞれは、外部から入力された電源電圧を降圧する降圧側レベルシフト回路と、当該降圧側レベルシフト回路とウェル分離され、外部から入力された電源電圧を昇圧する昇圧側レベルシフト回路とを備えることを特徴とする。
　また、前記垂直走査部は、前記行選択部と、前記転送トランジスタの前記ゲート電極との間に配置された、第１の前記レベルシフト回路及び前記第１のレベルシフト回路でレベル変換された電圧を前記パルス信号として前記転送トランジスタの前記ゲート電極へ供給する前記第１の前記バッファ回路と、前記行選択部と、前記リセットトランジスタの前記ゲート電極との間に配置された、第２の前記レベルシフト回路及び前記第２のレベルシフト回路でレベル変換された電圧を前記パルス信号として前記リセットトランジスタの前記ゲート電極へ供給する第２の前記バッファ回路とを備え、前記第１のレベルシフト回路は、前記第２のレベルシフト回路よりも前記行選択部に近く配置されてもよい。
　また、前記第１のバッファ回路から前記転送トランジスタの前記ゲート電極へ供給される前記パルス信号の電圧振幅は、前記第２のバッファ回路から前記リセットトランジスタの前記ゲート電極へ供給される前記パルス信号の電圧振幅より大きく設定されてもよい。
　また、前記画素部は、さらに、半導体基板上に、前記電荷検出部に蓄積された信号電荷に対応した画素信号を、ゲート電極に印加されたパルス信号に従って画素列ごとに配置された垂直信号線に出力するタイミングを決定する選択トランジスタを備え、前記垂直走査部は、前記行選択部と、前記選択トランジスタの前記ゲート電極との間に配置された第３の前記レベルシフト回路及び第３の前記バッファ回路を備え、前記第１のレベルシフト回路は、前記第２のレベルシフト回路及び前記第３のレベルシフト回路よりも前記行選択部に近い位置に配置されており、前記第３のレベルシフト回路は、前記第１のレベルシフト回路及び前記第２のレベルシフト回路よりも前記画素部に近い位置に配置されてもよい。
　また、前記第１のレベルシフト回路及び前記第１のバッファ回路から前記転送トランジスタの前記ゲート電極へ供給される前記パルス信号の電圧振幅は、前記第２のレベルシフト回路及び前記第２のバッファ回路から前記リセットトランジスタの前記ゲート電極へ供給される前記パルス信号の電圧振幅、及び、前記第３のレベルシフト回路及び前記第３のバッファ回路から前記選択トランジスタの前記ゲート電極へ供給される前記パルス信号の電圧振幅より大きく設定されてもよい。
　また、前記降圧側レベルシフト回路と、前記昇圧側レベルシフト回路と、前記バッファ回路とは、この順で、前記行選択部から前記単位画素の方向に順次配置されてもよい。
　また、本発明は、上記のような特徴的な手段を備える固体撮像装置として実現することができるだけでなく、上記固体撮像装置を備える撮像装置として実現することができる。
　本発明に係る固体撮像装置によれば、画素の動作マージンを拡大しつつ、ランダムノイズよる画像劣化を防止することが可能となる。
図１は、本発明の第１の実施形態に係る固体撮像装置を示す全体構成図である。 図２は、本発明の第１の実施形態に係る固体撮像装置の単位画素及び垂直走査部の詳細構成図である。 図３は、本発明の第１の実施形態に係る固体撮像装置の駆動タイミングチャートである。 図４は、本発明の第１の実施形態に係る固体撮像装置の垂直走査部と単位画素の詳細構成図である。 図５は、本発明の第１の実施形態に係る固体撮像装置のレベルシフト回路及びバッファ回路の詳細回路図である。 図６は、本発明の第１の実施形態に係る固体撮像装置の構造断面図である。 図７は、本発明の第２の実施形態に係る固体撮像装置の単位画素及び垂直走査部の詳細構成図である。 図８は、本発明の第２の実施形態に係る固体撮像装置のタイミングチャートである。 図９Ａは、ビデオカメラの一例を示す外観図である。 図９Ｂは、デジタルスチルカメラの一例を示す外観図である。 図１０は、本発明に係る撮像装置の構成の一例を示すブロック図である。 図１１は、従来の固体撮像装置を示す構成図である。
　以下、各実施形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する各実施形態は、いずれも包括的または具体的な例を示すものである。以下の実施形態で示される数値、形状、構成要素、構成要素の配置位置及び接続形態、などは、一例であり、本発明を限定する主旨ではない。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る固体撮像装置の全体構成図である。同図において、固体撮像装置１は、半導体基板９上に複数の単位画素１０（図２及び図４に図示）が２次元状に配置された画素部２と、画素部２から出力されたアナログ信号をデジタル信号に変換するカラムＡＤＣ部５と、カラムＡＤＣ部５で変換されたデジタル信号を一時記憶するメモリ部６と、メモリ部６に格納されたデータを順次水平方向に選択し出力させる水平走査部７と、メモリ部６から読み出された信号をバッファする出力アンプ部８とを備える。また、固体撮像装置１は、周辺回路として、各画素行を選択して駆動する垂直走査部４と、各機能ブロックのタイミング信号を生成するタイミングジェネレータ部（ＴＧ部）３とを備える。
　また、垂直走査部４には、外部入力端子を介してデジタル電源電圧ＤＶＤＤ１、デジタルグランド電圧ＤＶＳＳ１、デジタル電源電圧ＤＶＤＤ２、及びデジタルグランド電圧ＤＶＳＳ２が供給される。また、画素部２には、外部入力端子を介してアナログ電源電圧ＡＶＤＤ１と、アナロググランド電圧ＡＶＳＳ１とが供給される。また、その他の周辺回路部には、外部入力端子を介してデジタル電源電圧ＤＶＤＤ３、デジタルグランド電圧ＤＶＳＳ３、アナログ電源電圧ＡＶＤＤ２、及びアナロググランド電圧ＡＶＳＳ２が供給される。また、固体撮像装置１には、外部入力端子を介してＶＳＵＢ電圧が供給される。
　なお、デジタル電源ＤＶＤＤ１電圧及びデジタル電源ＤＶＤＤ３電圧は、例えば１．２Ｖであり、デジタル電源電圧ＤＶＤＤ２、アナログ電源電圧ＡＶＤＤ１及びアナログ電源電圧ＡＶＤＤ２は、例えば２．８Ｖである。これにより、デジタルカメラやモバイルフォンでは、バッテリーを長時間維持するための低電圧化が実現される。
　図２は、第１の実施形態に係る固体撮像装置の単位画素及び垂直走査部の詳細構成図である。同図において、単位画素１０は、フォトダイオード（受光部）１１と、転送トランジスタ１３と、電荷検出部１４と、増幅トランジスタ１５と、選択トランジスタ１６と、電荷検出部１４の電位をリセットするリセットトランジスタ１２と、垂直信号線１７と、アナログ電源電圧ＡＶＤＤ１が供給される端子と、アナロググランド電圧ＡＶＳＳ１が供給される端子とを備える。
　フォトダイオード（受光部）１１は、入射光を光電変換して得られた信号電荷を蓄積する。
　選択トランジスタ１６は、電荷検出部１４に蓄積された信号電荷に対応した画素信号を、ゲート電極に印加されたパルス信号に従って、画素列ごとに配置された垂直信号線１７に出力するタイミングを決定する。
　転送トランジスタ１３は、フォトダイオード１１に蓄積された信号電荷を、ゲート電極に印加されたパルス信号に従って転送する。
　電荷検出部１４は、転送トランジスタ１３により転送された上記信号電荷を一時的に蓄積する。
　リセットトランジスタ１２は、電荷検出部１４に蓄積された上記信号電荷を、ゲート電極に印加されたパルス信号に従ってリセットする。
　また、垂直走査部４は、リセット制御線１８を介してリセットトランジスタ１２を制御するリセット制御信号と、転送制御線１９を介して転送トランジスタ１３を制御する転送制御信号と、行選択線２０を介して選択トランジスタ１６を制御する走査信号とを生成する。垂直走査部４は、上記リセット制御信号、上記転送制御信号及び上記走査信号を、パルス信号として画素部２に供給することにより画素部２を駆動する。
　また、垂直走査部４に供給されるデジタル電源電圧ＤＶＤＤ１と、デジタル電源電圧ＤＶＤＤ２とは、ＤＶＤＤ１＜ＤＶＤＤ２という関係にあり、デジタルグランド電圧ＤＶＳＳ１と、デジタルグランド電圧ＤＶＳＳ２とは、ＤＶＳＳ２≦ＤＶＳＳ１という関係にある。
　また、デジタル電源電圧ＤＶＤＤ２と、アナログ電源電圧ＡＶＤＤ１とは、ＤＶＤＤ２≧ＡＶＤＤ１という関係にあり、デジタルグランド電圧ＤＶＳＳ２と、アナロググランド電圧ＡＶＳＳ１とは、ＤＶＳＳ２≦ＡＶＳＳ１という関係にある。
　図３は、第１の実施形態に係る固体撮像装置の駆動タイミングチャートである。具体的には、図２に示されたリセット制御線１８、転送制御線１９、及び行選択線２０に関するタイミングチャートである。
　画素の読み出し動作は、まず、時刻Ｔ１において、選択トランジスタ１６のゲート電極に印加される走査信号をＤＶＤＤ２（≧ＡＶＤＤ１）にし、画素を選択する。
　次に、時刻Ｔ２において、リセットトランジスタ１２のゲート電極に印加されるリセット制御信号を、ＤＶＤＤ２（≧ＡＶＤＤ１）にし、時刻Ｔ３において、ＤＶＳＳ２（≦ＡＶＳＳ１）とする。時刻Ｔ２～時刻Ｔ３におけるリセット制御線１８の電圧変化により、電荷検出部１４の電圧をＡＶＤＤ１と同一の電圧にリセットする。
　次に、時刻Ｔ４において、転送トランジスタ１３のゲート電極に印加される転送制御信号を、ＤＶＤＤ２（≧ＡＶＤＤ１）にし、時刻Ｔ５において、ＤＶＳＳ２（≦ＡＶＳＳ１）とする。時刻Ｔ４～時刻Ｔ５における転送制御線１９の電圧変化により、フォトダイオード１１の信号を読み出す。
　次に、時刻Ｔ６において、読出しが完了した画素行の選択トランジスタ１６のゲート電極に印加される走査信号をＤＶＳＳ１にする。以上の一連の動作で信号の読出し動作を行う。
　図４は、第１の実施形態に係る固体撮像装置の垂直走査部と単位画素の詳細構成図である。具体的には、図３で示された垂直走査部４と単位画素１０とのブロック構成図である。なお、単位画素１０の構成は図２で示された構成と同一である。同図に示された垂直走査部４は、画素行を選択する行選択部２１０と、外部から入力された単一電圧レベルの電源電圧のレベルを変換するレベルシフト回路部２１１、２１２及び２１３と、当該レベルシフト回路部でレベル変換された電圧をバッファし、当該バッファされた電圧をパルス信号として画素部２へ伝達するバッファ回路部２１４、２１５及び２１５とを備える。上記レベルシフト回路部２１１、２１２及び２１３は、それぞれ、外部から入力された単一レベルの電源電圧のレベルを降圧する降圧側レベルシフト回路３００ａ、３００ｂ及び３００ｃと、当該降圧側レベルシフト回路とウェル分離され、外部から入力された単一レベルの電源電圧のレベルを昇圧する昇圧側レベルシフト回路３０１ａ、３０１ｂ及び３０１ｃとを備える。
　同じ行にある複数の単位画素１０に備わる転送トランジスタ１３には、行選択部２１０から単位画素１０に向かう方向に、降圧側レベルシフト回路３００ａ及び昇圧側レベルシフト回路３０１ａからなり行選択部２１０で生成した転送制御信号の電圧レベルをシフトするレベルシフト回路３０３ａと、レベルシフト回路３０３ａで生成された信号をバッファするバッファ回路３０２ａとが、この順で接続されている。レベルシフト回路３０３ａ及びバッファ回路３０２ａは、それぞれ、行選択部２１０と、転送トランジスタ１３のゲート電極との間に配置された第１のレベルシフト回路及び第１のバッファ回路である。
　また、同じ行にある複数の単位画素１０に備わるリセットトランジスタ１２には、行選択部２１０から単位画素１０に向かう方向に、降圧側レベルシフト回路３００ｂ及び昇圧側レベルシフト回路３０１ｂからなり行選択部２１０で生成したリセット制御信号の電圧レベルをシフトするレベルシフト回路３０３ｂと、レベルシフト回路３０３ｂで生成された信号をバッファするバッファ回路３０２ｂとが、この順で接続されている。レベルシフト回路３０３ｂ及びバッファ回路３０２ｂは、それぞれ、行選択部２１０と、リセットトランジスタ１２のゲート電極との間に配置された第２のレベルシフト回路及び第２のバッファ回路である。
　また、同じ行にある複数の単位画素１０に備わる選択トランジスタ１６には、行選択部２１０から単位画素１０に向かう方向に、降圧側レベルシフト回路３００ｃ及び昇圧側レベルシフト回路３０１ｃからなり行選択部２１０で生成した走査信号の電圧レベルをシフトするレベルシフト回路３０３ｃと、レベルシフト回路３０３ｃで生成された信号をバッファするバッファ回路３０２ｃとが、この順で接続されている。レベルシフト回路３０３ｃ及びバッファ回路３０２ｃは、それぞれ、行選択部２１０と、選択トランジスタ１６のゲート電極との間に配置された第３のレベルシフト回路及び第３のバッファ回路である。
　レベルシフト回路３０３ａ、３０３ｂ及び３０３ｃは、それぞれ、行選択部２１０側に降圧側レベルシフト回路３００ａ、３００ｂ及び３００ｃが配置され、単位画素１０側に昇圧側レベルシフト回路３０１ａ、３０１ｂ、３０１ｃが配置されている。
　また、転送トランジスタ１３に接続されるレベルシフト回路３０３ａは、他トランジスタ（リセットトランジスタ１２及び選択トランジスタ１６）に接続されるレベルシフト回路３０３ｂ及び３０３ｃよりも、行選択部２１０に近い位置に配置され、転送トランジスタ１３に接続されるバッファ回路３０２ａは、他トランジスタ（リセットトランジスタ１２及び選択トランジスタ１６）に接続されるバッファ回路３０２ｂ及び３０２ｃよりも、行選択部２１０に近い位置に配置される。このように、レベルシフト回路３０３ａおよびバッファ回路３０２ａを、単位画素１０（画素部２）から最も遠い位置とすることにより、ダイナミックレンジを確保しつつ転送トランジスタ１３に電圧を印加している時（画素読出し時）にレベルシフト回路３０３ａで発生したノイズが基板経由で画素に伝播することを防止できる。よって、フォトダイオードからの読出し信号にノイズを重畳させないことで画像劣化を防ぐことが出来る。
　さらに、選択トランジスタ１６に接続されるレベルシフト回路３０３ｃは、他トランジスタ（転送トランジスタ１３及びリセットトランジスタ１２）に接続されるレベルシフト回路３０３ａ及び３０３ｂよりも、単位画素１０に近い位置に配置され、選択トランジスタ１６に接続されるバッファ回路３０２ｃは、他トランジスタ（転送トランジスタ１３及びリセットトランジスタ１２）に接続されるバッファ回路３０２ａ及び３０２ｂよりも、単位画素１０に近い位置に配置される。
　また、同じ行にある複数の単位画素１０に接続されるレベルシフト回路３０３ａは、異なる行にある複数の単位画素１０に接続されるレベルシフト回路３０３ａとともに、レベルシフト回路部２１１を構成する。また、同じ行にある複数の単位画素１０に接続されるレベルシフト回路３０３ｂは、異なる行にある複数の単位画素１０に接続されるレベルシフト回路３０３ｂとともに、レベルシフト回路部２１２を構成する。また、同じ行にある複数の単位画素１０に接続されるレベルシフト回路３０３ｃは、異なる行にある複数の単位画素１０に接続されるレベルシフト回路３０３ｃとともに、レベルシフト回路部２１３を構成する。
　同様に、同じ行にある複数の単位画素１０に接続されるバッファ回路３０２ａは、異なる行にある複数の単位画素１０に接続されるバッファ回路３０２ａとともに、バッファ回路部２１４を構成する。また、同じ行にある複数の単位画素１０に接続されるバッファ回路３０２ｂは、異なる行にある複数の単位画素１０に接続されるバッファ回路３０２ｂとともに、バッファ回路部２１５を構成する。また、同じ行にある複数の単位画素１０に接続されるバッファ回路３０２ｃは、異なる行にある複数の単位画素１０に接続されるバッファ回路３０２ｃとともに、バッファ回路部２１６を構成する。
　また、行選択部２１０には、デジタル電源電圧ＤＶＤＤ１と、デジタルグランド電圧ＤＶＳＳ１とが供給される。
　レベルシフト回路部２１１及び２１２には、デジタル電源電圧ＤＶＤＤ１と、デジタル電源電圧ＤＶＤＤ２と、デジタルグランド電圧ＤＶＳＳ２とが供給される。
　レベルシフト回路部２１３には、デジタル電源電圧ＤＶＤＤ１と、デジタルグランド電圧ＤＶＳＳ１と、デジタル電源電圧ＤＶＤＤ２とが供給される。
　バッファ回路部２１４及び２１５には、デジタル電源電圧ＤＶＤＤ２と、デジタルグランド電圧ＤＶＳＳ２とが供給される。
　バッファ回路部２１６には、デジタル電源電圧ＤＶＤＤ２と、デジタルグランド電圧ＤＶＳＳ１とが供給される。
　すなわち、本実施形態に係る固体撮像装置１は、レベルシフト回路部２１１、２１２及び２１３と、バッファ回路部２１４、２１５及び２１６とを備え、デジタル電源電圧ＤＶＤＤ１及びＤＶＤＤ２と、デジタルグランド電圧ＤＶＳＳ１及びＤＶＳＳ２とを供給することで、転送トランジスタ１３、リセットトランジスタ１２及び選択トランジスタ１６のゲートに印加される電圧レベル（電圧のＨｉｇｈとＬｏｗの差）を大きくすることができ、画素部２の動作マージンを拡大できる。
　例えば、レベルシフト回路部２１１及びバッファ回路２１４から転送トランジスタ１３のゲート電極へ供給されるパルス信号の電圧振幅は、レベルシフト回路部２１２及びバッファ回路２１５からリセットトランジスタ１２のゲート電極へ供給されるパルス信号の電圧振幅、および、レベルシフト回路部２１３及びバッファ回路２１６から選択トランジスタ１６のゲート電極へ供給されるパルス信号の電圧振幅より大きく設定される。
　また、本実施形態に係る固体撮像装置１では、単位画素１０の横に、バッファ回路部２１４、２１５及び２１６が配置され、レベルシフト回路部２１１、２１２及び２１３が行選択部２１０とバッファ回路部２１４、２１５及び２１６との間に配置される。上記配置により、レベルシフト回路部２１１、２１２及び２１３が行選択部２１０で生成した各制御信号を、デジタル電源電圧ＤＶＤＤ１からＤＶＤＤ２へとレベル変換する際に、貫通電流が流れて半導体基板９が電気的に揺らぐことを防止できるので、画素の動作マージンを拡大しつつ、ランダムノイズによる画像劣化を防止することが可能となる。
　次に、垂直走査部４から一行分の回路を抜き出した図５を用いて詳細に説明する。
　図５は、第１の実施形態に係る固体撮像装置のレベルシフト回路及びバッファ回路の詳細回路図である。具体的には、図５には、降圧側レベルシフト回路３００ａ、３００ｂ及び３００ｃを含む降圧側レベルシフト回路３００、ならびに、昇圧側レベルシフト回路３０１ａ、３０１ｂ及び３０１ｃを含む昇圧側レベルシフト回路３０１で構成された、レベルシフト回路３０３ａ、３０３ｂ及び３０３ｃを含むレベルシフト回路３０３と、バッファ回路３０２ａ、３０２ｂ及び３０２ｃを含むバッファ回路３０２との詳細な回路図が図示されている。
　図５より、行選択部２１０の１行分の回路に相当する行選択回路３０４は、該当する行を発生させる行発生回路３０５と、行発生回路３０５で発生した信号ＳＩＧ１００及びこれを反転させた信号Ｎ＿ＳＩＧ１０１を出力する行選択出力回路３０６とで構成される。
　行選択出力回路３０６から出力された信号ＳＩＧ１００とＮ＿ＳＩＧ１０１とは、降圧側レベルシフト回路３００に入力され、降圧側レベルシフト回路３００はＬｏｗ電圧レベルをＤＶＳＳ１（＝０Ｖ）からＤＶＳＳ２（＜０Ｖ）へとシフトする。次に、昇圧側レベルシフト回路３０１は、Ｈｉｇｈ電圧レベルをＤＶＤＤ１（＜ＤＶＤＤ２）からＤＶＤＤ２へシフトする。上記のように電圧シフトされた信号は、バッファ回路３０２を経て信号２３として単位画素１０（画素部２）へ供給される。
　行選択回路３０４から単位画素１０の方向に、降圧側レベルシフト回路３００及び昇圧側レベルシフト回路３０１からなるレベルシフト回路３０３と、バッファ回路３０２とがこの順で配置される。これにより、行選択回路３０４から降圧側レベルシフト回路３００の電圧ステップを小さくでき、降圧側レベルシフト回路３００から昇圧側レベルシフト回路３０１の電圧ステップも小さく出来る。よって、各レベルシフト回路のＭＯＳサイズを小さくでき、回路の動作マージンを拡大でき、消費電流を抑制でき、レベルシフト回路部２１１、２１２及び２１３の回路面積を小さくすることができる。
　図６は、第１の実施形態に係る固体撮像装置の構造断面図である。同図より、半導体基板９上に形成された画素部２には、全体的にセンサ用のＰウェル４０が形成されており、アナロググランド電圧ＡＶＳＳ１が印加されている。このＰウェル４０の周囲には、Ｎウェル４５が形成され、その外側にはＰウェル３９が形成され、Ｐウェル３９の周囲にはＮウェル４４が形成されている。以下、順に、Ｐウェル３８、Ｎウェル４３、Ｐウェル３７、Ｎウェル４２、Ｐウェル３６が形成されている。
　また、各Ｐウェル３６、３７、３８及び３９には、図５に示された各回路が形成されている。具体的には、Ｐウェル３７には、降圧側レベルシフト回路３００が形成され、Ｐウェル３８には、昇圧側レベルシフト回路３０１が形成され、Ｐウェル３９には、バッファ回路３０２が形成されている。
　なお、Ｐウェル３７、３８及び３９には、デジタルグランド電圧ＤＶＳＳ２が印加され、Ｎウェル４２、４３、４４及び４５には、ＶＳＵＢ電圧が印加され、行選択部２１０のＰウェル３６には、デジタルグランド電圧ＤＶＳＳ１が印加されている。デジタルグランド電圧ＤＶＳＳ２は、ＤＶＳＳ２≦０の関係となっており負電位になる場合もある。
　上記構造によれば、降圧側レベルシフト回路３００及び昇圧側レベルシフト回路３０１のウェルを分離し、画素部２のＰウェル領域とレベルシフト回路３０３のＰウェル領域とをＮウェルにより分離する。これにより、固体撮像装置で求められる駆動電圧差が大きな場合においても、降圧側レベルシフト回路３００と昇圧側レベルシフト回路３０１とが設けられることで、双方のレベルシフト回路で発生した貫通電流に起因するノイズパワーが減り、半導体基板９経由で画素部２に伝播するノイズが抑制される。また、電圧差が大きいことによる信頼性劣化も抑制出来る。
　なお、本実施形態においては、図５に示された回路の形成領域として、Ｐウェル３６、３７、３８及び３９が形成されているが、画素部２に負電圧を印加するためのウェル構造であればよい。
　以上、図面を用いて説明した本発明の第１の実施形態に係る固体撮像装置１によれば、複数の電源電圧を半導体基板９の外部から供給する、及び、半導体基板９内に昇圧側レベルシフト回路３０１や降圧側レベルシフト回路３００を設けることにより、周辺回路部の電圧を低電圧化して消費電力を抑制することが可能となる。一方で、画素部２には高い電圧を印加し、電荷検出部１４のレベルを高い電圧でリセットをし、ダイナミックレンジを確保しつつ、ランダムノイズを低減することが可能となる。
　以下、さらに、第１の実施形態に係る固体撮像装置１の効果の詳細を説明する。
　まず、一般的な固体撮像装置のレベルシフト回路は、バッファ機能も有している。これに対し、本実施形態に係る固体撮像装置１は、バッファ回路３０２とレベルシフト回路３０３とを別回路とすることにより、レベルシフト回路３０３の回路サイズを小さくでき、レベルシフト回路３０３の貫通電流を抑制でき、ＩＲドロップ低減により動作マージン拡大によるレベルシフト回路３０３の動作電圧を拡大でき、消費電流を抑制することが出来る。
　さらに、バッファ回路３０２とレベルシフト回路３０３とは、同一電源及び同一グランドを用いているが、電源およびグランドの幹線を分けることで一箇所に電流が集中することを防ぎ、ランダムノイズ、ランダム横線ノイズの画像劣化を防ぐことができる。
　さらに、バッファ回路３０２とレベルシフト回路３０３とを別回路とし、さらに、単位画素１０とレベルシフト回路３０３との間にバッファ回路３０２が配置されることにより、貫通電流が発生するレベルシフト回路３０３を画素から離しつつ、固体撮像装置１を直接駆動するためのバッファ回路３０２を単位画素１０（画素部２）の近くに配置することができる。また、各レベルシフト回路３０３をまとめて単位画素１０（画素部２）から離しつつ、固体撮像装置１を直接駆動するためのバッファ回路３０２を、単位画素１０（画素部２）の近くに配置できる。
　さらに、転送トランジスタ１３に接続するレベルシフト回路３０３を他トランジスタ（リセットトランジスタ１２、選択トランジスタ１６）に接続するレベルシフト回路３０３よりも行選択部２１０に近く配置する、すなわち、単位画素１０（画素部２）から最も遠い位置とすることにより、ダイナミックレンジを確保しつつ、転送トランジスタ１３に電圧を印加している時（画素を読出している時）に転送トランジスタ１３に接続するレベルシフト回路３０３で発生したノイズが基板経由で画素に伝播することを防ぎ、フォトダイオード１１からの読出し信号にノイズを重畳させないことで画像劣化を防ぐことが出来る。
　さらに、降圧側レベルシフト回路３００と昇圧側レベルシフト回路３０１のウェルを分離し、画素部２のＰウェル領域とレベルシフト回路３０３のＰウェル領域がＮウェルにより分離することにより、固体撮像装置で求められる駆動電圧差が大きな場合においても、降圧側レベルシフト回路３００と昇圧側レベルシフト回路３０１を用いることで、双方のレベルシフト回路で発生した貫通電流に起因するノイズパワーが減り、半導体基板９経由で画素部２に伝播するノイズが抑制される、また、電圧差が大きいことによる信頼性劣化も抑制出来る。
　さらに、行選択部２１０から単位画素１０の方向で、降圧側レベルシフト回路３００と昇圧側レベルシフト回路３０１からなるレベルシフト回路３０３と、バッファ回路３０２を順次配置することにより、行選択回路３０４から降圧側レベルシフト回路３００の電圧ステップが小さくでき、降圧側レベルシフト回路３００から昇圧側レベルシフト回路３０１の電圧ステップも小さく出来るため、各レベルシフト回路のＭＯＳサイズを小さくでき、回路の動作マージンを拡大でき、消費電流を抑制でき、レベルシフト回路部２１１、２１２、２１３の回路面積を小さくすることができる。
　（第２の実施形態）
　以下、図面を参照しながら、本発明の第２の実施形態に係る固体撮像装置の構成及び動作について、第１の実施形態との相違点を中心に説明する。
　図７は、本発明の第２の実施形態に係る固体撮像装置の単位画素及び垂直走査部の詳細構成図である。同図において、単位画素５０は、フォトダイオード（受光部）５１と、転送トランジスタ５３と、電荷検出部５４と、増幅トランジスタ５５と、電荷検出部５４の電位をリセットするリセットトランジスタ５２と、垂直信号線５７と、アナログ電源電圧ＡＶＤＤ１が供給される端子と、アナロググランド電圧ＡＶＳＳ１が供給される端子とを備える。
　垂直走査部６０は、リセット制御線５８を介してリセットトランジスタ５２を制御するリセット制御信号と、転送制御線５９を介して転送トランジスタ５３を制御する転送制御信号とを生成する。
　また、垂直走査部６０に供給されるデジタル電源電圧ＤＶＤＤ１と、デジタル電源電圧ＤＶＤＤ２とは、ＤＶＤＤ１＜ＤＶＤＤ２という関係にあり、デジタルグランド電圧ＤＶＳＳ１と、デジタルグランド電圧ＤＶＳＳ２とは、ＤＶＳＳ２≦ＤＶＳＳ１という関係にある。
　また、デジタル電源電圧ＤＶＤＤ２と、アナログ電源電圧ＡＶＤＤ１とは、ＤＶＤＤ２≧ＡＶＤＤ１という関係にあり、デジタルグランド電圧ＤＶＳＳ２と、アナロググランド電圧ＡＶＳＳ１とは、ＤＶＳＳ２≦ＡＶＳＳ１という関係にある。
　また、単位画素５０のリセット制御信号及び転送制御信号を生成する垂直走査部６０は、画素行を垂直方向に選択する行選択部６１０と、行選択部６１０で生成した選択信号の電圧レベルをシフトするレベルシフト回路部６１１及び６１２と、レベルシフト回路部で生成された信号をバッファするバッファ回路部６１３及び６１４とで構成されている。
　図８は、第２の実施形態に係る固体撮像装置の駆動タイミングチャートである。具体的には、図７に示されたリセット制御線５８と及び転送制御線５９に関するタイミングチャートである。
　画素の読み出し動作は、まず、時刻Ｔ１おいて、リセットトランジスタ１２のゲート電極に印加されるリセット制御信号をＤＶＤＤ２（≧ＡＶＤＤ１）にし、時刻Ｔ２において、ＤＶＳＳ２（≦ＡＶＳＳ１）とする。時刻Ｔ１～時刻Ｔ２におけるリセット制御線５８の電圧変化により、電荷検出部５４の電圧をＡＶＤＤ１と同一の電圧にリセットする。
　次に、時刻Ｔ３において、転送トランジスタ５３のゲート電極に印加される転送制御信号を、ＤＶＤＤ２（≧ＡＶＤＤ１）にし、時刻Ｔ４において、ＤＶＳＳ２（≦ＡＶＳＳ１）とする。時刻Ｔ３～時刻Ｔ４における転送制御線５９の電圧変化により、フォトダイオード５１の信号を読み出す。以上の一連の動作を行うことで読出し動作は完了する。
　以上、図面を用いて説明したように、本実施形態に係る固体撮像装置は、第１の実施形態に係る固体撮像装置１と比較して、単位画素５０に選択トランジスタ１６が配置されていない。この選択トランジスタ１６が配置されていない単位画素５０の横に、バッファ回路部６１３及び６１４が配置される。また、レベルシフト回路部６１１及び６１２が、行選択部６１０と、バッファ回路部６１３及び６１４との間に配置される。上記配置により、第１の実施形態と同じ効果が奏される。
　（第３の実施形態）
　上記した第１及び第２の実施形態に係る固体撮像装置は、図９Ａに示すビデオカメラや図９Ｂに示すデジタルスチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイス（画像入力装置）として用いて好適なものである。
　図１０は、撮像装置の構成の一例を示すブロック図である。図１０に示されるように、本実施形態に係る撮像装置は、レンズ６１を含む光学系、撮像デバイス６２、カメラ信号処理回路６３およびシステムコントローラ６４等によって構成されている。レンズ６１は、被写体からの像光を撮像デバイス６２の撮像面に結像する。撮像デバイス６２は、レンズ６１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス６２として、上述の第１または第２の実施形態に係る固体撮像装置が用いられる。
　カメラ信号処理回路６３は、撮像デバイス６２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ６４は、撮像デバイス６２やカメラ信号処理回路６３に対する制御を行う。
　このように、本実施形態に係る撮像装置は、画素の動作マージンを拡大しつつランダムノイズよる画像劣化が防止された撮像デバイス６２を備える。
　以上、本発明の固体撮像装置及び撮像装置について、実施形態に基づいて説明してきたが、本発明に係る固体撮像装置及び撮像装置は、上記実施形態に限定されるものではない。上記実施形態における任意の構成要素を組み合わせて実現される別の実施形態や、上記実施形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置または撮像装置を内蔵した各種機器も本発明に含まれる。
　本発明は、固体撮像装置に有用であり、特に、高速及び高画質が求められるデジタルスチルカメラ及びデジタルビデオカメラ等として有用である。
　１　　固体撮像装置
　２　　画素部
　３　　タイミングジェネレータ部（ＴＧ部）
　４、６０　　垂直走査部
　５　　カラムＡＤＣ部
　６　　メモリ部
　７　　水平走査部
　８　　出力アンプ部
　９　　半導体基板
　１０、５０　　単位画素
　１１、５１　　フォトダイオード（受光部）
　１２、５２　　リセットトランジスタ
　１３、５３　　転送トランジスタ
　１４、５４　　電荷検出部
　１５、５５　　増幅トランジスタ
　１６　　選択トランジスタ
　１７、５７　　垂直信号線
　１８、５８　　リセット制御線
　１９、５９　　転送制御線
　２０　　行選択線
　３６、３７、３８、３９、４０　　Ｐウェル
　４２、４３、４４、４５　　Ｎウェル
　６１　　レンズ
　６２　　撮像デバイス
　６３　　カメラ信号処理回路
　６４　　システムコントローラ
　１００　　ＳＩＧ
　１０１　　Ｎ＿ＳＩＧ
　２１０、６１０　　行選択部
　２１１、２１２、２１３、６１１、６１２　　レベルシフト回路部
　２１４、２１５、２１６、６１３、６１４　　バッファ回路部
　３００、３００ａ、３００ｂ、３００ｃ　　降圧側レベルシフト回路
　３０１、３０１ａ、３０１ｂ、３０１ｃ　　昇圧側レベルシフト回路
　３０２、３０２ａ、３０２ｂ、３０２ｃ　　バッファ回路
　３０３、３０３ａ、３０３ｂ、３０３ｃ　　レベルシフト回路
　３０４　　行選択回路
　３０５　　行発生回路
　３０６　　行選択出力回路

Claims (7)

  1. 　半導体基板上に、入射光を光電変換して得られた信号電荷を蓄積する受光部と、前記受光部に蓄積された信号電荷をゲート電極に印加されたパルス信号に従って転送する転送トランジスタと、転送された前記信号電荷を一時的に蓄積する電荷検出部と、前記電荷検出部に蓄積された信号電荷をゲート電極に印加されたパルス信号に従ってリセットするリセットトランジスタとを含む単位画素が半導体基板上に２次元状に配置された画素部と、
    　前記半導体基板に形成され、前記パルス信号を前記画素部に供給することにより前記画素部を駆動する垂直走査部と、を備え、
    　前記垂直走査部は、
    　画素行を選択する行選択部と、
    　外部から入力された単一電圧レベルの電源電圧のレベルを変換する１以上のレベルシフト回路と、
    　前記レベルシフト回路でレベル変換された電圧をバッファし、当該バッファされた前記電圧を前記パルス信号として前記画素部へ伝達する１以上のバッファ回路とを備え、
    　前記レベルシフト回路のそれぞれは、
    　外部から入力された電源電圧を降圧する降圧側レベルシフト回路と、
    　当該降圧側レベルシフト回路とウェル分離され、外部から入力された電源電圧を昇圧する昇圧側レベルシフト回路とを備える
    　ことを特徴とする固体撮像装置。
  2. 　前記垂直走査部は、
    　前記行選択部と、前記転送トランジスタの前記ゲート電極との間に配置された、第１の前記レベルシフト回路及び前記第１のレベルシフト回路でレベル変換された電圧を前記パルス信号として前記転送トランジスタの前記ゲート電極へ供給する前記第１の前記バッファ回路と、
    　前記行選択部と、前記リセットトランジスタの前記ゲート電極との間に配置された、第２の前記レベルシフト回路及び前記第２のレベルシフト回路でレベル変換された電圧を前記パルス信号として前記リセットトランジスタの前記ゲート電極へ供給する第２の前記バッファ回路とを備え、
    　前記第１のレベルシフト回路は、前記第２のレベルシフト回路よりも前記行選択部に近く配置されている
    　ことを特徴とする請求項１に記載の固体撮像装置。
  3. 　前記第１のバッファ回路から前記転送トランジスタの前記ゲート電極へ供給される前記パルス信号の電圧振幅は、前記第２のバッファ回路から前記リセットトランジスタの前記ゲート電極へ供給される前記パルス信号の電圧振幅より大きく設定される
    　ことを特徴とする請求項２に記載の固体撮像装置。
  4. 　前記画素部は、さらに、半導体基板上に、前記電荷検出部に蓄積された信号電荷に対応した画素信号を、ゲート電極に印加されたパルス信号に従って画素列ごとに配置された垂直信号線に出力するタイミングを決定する選択トランジスタを備え、
    　前記垂直走査部は、
    　前記行選択部と、前記選択トランジスタの前記ゲート電極との間に配置された第３の前記レベルシフト回路及び第３の前記バッファ回路を備え、
    　前記第１のレベルシフト回路は、前記第２のレベルシフト回路及び前記第３のレベルシフト回路よりも前記行選択部に近い位置に配置されており、
    　前記第３のレベルシフト回路は、前記第１のレベルシフト回路及び前記第２のレベルシフト回路よりも前記画素部に近い位置に配置されている
    　ことを特徴とする請求項２に記載の固体撮像装置。
  5. 　前記第１のレベルシフト回路及び前記第１のバッファ回路から前記転送トランジスタの前記ゲート電極へ供給される前記パルス信号の電圧振幅は、前記第２のレベルシフト回路及び前記第２のバッファ回路から前記リセットトランジスタの前記ゲート電極へ供給される前記パルス信号の電圧振幅、及び、前記第３のレベルシフト回路及び前記第３のバッファ回路から前記選択トランジスタの前記ゲート電極へ供給される前記パルス信号の電圧振幅より大きく設定される
    　ことを特徴とする請求項４に記載の固体撮像装置。
  6. 　前記降圧側レベルシフト回路と、前記昇圧側レベルシフト回路と、前記バッファ回路とは、この順で、前記行選択部から前記単位画素の方向に順次配置されている
    　ことを特徴とする請求項１～５のいずれか１項に記載の固体撮像装置。
  7. 　請求項１～６のいずれか１項に記載の固体撮像装置を備える
    　撮像装置。
     
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6192469B2 (ja) * 2013-10-01 2017-09-06 オリンパス株式会社 撮像装置
CN113099140A (zh) * 2015-09-30 2021-07-09 株式会社尼康 摄像元件及电子相机

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005005688A (ja) * 2003-05-20 2005-01-06 Sony Corp 固体撮像素子、固体撮像素子の製造方法、電気機器モジュール、並びに固体撮像素子を有する電気機器
JP2005020553A (ja) * 2003-06-27 2005-01-20 Seiko Epson Corp 半導体装置、これを用いた撮像装置および表示装置
JP2005092209A (ja) * 2003-09-16 2005-04-07 Samsung Electronics Co Ltd ディスプレイ装置を駆動するための駆動回路と駆動方法
JP2008124229A (ja) * 2006-11-13 2008-05-29 Matsushita Electric Ind Co Ltd 固体撮像素子
JP2011165732A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体集積回路及びデータ処理システム

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4337549B2 (ja) * 2002-04-04 2009-09-30 ソニー株式会社 固体撮像装置
KR100539979B1 (ko) 2003-09-16 2006-01-11 삼성전자주식회사 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005005688A (ja) * 2003-05-20 2005-01-06 Sony Corp 固体撮像素子、固体撮像素子の製造方法、電気機器モジュール、並びに固体撮像素子を有する電気機器
JP2005020553A (ja) * 2003-06-27 2005-01-20 Seiko Epson Corp 半導体装置、これを用いた撮像装置および表示装置
JP2005092209A (ja) * 2003-09-16 2005-04-07 Samsung Electronics Co Ltd ディスプレイ装置を駆動するための駆動回路と駆動方法
JP2008124229A (ja) * 2006-11-13 2008-05-29 Matsushita Electric Ind Co Ltd 固体撮像素子
JP2011165732A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体集積回路及びデータ処理システム

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