KR960013556B1

KR960013556B1 - 색상 파렛트램을 포함하는 멀티미디어용 디지틀/아날로그 변환장치

Info

Publication number: KR960013556B1
Application number: KR1019930021729A
Authority: KR
Inventors: 송재환; 권오붕; 김민환; 차권호; 현정식
Original assignee: 현대전자산업 주식회사; 김주용
Priority date: 1992-11-02
Filing date: 1993-10-19
Publication date: 1996-10-07
Also published as: JP2548892B2; US5493299A; JPH06303631A; KR940013254A

Abstract

내용 없음.

Description

색상 파렛트램을 포함하는 멀티미디어용 디지틀/아날로그 변환장치

제1도는 종래의 파렛트덱 장치의 구성을 나타내는 블록도.

제2도 내지 제4도는 종래의 파렛트덱 장치의 응용에서도.

제5도는 본 발명의 일실시예에 따른 블록 구성도.

제6도는 제5도의 구성에 따른 동작파형 타이밍도.

제7도 및 제8도는 스위칭 회로를 구성하는 단위 스위치의 실시예시도.

* 도면의 주요부분에 대한 부호의 설명

1,4,20 : 래치부

2 : 화소 마스크 레지스터(Pixel Mask Register)

3 : 색상 파렛트램(Color Palette RAM)

5,6,7 : 디지틀/아날로그 변환기

8 : 마이크로 프로세서 인터페이스부

17,18,19 : 스위칭 회로

본 발명은 파렛트램을 포함하는 디지틀/아날로그 변환기(Digital/Analog Converter)(이하, 파렛트덱 장치라 약칭함)에 관한 것으로서, 특히 멀티미디어(Multimedia)용 시스템을 위해 두가지 정보 공급원으로부터 화면정보를 입력받아 스위칭 동작으로 정보를 선택한 후, 아날로그 뿐만 아니라 디지틀 색상정보로 출력하는 파렛트덱 장치에 관한 것이다.

최근들어 정보를 보다 효과적으로 처리하거나 혁신적으로 전달하기 위한 수단으로 멀티미디어 분야의 기술이 급성장하고 있다. 이에 따라 멀티미디어 분야에서는 텔레비젼(Television : 이하, TV라 함), VCR(Video Cassette Recoder 또는 VTR(Video Tape Recoder), 비디오 카메라(Video Camera), CD(Compact Disk) 및 PC(Personal Computer)등 여러종류의 정보원으로부터 발생하는 화면 이미지(Image) 색상 정보 및 VGA(Video Graphics Array) 색상정보를 하나의 화면에 동시에 표현하려는 기술적인 요구가 강하게 나타나고 있다.

이러한 기술적인 요구를 해소하기 위한 종래의 기술을 제1도 내지 제4도를 이용하여 살펴보면 다음과 같다.

우선적으로 종래의 파렛트덱 장치의 구성에 대하여 살펴보면, 제1도는 종래의 파렛트덱 장치의 구성을 나타내는 블록도로서, 도면에서 1과 4는 래치부 2는 화소 마스크 레지스터(Pixel Mask Register), 3은 색상 파렛트램(Color Palette RAM) 5와 6과 7은 디지틀/아날로그 변환기(이하, DAC라 함), 8은 마이크로 프로세서 인터페이스부, R,G,B는 아날로그 출력신호로서 각각 적색, 녹색, 청색의 신호를 나타낸다.

도면에 도시한 종래의 파렛트덱 장치는 3개의 DAC(5,6,7)을 포함한 구조로서 현재 VGA 카드에 사용되는 핵심 회로중의 하나이며, 이미 하나의 IC 칩으로 제작되어 상품화된 공지의 기술이다.

기본적인 기능을 살펴보면, 화면구성에 주로 사용하게 될 유한 개수의 색상값은 임의의 시간에 파렛트덱 장치 회로 외부에 존재하는 마이크로 프로세서 회로의 제어기능에 따라 파렛트덱 장치 회로 내부에 존재하는 마이크로 프로세서 인터페이스부(8)를 거쳐 색상 파렛트램(3)에 기록된다.

이렇게 색상 파렛트램(3)에 기록된 색상값은 언제든지 마이크로 인터페이스부(8)를 거쳐 파렛트덱 장치회로 외부로 읽혀 출력되기도 한다. 이러한 과정에서 색상 파렛트램(3)의 색상값은 원하면 언제든지 수정될 수 있다.

또한, 화면상에 색상을 디스플레이하기 위하여 화면 디스플레이 제어회로로부터 파렛트덱 장치 회로 내부로 전달하는 화소 번지(Pixel Address)값이 래치부(1)와 화소 마스크 레지스터(2)를 거쳐 상기 색상 파렛트램(3)의 임의의 번지를 참조함에 따라 색상 파렛트램(3)에 기록된 디지틀 색상정보가 래치부(4)를 거쳐 3개의 DAC(5,6,7)에 전달되어 아날로그 색상정보로 변환된 뒤 파렛트덱 장치 회로 외부로 출력된다.

이때 파렛트덱 장치 외부로 출력하는 아날로그 색상값은 소프트웨어적인 운영체제(Operating System) 또는 사용자가 인지하고 있는 색상 파렛트램(3)의 임의의 번지에 기록되어 있기 때문에, 화면 디스플레이를 위한 동작시에는 화면 디스플레이를 하려는 색상값을 저장하고 있는 번지값이 파렛트덱 장치 회로에 입력되어 색상 파렛트램(3)의 임의의 번지를 지정하고, 이로써 해당 번지에 저장된 디지틀 색상정보가 3개의 DAC(5,6,7)에 전달되어 적색, 녹색, 청색의 3가지 아날로그 색상정보로 출력된다.

상기 색상 출력값인 적색, 녹색, 청색은 전기적인 아날로그 수치값으로 표현되는데, 이 값은 이미 국제적 표준규격에서 정하는 기준을 준수하며, 색상정보를 디스플레이하는 장치인 CRT(Cathode Ray Tube) 회로에 직접 전달되는 값이다.

상기와 같이 파렛트램(3)을 이용하는 것은, 한 화면을 동시에 구성하는 색상의 갯수종류가 많지않다는 특성을 이용한 것으로서, 이것은 한 화면불량의 이미지정보가 담겨 있는 파렛트덱 장치 회로 외부에 존재하는 비디오 메모리(Video Memory)의 크기를 줄이는 효과를 가져온다.

즉, 하나의 화면을 적색, 녹색, 청색의 색상정보로 직접 표현할 수 있도록, 적색, 녹색, 청색의 색상정보 자체를 저장하는 비디오 메모리인 경우 비디오 메모리의 크기는 색상 파렛트램(3)에 색상값을 저장한 뒤, 번지값 입력에 의해 간접적인 색상 표현을 하는 경우의 비디오 메모리 크기보다 전자의 비디오 메모리 크기가 크기 때문에 색상정보를 직접 저장하는 비디오 메모리의 크기에 대한 색상 파렛트램(3)의 최대 번지수까지 번지값을 저장하는 비디오 메모리의 크기 비율로 비디오 메모리 크기를 절약할 수 있다.

그런데 멀티미디어 분야에서는 TV 신호, VCR(VTR) 신호, 비디오 카메라신호 및 CD 신호등 고유의 영상장비에서 관찰할 수 있는 신호를 PC의 화면에서 PC 기능의 일부로 간주하여 PC 정보와 동시에 관찰할 수 있거나, 역으로 영상장비에서 영상정보 및 PC 정보를 영상정보처리 방식에 준하여 동시에 관찰할 수 있는 기능동작까지 소개되고 있다.

이와 같은 기능에서는 색상정보를 다양한 형태로 재처리하거나 저장하기 때위해서 신호정보를 다지틀 영역에서 처리하는 것이 유리하다.

제1도에 도시한 파렛트덱 장치를 이용하여 상기 기능을 구현한 종래의 기술을 제2도 내지 제4도에서 구체적으로 도시하고 있는데, 제2도 내지 제4도에서는 TV 신호, VCR(VTR) 신호, 비디오 카메라신호 및 CD 신호등 영상매체를 위해 발생되어 파렛트덱 장치 회로에 직접 입력되는 이미지 색상신호와 PC의 VGA 회로로부터 발생하여 파렛트덱 장치 회로에 화소 번지값으로 입력된 뒤 생성되는 색상신호를 한 화면에서 동시에 디스플레이하기 위한 회로구성을 보이고 있다.

제2도에서 10은 제1도에 도시한 바와 같이 3개의 DAC(5,6,7)를 구비한 파렛트덱 장치를 나타내며, 11은 아날로그 스위칭 회로를 나타내고, 제3도에서 12는 DAC를 나타내며, 제4도에서 13은 아날로그/디지틀 변환기(이하, ADC라 한다)를 나타내며, 14는 디지틀 스위칭 회로를 나타낸다.

제2도에 도시한 종래의 기술은 아날로그 스위칭 회로(11)를 이용하여 파렛트덱 장치(10)의 아날로그 색상 출력값과, 직접 입력되는 아날로그 이미지 색상신호 가운데 한 종류신호만을 선택하여 출력하는 구성을 보인다.

따라서 아날로그 스위칭 회로(11)의 출력값은 GHAKUS을 구성하는 기본 단위인 화소 개개의 색상정보(R.G.B)이기 때문에 필요에 따라서 화소의 정수배 단위로 스위칭 동작이 발생하여 화면에서 일부지역에 있는 화소는 TV 신호, VCR(VCR) 신호, 비디오 카메라신호 및 CD 신호등 영상매체를 위해 발생한 이미지 색상신호로서 화면을 구성하고, 나머지 지역의 화소는 PC의 VGA 회로로부터 발생한 이미지 색상신호로서 화면을 구성한다. 즉, 한 화면에서 두 종류의 색상정보를 모두 표현하는 방식이다.

이때 CRT 회로로 입력되는 색상신호정보인 아날로그 R.G.B의 각 색상신호값은 국제적 표준 규격에서 정하고 있는 714㎷(Mili-Volts) 또는 1.0V(Volts)의 최대 영상 진폭값을 가지며, 해상도는 색상신호정보를 디지틀값으로 처리해 온 표현 비트(Bit)수에 따라서 결정된다. 즉, 2에 대한 비트수의 지수값으로 아날로그 색상진폭값이 등분되는데, 예로써 6비트인 경우에는 64로, 8비트인 경우에는 256개로 등분된다.

제2도의 구성과 같은 경우에는 아날로그값 상태에서 스위칭 동작이 발생하기 때문에 스위칭 동작에 따른 잡음 발생이 아날로그 스위칭 회로(11)의 출력값인 최종 아날로그 색상신호정보에 미치는 영향이 크다.

즉, 사용하는 비트수에 따라 결정되는 아날로그 색상신호의 최소단위신호 진폭값이 매우 작기 때문에 스위칭 동작에 따른 잡음 발생이 해상도의 저하를 가져올 수 있다.

멀티미디어에서는 사용자의 편리를 도모하기 위해 화면에서 이미지신호가 표현되는 윈도우(Window)의 크기를 마음대로 조절할 수 있는 기능을 제공한다.

영상매체를 위해 발생된 이미지 색상신호를 화면상에서 임의의 크기로 조절하기 위해서는 색상신호값을 디지틀 형태로 처리하는 편이 유리하다. 화면에 표현될 영상매체를 위한 이미지 색상신호는 디지틀 형태로 저장되어 있어야만 정수배에 해당하는 번지로만 출력하거나 동일 번지를 정수배로 지정하여 출력하므로써 화며상의 크기에 쉽게 적응할 수 있기 때문이다.

이것은 영상매체를 위해 발생한 이미지 색상신호가 아날로그 스위칭 회로에 도달하기 전에 이미 디지틀 형태의 정보로 되어 있어야 하는 것을 의미한다. 즉, 사용자의 요구에 따라 화소간 보간(Interpolation)법을 사용하거나 인접한 화소의 정보를 삭제하므로써 화면의 윈도우 크기에 맞는 해상도를 조절할 수 있는데, 이때 영상매체를 위한 이미지 색상신호가 디지틀 상태의 정보이어야만 처리가 용이하기 때문에 제2도에 도시한 종래의 구성에서는 화면의 윈도우 크기에 맞는 해상도 조절이 어려운 문제점이 있다.

제3도와 제4도에서 도시한 종래의 기술은 디지틀화되어 있는 영상매체용 이미지 색상신호정보와 파렛트덱 장치(10)의 아날로그 색상신호정보를 파렛트덱 장치(10) 외부에서 처리하여 한 종류의 신호만을 선택한 뒤 CRT 회로로 전달하는 구성을 보인다.

제3도에서는 DAC(12)를 사용하여 영상매체용 디지틀 이미지 색상신호를 아날로그 상태로 변환한 다음 제2도에서와 같이 아날로그 스위칭 회로(11)를 이용하여 입력된 영상매체용 이미지 색상신호와 파렛트덱 장치(10)에서 발생하는 화소번지값에 대응한 아날로그 색상신호의 두가지 정보중 한종류만을 선택하기 때문에 한 화면에서 두 종류의 색상신호정보를 동시에 표현할 수 있다.

따라서 제3도에서도 제2도에서와 같이 아날로그 스위칭 회로(11)에서 출력되는 아날로그 R.G.B값은 아날로그 스위칭 회로(11)의 스위칭 동작으로 발생하는 잡음의 영향을 배제하지 못한다.

제4도에서는 파렛트덱 장치(10)의 출력값인 아날로그 R.G.B신호를 ADC(13)를 통해 디지틀 상태값으로 변환한 후에 디지틀 스위칭 회로(14)의 입력단으로 전달한다. 그리고 디지틀 스위칭 회로(14)에서는 디지틀화된 영상매체용 이미지 색상신호와 파렛트덱 장치(10)에서 발생하는 화소 번지값에 대응한 디지틀 색상신호 가운데 한 종류 색상신호만 선택하여 출력한다.

디지틀 스위칭 회로(14)는 한 화면에서 두 종류의 색상정보를 모두 디스플레이하기 위해 구성한 회로로서, 디지틀 스위칭 회로(14)의 출력은 CRT 회로에 전달되어 화면에 디스플레이되야 하는 이유 때문에 DAC(12)를 거쳐 아날로그값으로 다시 변환해야 한다.

제4도에서 사용하고 있는 ADC(13)는 디지틀신호보다 상대적으로 잡음이 민감한 아날로그신호를 입력으로 사용하고 있기 때문에 파렛트덱 장치(10)에서 출력하는 아날로그신호의 해상도보다 높은 해상도를 가지는 ADC(13)가 필요하다.

화면에서 디스플레이되는 색상신호가 연속적으로 움직이는 화면으로 인지되려면 초(sec)당 지나가는 화면의 갯수와 한 화면을 구성하는 화소(Pixel)의 갯수를 곱한 값에 비례하는 동작속도가 요구되기 때문에 때로는 고속변환이 가능한 ADC 및 DAC가 필요하다.

그러나 ADC는 변환기 내부의 회로 구성상 디지틀/아날로그 변환기 보다 상대적으로 낮은 변환속도를 가지는 것이 일반적이기 때문에 전체 회로의 동작속도가 ADC의 변환속도에 제한되는 문제점을 낳는다.

따라서, 상기한 종래 기술에 대한 문제점을 해결하기 위하여 안출된 본 발명은, 멀티미디어용 시스템을 위해 두가지 정보 공급원으로부터 화면정보를 입력받아 스위칭 동작으로 정보를 선택한 후 색상신호정보를 아날로그신호 및 디지틀신호의 두가지 형태로 출력하여 상기의 종래의 기술과 같이 불필요한 추가 회로 구성 및 정보 처리 과정을 없애고, 저장된 정보의 재활용 기능을 보다 다양학 하는 파렛트덱 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 화면 디스플레이 제어로부터 화소 번지값을 입력받는 제1래치수단과, 외부의 마이크로 프로세서로부터 제어신호를 입력받아 전달하고 색상정보를 입력받아 마이크로 프로세서로 전달하는 마이크로 프로세서 인터페이스수단과, 마이크로 프로세서로부터 마이크로 프로세서 인터페이스수단을 통해 전달되는 제어신호에 따라 제1래치수단을 통해 입력받은 화소 번지값을 선택적으로 마스킹(Masking)하는 화소 마스크 레지스터와, 마이크로 프로세서로부터 전달받은 임의의 번지수에 색상정볼르 저장하여 두었다가 상기 화소 마스크 레지스터를 통해 화소 번지값을 입력받으면 해당 번지수에 저장된 색상정보를 출력하는 색상 파렛트램과, 색상정보를 일시 지정하였다가 출력하는 제2래치수단과, 상기 제2래치수단의 출력을 아날로그정보로 변환하여 최종 출력하는 3개의 디지틀/아날로그 변환수단을 구비하는 파렛트램을 포함한 디지틀/아날로그 변환기에 있어서, 입력되는 상기 파렛트램에서 출력되는 색상정보와, 영상매체용 이미지 색상신호를 입력받아 외부의 제어회로로부터 입력되는 제어신호에 따라 선택하여 상기 제2래치수단으로 출력하는 제1스위칭수단을 더 구비하도록 하였다.

또한, 상기의 구성에 있어서, 상기 제1스위칭수단에서 출력되는 신호와 상기 파렛트램에서 출력되는 색상정보를 입력받아 외부에 제어회로로부터 입력되는 제어신호에 따라 한 종류를 선택하여 출력하는 제2스위칭수단, 및 상기 제2스위칭수단의 출력을 입력받아 별도로 설치되는 디지틀 색상신호 출력단으로 디지틀 색상신호값을 출력하는 제3래치수단(20)을 더 구비할 수 있게 하였다.

또한, 상기의 구성에 있어서, 외부의 디지틀 이미지 색상신호를 상기 제1래치수단으로 입력시키는 이미지 색상신호 입력라인과, 상기 파렛트램에서 출력되는 색상정보와 제1래치수단을 통해 화소 번지값 대신에 입력되는 디지틀 이미지 색상신호를 입력받아 색상신호 디스플레이를 제어하기 위해 외부에서 전달되는 제어신호의 제어에 따라 한 종류를 선택하여 상기 스위칭수단에 색상 파렛트램의 색상정보 대신에 제공하는 제3스위칭수단을 더 구비할 수 있게 하였다.

이제, 첨부된 제5도 이하를 참조하여 본 발명의 일실시예를 상세히 설명한다.

제5도는 본 발명의 일실시예에 따른 파렛트덱 장치의 구성도로서, 도면에서 17과 18과 19는 스위칭 회로, 20은 래치부를 각각 나타내고 제1도에서와 동일한 도면부호는 제1도에서의 동일한 구성요소를 나타낸다.

도면에 도시한 바와 같이 본 발명은, 화면 디스플레이 제어부로부터 화소 번지값이나 외부로부터의 이미지 색상신호를 입력받는 래치부(1)와, 외보의 마이크로 프로세서로부터 색상정보를 입력받아 색상 파렛트램(3)에 전달하기도 하고 색상 파렛트램(3)으로부터 색상정보를 입력받아 마이크로 프로세서로 전달하는 마이크로 프로세서 인터페이스부(8)와, 상기 마이크로 인터페이스부(8)로부터 제공되는 마스킹 패턴 결정값을 이용하여 상기 래치부(1)를 통해 입력받은 화소 번지값을 서택적으로 마스킹(Masking)하는 화소 마스크 래치스터(2)와, 마이크로 프로세서로부터 전달받은 임의의 번지수에 색상정보를 저장하기도 하는 한편 역으로 저장된 색상정보를 읽혀 내기도 하며, 상기 래치부(1)와 상기 화소 마스크 레지스터(2)를 통해 화소 번지값을 입력받으면 해당 번지수에 저장된 색상정보를 출력하는 색상 파렛트램(3)과, 상기 색상 파렛트램(3)에서 출력되는 색상정보를 일시 저장하였다가 출력하는 래치부(4) 및 상기 래치부(4)의 출력을 아날로그정보로 변환하여 최종 출력하는 3개의 DAC(5,6,7)를 구비하는 파렛트덱 장치에 다음의 구성요소를 더 부가하여 구성한다.

즉, 상기 색상 파렛트램(3)에서 출력되는 디지틀 색상정보를 입력받도록 연결되고 화소 번지값 대신에 외부로부터 입력되는 디지틀 이미지 색상신호를 입력받도록 상기 래치부(1)의 출력단에 연결되어 제어신호(제어1)값에 따라 상기 색상 파렛트램(3)의 색상신호정보와 화소 번지값 대신 입력된 색상신호중 한 종류를 선택하여 출력하는 스위칭 회로(17)와, 상기 스위칭 회로(17)의 출력정보와 외부로부터 독립적인 입력단으로 직접 입력되는 영상매체용 이미지 색상정보중 한 종류를 선택하여 출력하는 스위칭 회로(18)와, 상기 스위칭 회로(17)의 출력정보와 스위칭 회로(18)의 출력정보를 입력받도록 연결되어 제어신호(제어3)값에 따라 스위칭 회로(17)의 출력정보와 스위칭 회로(18)의 출력정보중 한 종류의 정보를 선택하여 출력하는 스위칭 회로(19)와, 상기 스위칭 회로(19)의 출력을 입력받아 디지틀 색상신호 출력단으로 디지틀 색상신호값을 출력하는 래치부(20)를 더 구비하여 이루어진다.

좀 더 구체적으로 살펴보면, 상기 스위칭 회로(17)는 래치부(1), 화소 마스크 레지스터(2) 및 색상 파렛트램(3)을 이용하여 한정된 색상만을 디스플레이하는 화소 번지값 입력 이외에 색상신호정보 자체를 화소 번지값 입력단으로 직접 입력받도록 연결구서하여 색상 파렛트램(3)의 색상 출력정보와, 화소 번지값 입력단으로 직접 입력되어 래치부(1)를 거쳐 전달되는 색상신호정보를 입력으로 하여 그중 한 종류의 색상신호정보만 선택하여 출력하도록 설치한 것이다.

그러나 필요에 따라서는 상기 스위칭 회로(17)를 제거하고, 상기 색상 파렛트램(3)의 출력을 직접 스위칭 회로(18,19)에 입력시킬 수도 있으며, 이 경우에 래치부(1)의 입력신호는 화소 번지신호만으로 제한되는 것은 물론이다.

또한, 상기 스위칭 회로(18)는 상기 스위칭 회로(17)의 출력정보와 외부로부터 파렛트덱 장치 회로에 독립적인 입력단으로 직접 입력되는 영상매체용 이미지 색상신호정보를 입력으로 하여 한 종류의 색상신호정보만 선택하여 출력한다.

파렛트덱 장치 회로 외부로부터 직접 입력되는 색상신호정보인 TV, VCR(VTR), 비디오 카메라 및 CD등을 위한 영상매체용 이미지 색상신호정보가 스위칭 회로(18)에 의해 선택된 후 화면의 일부지역에 디스플레이할 경우, 화면상에서 디스플레이를 저지당한 색상 파렛트램(3)의 색상정보, 또는 래치부(1)로부터 직접 입력받은 색상신호정보를 파렛트덱 장치 회로 외부에서 재처리하기 위하여, 상기 스위칭 회로(17)의 출력과 스위칭 회로(18)의 출력을 입력받도록 연결되는 스위칭 회로(19)가 설치된다.

상기 스위칭 회로(19)는 스위칭 회로(17)의 출력신호정보와 스위칭 회로(18)의 출력신호정보중 한 종류신호정보만 선택하여 래치부(20)로 출력하는 기능을 가진다.

상기 스위칭 회로(17,18,19)의 제어신호(제어 1, 제어 2, 제어 3)는 파렛트덱 장치의 외부로부터 입력되는 신호로서, 화면에 색상을 디스플레이하기 위한 파렛트덱 장치 회로 내부의 신호흐름을 제어하는 제어신호이며, 파렛트덱 장치 회로의 동작 기준이되는 화소클럽(Pixel Clock)과는 비동기적으로 구성될 수도 있다.

상기에서 언급한 구성을 가지는 본 발명의 세부적인 동작을 살펴보면 다음과 같다.

제5도에서 래치부(1)는 종래의 파렛트덱 장치에서와 같이 화소 번지값신호를 입력으로 받아들이기도 하지만 화소 번지값 입력단으로부터 직접 입력되는 색상신호도 받아들인다.

이와 같이 화소 번지값 입력단으로 직접 입력되는 색상신호정보는 기존의 PC 회로의 정보 처리 시스템이 가지는 신호흐름도를 따라 파렛트덱 장치 회로 외부에서 저장 또는 읽혀지기도 하기 때문에 PC에서 화소 번지값이 전송되는 신호흐름도와 동일하다. 단, 화소 번지값신호가 아닌 색상신호라는 차이가 있을 뿐이다.

즉, 외부로부터 발생한 영상매체용 이미지 색상신호의 입력신호흐름도와는 달리 독립된 신호흐름도를 가진다.

따라서 화소 번지값 입력단을 이용한 색상신호 입력도 가능하다.

상기의 화소 번지값 입력단으로 화소 번지값 뿐만 아니라 색상신호를 선택하여 받아들이는 기능은 파렛트덱 장치 회로 외부로부터 입력되는 제어신호(제어 1)의 논리 상태에 따라 스위칭 회로(17)의 동자 상태가 결정되기도 하고, 마이크로 프로세서 인터페이스부(8) 회로를 거쳐 이미 정해진 레지스터(Register)에 소프트웨어적으로 기록된 논리값에 따라 스위칭 회로(17)의 동작 상태가 결정되기도 한다.

스위칭 회로(17)에서는 제어신호(제어 1)를 제외한 두 종류의 색상신호가 입력값으로 사용된다. 이때, 화소 번지값 입력단으로 입력되는 화소 번지값이 래치부(1), 화소 마스크 레지스터(2)와 색상 파렛트램(3)을 거쳐 색상신호로 변환된 다음, 스위칭 회로(17)의 입력단까지 도달하는 소요시간과 색상신호가 직접 화소 번지값 입력단으로 입력되어 래치부(1)를 거쳐 스위칭 회로(17)의 입력단까지 도달하는 소요시간이 동일하게 되도록 후자의 신호흐름에 파이프라인(Pipeline)시간지연 회로를 래치부(1) 출력단과 스위칭 회로(17)의 입력단 사이에 첨가하여 구성할 수 있다.

파렛트덱 장치 회로 외부로부터 파렛트덱 장치 회로의 독립적인 입력단으로 직접 입력되는 영상매체용 이미지 색상신호와 파렛트덱 장치 회로 내부에 존재하는 스위칭 회로(17)의 출력신호는 스위칭 회로(18)의 입력단으로 입력된 후 제어신호(제어 2)의 논리값에 따라 한 종류의 신호만이 스위칭 회로(18)의 출력으로 전달된다.

이와같은 기능은 화면의 구성 가운데 일부지역에 화소 번지값에 따른 색상신호 또는 화소 번지값 입력단으로 직접 입력되는 색상신호를 DAC(5,6,7)를 통해 화면에 디스플레이하고, 화면의 나머지 일부 지역에는 독립된 입력단으로부터 직접 입력되는 영상매체용 이미지 색상신호를 DAC(5,6,7)를 통해 화면에 디스플레이하기 위해서이다.

스위칭 회로(18)에는 제어신호(제어 2)를 제외한 두 종류의 색상신호가 입력된다. 이때, 화소 번지값 입력단으로 입력되는 화소 번지값이 래치부(1), 화소 마스크 레지스터(2), 색상 파렛트램(3)과 스위칭 회로(17)를 거쳐 스위칭 회로(18)의 입력단까지 도달하는데 소용되는 시간 또는 색상신호값이 화소 번지값 입력단으로 입력되어 래치부(1)와 스위칭 회로(17)를 거쳐 스위칭 회로(18)의 입력단가지 도달하는데 소용되는 시간과 영상매체를 위해 발생된 이미지 색상신호가 파렛트덱 장치 회로의 독립적인 입력단으로 입력되어 스위칭 회로(18)의 입력단까지 도달하는데 소요되는 시간이 동일한 값을 가지도록 후자의 신호흐름도에 파이프라인 시간지연 회로를 영상매체용 이미지 색상신호 입력단과 스위칭 회로(18)의 입력단 사이에 첨가하여 구성할 수 있다.

파렛트덱 장치 회로 내부에 존재하는 스위칭 회로(17)의 출력신호와 또 다른 스위칭 회로(18)의출력신호가 스위칭 회로(19)의 입력단으로 입력되면, 파렛트덱 장치 회로 외부의 제어신호(제어 3)값에 따라 스위칭 회로(19)가 한 종류의 신호만을 선택하여 출력하게 된다.

이와 같은 기능은 파렛트덱 장치 회로에서 출력하고 있는 아날로그 색상정보와 동일한 값을 가지는 디지틀 색상정보가 출력단에 위치한 래치부(20)를 통해 파렛트덱 장치 회로 외부로 출력할 수 있도록 한다.

또한, 독립적인 입력단으로부터 입력된 영상매체용 이미지 색상정보가 CRT 화면의 일부지역에 디스플레이됨에 따라 화면상에서 가려진 화소 번지값에 따른 색상 파렛트램(3)의 색상신호정보 또는 화소 번지값 입력단으로부터 직접 입력된 색상신호정보 즉, CRT 화면에서 디스플레이 되고 있는 색상신호정보와 다른 정보를 다양한 목적으로 재처리하기 위하여 디지틀 출력단의 래치부(20)를 통해 파렛트덱 장치 회로 외부로 출력하기 위해서이다. 따라서, 색상신호정보의 활용 범위가 넓어진다.

화소클럭에 동기된 아날로그 및 디지틀 색상신호 출력을 위하여 래치부(4)와 래치부(20)를 사용하였고, 이때 필요에 따라서는 래치부(20)를 삭제할 수 있다.

한편, 제5도의 구성에 있어서, 도면에 도시되지는 않았지만 모든 구성요소에서는 화소클럭이 인가된다.

제6도는 제5도의 구성에 따른 신호정보의 흐름 상태를 주요블럭(Block)별 출력값으로 살펴본 동작 타이밍도이다.

제5도에서 스위칭 회로(17)를 제어하는 제어신호(제어 1)가 하이 논리 상태를 가질 경우에는 화소 번지값에 따른 색상 파렛트램(3)의 색상신호가 스위칭 회로(17)의 출력값으로 선택되고, 로우 논리 상태를 가질 경우에는 화소 번지값 입력단으로 입력되는 색상신호가 스위칭 회로(17)의 출력값으로 선택된다.

또한, 스위칭 회로(18)를 제어하는 제어신호(제어 2)가 하이 논리 상태를 가질 경우에는 영상매체를 위해 발생하여 독립적인 입력단으로 이미지 색상신호가 스위칭 회로(18)의 출력값으로 선택되고, 로우 논리 상태를 가질 경우에는 스위칭 회로(17)의 출력색상신호가 스위칭 회로(18)의 출력값으로 선택된다.

그리고 스위칭 회로(19)를 제어하는 제어신호(제어 3)가 하이 논리 상태를 가질 경우에는 스위칭 회로(18)의 출력 색상신호가 스위칭 회로(19)의 출력값으로 선택되고, 로우 논리 상태를 가질 경우에는 스위칭 회로(17)의 출력 색상신호가 스위칭 회로(19)의 출력값으로 선택된다.

상기 스위칭 회로(17,18,19)는 각각의 두 종류의 디지틀정보와 제어신호를 입력으로 한 뒤, 입력된 제어신호의 논리 상태에 따라 입력된 디지틀정보 가운데 한 종류의 디지틀정보를 선택하여 출력하는 기능을 제공한다.

이때 상기 스위칭 회로(17,18,19) 디지틀 논리 상태에서 한 비트를 선택하는 회로구성예는 제7도 및 제8도와 같다.

그런데, 도면에 도시된 회로는 상기 스위칭 회로(17,18,19)에 입력되는 신호를 구성하는 총 비트수중 1비트를 처리하는 단위 스위치의 구성을 도시한 것이고, 상기 스위칭 회로(17,18,19) 각각은 제7도 및 제8도에 도시된 단위 스위치를 입력되는 신호의 비트수 만큼 구비한다.

제7도에서 예시한 스위칭 회로는 서로 다른 두비트 입력(IN1,IN2) 가운데 한 비트를 선택하는 동작을 위하여 서로 다른 두 비트의 입력단자와 입력신호의 선택을 제어하는 제어 입력단자를 구비한다.

그리고 제어동작에 따라 선택된 스위칭 회로(17,18,19)의 출력신호는 스위칭 회로(17,18,19)의 출력단에서 바라보는 팬아웃(Fanout) 회로의 부하효과(Loading Effect)의 영향으로 신호전달시간이 지연되는 현상을 막기 위하여 추가 논리회로가 삽입된다.

따라서, 스위칭 회로(17,18,19)를 구성하는 기본 단위 회로는 제7도와 제8도에서 보이는 바와 같이 스위칭 동작회로 부분과 부하효과에 따른 신호전달시간 조절회로 부분으로 나뉘어진다.

제7A도에서 트랜지스터(Transistor)(M1)의 입력단자에 임의의 입력신호(IN1)가 연결되고, 또다른 트랜지스터(M2)의 입력단자에는 다른 입력신호(IN2)가 연결되어, 공동의 제어신호(C0)가 각각 트랜지스터(M1,M2)의 제어단자인 게이트단에 연결된다. 여기서 각각의 트랜지스터(M1,M2) 출력단자는 서로 하나의 단자(N1)로 연결되어 임의의 논리 회로소자(G1)의 입력으로 연결된다.

제어신호(C0)의 입력 논리 상태에 따라 각각의 트랜지스터(M1,M2)는 트랜지스터(M1 또는 M2)로 입력된 디지틀 입력신호중 하나만 출력단자(OUT)로 전달될 수 있도록 스위칭 동작이 일어난다.

그리고 논리 회로소자(G1)는 선택된 입력신호(IN1 또는 IN2)의 흐름이 출력단 회로의 부하효과 때문에 발생하는 신호전달시간의 과대지연 현상을 조절하기 위하여 단계적으로 구동하는 전기적 동작특성을 가진다.

따라서, 상기의 동작 상태는 하나의 입력신호만 선택한 뒤 논리소자(G1)를 거쳐 스위칭 회로(17,18,19)의 출력단자(OUT)로 최종 전달하는 동작특성을 제공한다.

제7A도에 도시한 회로에 사용된 각각의 트랜지스터(M1,M2)는 입력되는 제어신호(C0)의 논리 상태에 따라 임의의 트랜지스터 하나가 온(On) 상태이면 나머지 하나는 오프(Off) 상태인 상반된 동작특성을 가지는데, 특히 P형(P-Type) 트랜지스터는 제어신호(C0)의 논리 상태에 따라 온 상태가 될 경우 입력된 로우 상태의 논리값을 출력으로 전달하는 전기적인 전달 특성이 입력된 로우 상태 전압보다 대략적으로 문턱전압(Threshold Voltage) 만큼 높기 때문에 P형 트랜지스터가 입력 하이 상태의 논리값을 출력으로 전달하는 전기적인 전달 특성보다 완벽하지 못하다.

또한, N형(N-Type) 트랜지스터는 제어신호(C0)의 논리 상태에 따라 온 상태가 될 경우 입력된 하이상태의 논리값을 출력으로 전달하는 전기적인 전달 특성이 입력된 하이 상태 전압보다 대략적으로 문턱전압만큼 낮기 때문에 N형 트랜지스터가 로우 상태의 논리값을 출력으로 전달하는 전기적인 전달 특성보다 완벽하지 못하다.

따라서 제7A도의 회로에 사용된 트랜지스터(M1,M2)의 출력단자(N1)는 때때로 불안정한 논리 상태를 유지하기 때문에 스위칭 회로(17,18,19)의 출력단 논리소자(G1)에서도 때때로 신호전달시간의 지연을 유발하여 논리소자(G1)의 과도특성 전류흐름도 증가하게 된다.

상기 출력노드(N1)의 논리 상태를 안정하게 유지하기 위해 제7B도에 도시한 회로의 구성에서는 출력단 논리소자(G1)의 입출력 단자가 서로 상반되는 입출력 연결 상태를 가지도록 논리소자(G2)를 출력단 논리소자(G1)와 병렬구조로 추가한다. 즉, 출력단 논리소자(G1)의 신호흐름과 반대방향의 신호흐름을 가지는 궤환구성을 가진다.

구체적으로는 도면에 도시한 바와 같이, 외부 제어부의 제어신호(C0)를 제어단으로 입력받고 입출력 일단으로는 입력신호(IN1,IN2)를 입력받는 P형 및 N형 트랜지스터(M1,M2)와, 상기 P형 및 N형 트랜지스터(M1,M2) 입출력 타단에 입력단이 공통으로 연결되어 스위칭된 결과신호를 출력하는 논리소자(G1)와, 상기 논리소자(G1)와 입출력 단자가 서로 상반되는 입출력 연결 상태를 가지도록 병렬로 연결되는 논리소자(G2)를 구비한다.

이 경우에서는 출력노드(N1)의 논리 상태가 추가된 논리소자(G2)의 신호궤환 작용으로 완전한 논리 상태값으로 복귀가 가능하지만, 추가된 논리소자(G2)의 출력단과 스위칭 회로(17,18,19)의 입력신호(IN1 또는 IN2)가 직접적인 신호흐름 연결관계로 형성되기 때문에 때때로 과도 동작 상태에서 전원공급선(VDD와 GND)의 단락(Short)현상이 발생하여 추가적인 전류소모 및 신호전달시간의 지연이 초래된다.

따라서 제7C도에서는 입력논리 상태가 출력으로 완전하게 전달되도록 트랜지스터(M1)와는 전기적으로 보완적인 특성을 가지면서 반대의 논리값으로 제어되는 N형 트랜지스터(M3)를 트랜지스터(M1)과 병렬 구성으로 추가하여 트랜지스터(M1)와 동일한 입출력 연결 상태를 가진다.

또한 트랜지스터(M1)과는 별개의 독립적인 입력신호 흐름도를 가지는 트랜지스터(M2)에서도 트랜지스터(M2)와는 전기적으로 보완적인 특성을 가지면서 반대의논리값으로 제어되는 P형 트랜지스터(M4)를 트랜지스터(M2)와 병렬 구성으로 추가하여 트랜지스터(M2)와 동일한 입출력 연결 상태를 가지도록 한다.

이렇게 추가된 트랜지스터(M3,M4)는 제어신호(C0)에 따라 선택되는 기능이종래의 트랜지스터(M1,M2)를 선택하는 동작 특성과 동일한 신호흐름 선택 특성을 갖도록 하기 위해 반전된 논리 상태의 제어신호(C0)가 필요하기 때문에, 제어신호(C0)의 논리 상태를 반전시키는 논리소자(G3)를 추가하여 제어신호(C0)단자와 추가된 트랜지스터(M3,M4)의 제어단자 사이에 연결한다.

이때 제어신호(C0)에 따른 선택신호가 추가된 트랜지스터(M3,M4)의 제어단자에 도달하기 까지는 종래의 트랜지스터(M1,M2)의 제어단자에 도달하는 제어신호(C0)의 경우보다 추가된 논리소자(G3)의 신호전달 지연시간 만큼 늦어진다.

제7D도는 상기 제7A도 내지 제7C도 구성과는 달리 논리소자로만 구성하였기 때문에 사용 트랜지스터의 수가 상대적으로 많고 복잡한 단점을 가진다.

또한, 상기 제7A도 내지 제7D도에 도시한 스위칭 회로(17,18,19)는 제어신호(C0)의 잡음에 민감한 구성을 가지는데, 이와같은 현상은 제어신호(C0)가 직접적으로 스위칭 회로(17,18,19)를 제어하기 때문이다.

제8도에서는 잡음 면역성이 높은 스위칭 회로의 구성을 보이고 있다.

제8A도에 도시한 구성은 입력신호를 선택하는 스위칭 회로(17,18,19)의 또다른 실시예이며, 도면에 도시한 이차적인 제어신호(C1,C2)는, 제8B도 내지 제8E도에서 도시된 회로들에서 원래의 제어신호(C0)를 이용하여 만들어낸다. 그러므로 제8A도에 도시된 회로는 제8B도 내지 제8E도에 도시한 회로와 각각 결합하여 스위칭 회로를 이룬다.

제8B도에 도시한 회로는, 제어신호(C0)를 입력으로 하여 제8A도에서 이용되는 이차적인 제어신호(C1,C2)를 만드는 첫 번째 실시예로서, P형 트랜지스터(M5)와 N형 트랜지스터(M7)를 전원공급선(VDD와 GND)에 각각 한쪽 단자씩 연결하고, 두 개 트랜지스터(M5,M7)의 나머지 한쪽 단자들은 서로 연결하여 공동의 출력단자로 사용하였다. 이와 같이 구성된 P형과 N형 트랜지스터의 조합은 논리소자인 인버터(Inverter)소자의 구성과 같다.

동일한 방법으로 또다른 P형 트랜지스터(M6)와 N형 트랜지스터(M8)를 전원공급선(VDD와 GND)에 각각 한쪽 단자씩 연결하고, 두 개 트랜지스터(M6,M8)의 나머지 한쪽 단자들은 서로 연결하여 공동의 출력단자로 사용하였다.

여기서 M5와 M7 트랜지스터로 구성된 인버터 회로의 입력단자는 M6와 M8 트랜지스터로 구성된 인버터 회로의 출력단자로 연결되고, 역으로 M6와 M8 트랜지스터의 입력단자는 M5와 M7 트랜지스터로 구성된 인버터 회로의 출력단자로부터 연결하여 서로 입출력단자가 엇갈린 형태의 구조를 가진다.

상기 회로에서 입출력단자가 서로 엇갈려 병렬연결된 인버터소자에서 임의의 입출력단자를 입력 제어신호(C0)에 연결하고, 이때 각각 인버터 소자에 위치하는 출력단자를 이차적인 제어신호(C1,C2) 발생단자로 사용한다.

제8B도에 도시한 회로에서는 M5와 M7의 출력단자이면서 M6와 M7 트랜지스터의 입력단자인 이곳을 제어신호 C0의 입력단으로 사용하고, 동시에 C1 제어신호의 출력단자로도 사용한다. 또한, M6와 M8의 출력단자이면서 M5와 M7 트랜지스터의 입력단자는 제어신호 C2의 출력단자로 사용한다.

상기 회로에서는 새로운 제어신호(C0)가 입력되기 전에 유지하고 있던 이전의 제어신호(C0)와 새로이 입력되는 제어신호(C0)의 논리값이 서로 상반될 경우 M5와 M7 트랜지스터 및 M6와 M8 트랜지스터를 가교로 전원공급선(VDD와 GND)이 서로 단락되는 전기적인 과도특성을 보이기 때문에 새롭게 발생하는 이차적인 제어신호(C1,C2)의 생성시간이 길어질 뿐 아니라 논리값 천이동작에 따른 과도특성 전류흐름이 많아진다.

상기의 문제점을 개선한 것이 제8C도에 도시한 회로인데, 입력 제어신호(C0)가 N형 트랜지스터(M9)와 P형 트랜지스터(M6)의 제어단자에 연결되고, N형 트랜지스터(M9)와 P형 트랜지스터(M6)의 한쪽 단자는 전류공급선(VDD)에 연결되며, 또 다른 N형 트랜지스터(M7)의 한쪽 단자는 기준 전원공급선(GND)에 연결되며, N형 트랜지스터(M7)의 기준 전원공급선(GND)에 연결되지 않은 나머지 한쪽 단자와 트랜지스터(M9)에서 전원공급선(VDD)에 연결되지 않은 나머지 한쪽 단자가 공동으로 연결되어 또다른 N형 트랜지스터(M8)의 제어단자로 입력된다. 그리고 이 단자가 이차 발생적인 제어신호(C1)의 출력단자로 사용된다.

같은 방법으로 또다른 N형 트랜지스터(M8)의 한쪽 단자는 기준 전원공급선(GND)에 연결되며, 기준 전원공급선(GND)에 연결되지 않은 나머지 한쪽 단자와 트랜지스터(M6)에서 전원공급선(VDD)에 연결되지 않은 나머지 한쪽 단자가 공동으로 연결되어 또다른 N형 트랜지스터(M7)의 제어단자로 입력된다. 그리고 이 단자가 이차 제어신호(C2)의 출력단자로 사용된다.

제8C도에 도시한 회로구성에서는 전원공급선(VDD와 GND)의 단락 현상은 살펴볼 수 없겠지만 N형 트랜지스터(M9)가 양의 전원공급선(VDD)과 직접 연결되어 있기 때문에 전기적인 동작 특성상 이차 제어신호(C1)의 논리값이 양의 전원공급값(VDD)보다 문턱전압 만큼 낮은 하이 논리 상태값을 가진다.

따라서 이차 제어신호(C1,C2)의 생성을 위한 논리값 천이가 발생하는 과도특성이 나쁠 뿐 아니라 이차 제어신호(C1)의 최종값이 하이일 경우에는 또 다른 이차 발생적인 제어신호(C2)의 최종값이 하이일 경우보다 상대적으로 낮은 논리 상태를 가지고 있기 때문에 제어신호로서 만족될 수 없다.

제8D도에 도시한 회로에서는 상기의 이차 제어신호(C1)에 나타난 하이 상태 최종논리값 특성을 보완하기 위하여 P형 트랜지스터(M5)를 기존의 N형 트랜지스터(M9)와 병렬로 추가하여 연결하고, P형 트랜지스터(M5)의 제어단자에는 이차 제어신호(C2)를 연결하는 구성을 가진다.

즉, 도면에 도시한 바와 같이, 제어신호를 제어단으로 각각 입력받고 각각의 입출력 일단은 전원선(Vdd)에 연결된 N형 트랜지스터(M9) 및 P형 트랜지스터(M6)와, 입출력 일단은 상기 N형 트랜지스터(M9)의 입출력 타단에 연결되고, 입출력 타단은 접지선(GND)에 연결되며 제어단은 상기 P형 트랜지스터(M6)의 입출력 타단에 연결된 N형 트랜지스터(M7)와, 입출력 일단은 상기 P형 트랜지스터(M6)의 입출력 타단에 연결되고, 입출력 타단은 접지선(GND)에 연결되며 제어단은 상기 N형 트랜지스터(M9)의 입출력 타단에 연결된 N형 트랜지스터(M8)와, 입출력단은 상기 N형 트랜지스터(M9)의 입출력단과 병렬로 연결되며, 제어단은 상기 N형 트랜지스터(M7)의 제어단에 병렬로 연결되는 P형 트랜지스터(M5)와, 입출력단이 서로 병렬로 연결되어 일입력신호(IN1)를 입출력 일단으로 입력받고, 제어단은 상기 N형 트랜지스터(M9,M7)와 P형 트랜지스터(M5)의 접속감과, 상기 P형 트랜지스터(M3)와, 입출력단이 서로 병렬로 연결되어 타입력신호(IN2)를 입출력 일단으로 입력받고, 제어단은 상기 N형 트랜지스터(M9,M7)와 P형 트랜지스터(M5)의 접속점과, 상기 P형 트랜지스터(M6)와 N형 트랜지스터(M8)의 접속점에 각각 연결된 N형 트랜지스터(M2) 및 P형 트랜지스터(M4)의 입출력 타단에 공통으로 입력단이 연결되어 선택된 입력신호(IN1 또는 IN2)를 출력하는 논리소자(G1)를 구비한다.

따라서, P형 트랜지스터(M5)의 전기적인 특성을 역할로 이차 제어신호(C1)에서 나타난 하이 상태 최종 논리값 특성이 개선되지만 입력 제어신호(C0)값으로 새롭게 이차적인 제어신호(C1,C2)를 생성하는 제8D도의 회로 구성에서는 기존에 유지하고 있는 논리값과 상반된 논리값으로 천이하는 과도특성이 양호하지 않다.

이와 같은 특성은 제8D도의 회로가 논리값 천이를 거치는 과도 특성에서 M9, M5와 M7 트랜지스터 또는 M6와 M8 트랜지스터가 제공하는 전원공급선(VDD와 GND)의 단락현상을 쉽게 극복하지 못하기 때문이다.

제8E도에 도시한 회로에서는 상기에서 언급된 이차 제어신호(C1)에서 나타난 하이 상태 최종 논리값 특성이 개선되고, 이차 제어신호(C1,C2)가 기존에 유지하는 논리값과 상반된 논리값으로 천이하는 과도특성이 개선된 구조이다.

제8E도에 도시된 회로에서는 상기한 제8D도의 회로에 있어서 기존의 N형 트랜지서트(M8)와 병렬로 또다른 N형 트랜지스터(M10)를 추가하는 구성으로서, 추가된 N형 트랜지스터(M10)의 제어단자는 논리값 천이에 따르는 과도특성을 향상시키기 위해 입력 제어신호(C0)를 직접 연결한다.

그리고 제8E도에 도시한 회로에서는 사용된 트랜지스터(M5,M6,M7,M8,M9 및 M10)의 크기 조절로 회로의 동작특성을 조절할 수 있기 때문에 입력 제어신호(C0)에 의한 잡음 민감성도 쉽게 배제할 수 있다.

상기에서 언급한 바와 같이 스위칭 회로(17,18,19)의 구체적인 회로 구성은 제7도와 제8도의 회로 가운데 설계 목적에 일치하는 회로를 채택하여 사용할 수 있다.

다음에는 래치부(20)의 출력단 회로에 대하여 살펴보자.

일반적으로 칩(Chip) 내부에서 존재하는 부하회로에 전기적 신호를 공급하는 임의의 회로와는 달리 칩의 디지틀 출력단 회로는 칩외부로 연결된 배선을 따라 충분한 전기적 신호를 칩외부의 부하회로에 공급해야한다.

따라서, 제5도의 래치부(20)와 연결된 디지틀 색상신호의 출력단은 출력하려는 색상신호의 디지틀 비트수에 비례한 R.G.B의 전기적 신호정보 출력단이 매 클럭신호에 동기하여 칩외부로 디지틀 색상신호를 출력하기 때문에 전기적 신호의 양이 매우 클 뿐 아니라 이 전기적 신호를 공급하는 전원공급의 전위가 불규칙적으로 흔들리는 과도특성을 보인다.

이와같이 칩내부에 배선된 전위공급선(VDD,GND)의 전위 흔들림은 칩외부와 순간적으로 전위차이를 보이기 때문에 디지틀신호 판단기준에서 살펴보면 칩의 입력단에 외부로부터 인가된 전기적 신호가 디지틀인 경우에 순간적으로 의도되지 않은 디지틀값으로 인식되기도 한다.

상기의 문제점을 피하기 위해 칩의 동작속도를 낮추어야 하는 불편이 따르는데, 이를 해결하기 위해서는 디지틀 출력단에 위치하는 출력회로에 공급하는 전원공급선(VDD,GND)이 기타 입력단 및 칩내부회로에 공급하는 전원공급선(VDD,GND)과는 독립적인 배선을 가지도록 할 수 있다.

따라서, 상기와 같이 구성되어 동작하는 본 발명은, 멀티미디어 분야에서 색상신호의 화면처리와 색상 데이터의 용이한 저장을 간단한 회로 구성으로 가능하게 하며, 색상 데이터의 가공을 광범위하게 활용할 수 있도록 하는 효과가 있다.

본 발명은, 여러 실시예들에 대해 상세히 기술되었고, 본 기술에 숙련된 사람들은 본원내에서 변경안 및 수정안이 있을 수 있음을 상술한 내용으로부터 명백히 알 수 있을 것이다. 그러므로 첨부된 특허청구의 범위는 본 발명의 사상내에 상기와 같은 모든 변경안과 수정안을 커버할 수 있음을 알 수있다.

Claims

화면 디스플레이 제어부로부터 화소 번지값을 입력받는 제1래치수단(1)과, 외부의 마이크로 프로세서로부터 제어신호를 입력받아 전달하고 색상정보를 입력받아 마이크로 프로세서로 전달하는 마이크로 프로세서 인터페이스부(8)과, 마이크로 프로세서로부터 마이크로 프로세서 인터페이스부(8)을 통해 전달되는 제어신호에 따라 제1래치수단(1)을 통해 입력받은 화소 번지값을 선택적으로 마스킹(Masking)하는 화소 마스크 레지스터(2)와, 마이크로 프로세서부터 전달받은 임의의 번지수에 색상정보를 저장하여 두었다가 상기 화소 마스크 레지스터(2)를 통해 화소 번지값을 입력받으면 해당 번지수에 저장된 색상정보를 출력하는 색상 파렛트램(3)과, 색상정보를 일시 저장하였다가 출력하는 제2래치수단(4)과, 상기 제2래치수단(4)의 출력을 아날로그정보로 변환하여 최종 출력하는 3개의 디지틀/아날로그 변환수단(5,6,7)을 구비하는 파렛트램을 포함한 디지틀/아날로그 변환장치에 있어서, 입력되는 상기 파렛트램(3)에서 출력되는 색상정보와, 영상매체용 이미지 색상신호를 입력받아 외부의 제어회로로부터 입력되는 제어신호에 따라 선택하여 상기 제2래치수단(4)으로 출력하는 제1스위칭수단(18)을 더 구비하는 것을 특징으로 하는 파렛트램을 포함하는 멀티미디어용 디지틀/아날로그 변환장치.
제1항에 있어서, 상기 제1스위칭수단(18)에서 출력되는 신호와 상기 파렛트램(3)에서 출력되는 색상정보를 입력받아 외부의 제어회로로부터 입력되는 제어신호(제어 3)에 따라 한 종류를 선택하여 출력하는 제2스위칭수단(19), 및 상기 제2스위칭수단(19)의 출력을 입력받아 별도로 설치되는 디지틀 색상신호 출력단으로 디지틀 색상신호값을 출력하는 제3래치수단(20)을 더 구비하는 것을 특징으로 하는 파렛트램을 포함하는 멀티미디어용 디지틀/아날로그 변환장치.
제1항에 있어서, 외부의 디지틀 이미지 색상신호를 상기 제1래치수단(1)으로 입력시키는 이미지 색상신호 입력라인과, 상기 파렛트램(3)에서 출력되는 색상정보와 제1래치수단(1)을 통해 화소 번지값 대신에 입력되는 디지틀 이미지 색상시호를 입력받아 색상신호 디스플레이를 제어하기 위해 한 종류를 선택하여 상기 제1스위칭수단(18)으로 색상 파렛트램(3)의 색상정보 대신에 제공하는 제3스위칭수단(17)을 더 구비하도록 한 것을 특징으로 하는 파렛트램을 포함하는 멀티미디어용 디지틀/아날로그 변환장치.
제2항에 있어서, 외부를 디지틀 이미지 색상신호를 상기 제1래치수단(1)으로 입력시키는 이미지 색상신호 입력라인과, 상기 파렛트램(3)에서 출력되는 색상정보와 제1래치수단(1)을 통해 화소 번지값 대신에 입력되는 디지틀 이미지 색상신호를 입력받아 색상신호 디스플레이를 제어하기 위해 한 종류를 선택하여 상기 제1 및 제2스위칭수단(18,17)에 색상 파렛트램(3)의 색상정보 대신에 제공하는 제3스위칭수단(17)을 더 구비하도록 한 것을 특징으로 하는 파렛트램을 포함하는 멀티미디어용 디지틀/아날로그 변환장치.
제4항에 있어서, 상기 제1, 제2, 제3스위칭수단(18,19,17) 각각은, 하나의 비트를 처리하는 단위 스위치를 입력되는 신호의 비트수 만큼 구비하는데, 상기 단위 스위치는, 외부 제어부의 제어신호(제어 1, 제어2, 제어 3 : 이하, C0라 함)를 제어단으로 입력받고 입출력 일단으로는 입력신호(IN1,IN2)를 입력받는 P형 및 N형 트랜지스터(M1,M2)와, 상기 P형 및 N형 트랜지스터(M1,M2) 입출력 타단에 입력단이 공통으로 연결되어 스위칭된 결과신호를 출력하는 제1논리소자(G1) : 및 상기 제1논리소자(G1)와 입출력 단자가 서로 상반되는 입출력 연결 상태를 가지도록 병렬로 연결되는 제2논리소자(G2)를 구비한 것을 특징으로 하는 파렛트램을 포함하는 멀티미디어용 디지틀/아날로그 변환장치.
제4항에 있어서, 상기 제1, 제2, 제3스위칭수단(18,19,17) 각각은, 하나의 비트를 처리하는 단위 스위치를 입력되는 신호의 비트수 만큼 구비하는데, 상기 단위 스위치는, 입력되는 제어신호(C0)를 제어단으로 입력받고 입출력 일단으로는 입력신호(IN1,IN2)를 입력받는 제1P형 및 제1N형 트랜지스터(M1,M2)와, 상기 제1P형 트랜지스터(M1)와 병렬로 연결되어 동일한 입출력 연결 상태를 가지는 제2N형 트랜지스터(M3)와, 상기 제1N형 트랜지스터(M2)와 병렬로 연결되어 동일한 입출력 연결 상태를 가지는 제2P형 트랜지스터(M4)와, 상기 P형 및 N형 트랜지스터(M1,M2) 입출력 타단에 입력단이 공통으로 연결도어 스위칭된 결과신호를 출력하는 제1논리소자(G1) : 및 상기 제어신호(C0)를 입력받아 반전시켜 상기 제2P형 및 제2N형 트랜지스터(M4,M3)의 제어단에 제공하는 제2논리소자(G3)를 구비한 것을 특징으로 하는 파렛트램을 포함하는 멀티미디어용 디지틀/아날로그 변환장치.
제4항에 있어서, 상기 제1, 제2, 제3스위칭수단(18,19,17) 각각은, 하나의 비트를 처리하는 단위 스위치를 입력되는 신호의 비트수 만큼 구비하는데, 상기 단위 스위치는, 제어신호를 제어단으로 각각 입력받고 각각의 입출력 일단은 전원선(Vdd)에 연결된 제1N형 트랜지스터(M9) 및 제1P형 트랜지스터(M6)와 : 입출력 일단은 상기 제1N형 트랜지스터(M9)의 입출력 타단에 연결되고, 입출력 타단은 접지선(GND)에 연결되며 제어단은 상기 제1P형 트랜지스터(M6)의 입출력 타단에 연결된 제2N형 트랜지스터(M7)와 : 입출력 일단은 상기 제1P형 트랜지스터(M6)의 입출력 타단에 연결되고, 입출력 타단은 접지선(GND)에 연결되며 제어단은 상기 제1N형 트랜지스터(M9)의 입출력 타단에 연결된 제3N형 트랜지스터(M8)와 : 입출력단은 상기 제1N형 트랜지스터(M9)의 입출력단과 병렬로 연결되며, 제어단은 상기 제2N형 트랜지스터(M7)의 제어단에 병렬로 연결되는 제2P형 트랜지스터(M5)와 : 입출력단이 서로 병렬로 연결되어 일입력신호(IN1)를 입출력 일단은 입력받고, 제어단은 상기 제1 및 제2N형 트랜지스터(M9,M7)와 제2P형 트랜지스터(M5)의 접속점과, 상기 제1P형 트랜지스터(M6)와 제3N형 트랜지스터(M8)의 접속점에 각각 연결된 제3P형 트랜지스터(M1) 및 제4N형 트랜지스터(M3)와 : 입출력단이 서로 병렬로 연결되어 타입력신호(IN2)를 입출력 일단으로 입력받고, 제어단은 상기 제1 및 제2N형 트랜지스터와 제2P형 트랜지스터(M5)의 접속점과, 상기 제1P형 트랜지스터(M6)와 제3N형 트랜지스터(M8)의 접속점에 각각 연결된 제5N형 트랜지스터(M2) 및 제4P형 트랜지스터(M4) : 및 상기 제3P형 트랜지스터(M1) 및 제4N형 트랜지스터(M3)와 상기 제5N형 트랜지스터(M2) 및 제4P형 트랜지스터(M4)의 입출력 타단에 공통으로 입력단이 연결되어 선택된 입력신호(IN1 또는 IN2)를 출력하는 논리소자(G1)를 구비하는 것을 특징으로 하는 파렛트램을 포함하는 멀티미디어용 디지틀/아날로그 변환장치.
제4항에 있어서, 상기 제1, 제2 및 제3스위칭수단(18,19,17) 각각은, 하나의 비트를 처리하는 단위 스위치를 입력되는 신호의 비트수 만큼 구비하는데, 상기 단위 스위치는, 제어신호를 제어단으로 각각 입력받고 각각의 입출력 일단은 전원선(Vdd)에 연결된 제1N형 트랜지스터(M9) 및 제1P형 트랜지스터(M6)와 : 입출력 일단은 상기 제1N형 트랜지스터(M9)의 입출력 타단에 연결되고, 입출력 타단은 접지선(GND)에 연결되며 제어단은 상기 제1P형 트랜지스터(M6)의 입출력 타단에 연결된 제2N형 트랜지스터(M7)와 : 입출력 일단은 상기 제1P형 트랜지스터(M6)의 입출력 타단에 연결되고, 입출력 타단은 접지선(GND)에 연결되며 제어단은 상기 제1N형 트랜지스터(M9)의 입출력 타단에 연결된 제3N형 트랜지스터(M8)와 : 입출력단은 상기 제1N형 트랜지스터(M9)의 입출력단과 병렬로 연결되며, 제어단은 상기 제2N형 트랜지스터(M7)의 제어단에 병렬로 제2P형 트랜지스터(M5)와 : 입출력단은 상기 제3N형 트랜지스터(M8)의 입출력단과 병렬로 연결되며, 제어단은 상기 제어신호 C0가 입력되는 제4N형 트랜지스터(M10)와 : 입출력단이 서로 병렬로 연결되어 일입력신호(IN1)를 입출력 일단으로 입력받고, 제어단은 상기 제1 및 제2형 트랜지스터(M9,M7)와 제2P형 트랜지스터(M5)의 접속점과, 상기 제1P형 트랜지스터(M6)와 제3 및 제4N형 트랜지스터(M8,M10)의 접속점에 각각 연결된 제3P형 트랜지스터(M1) 및 제5N형 트랜지스터(M3)와 : 입출력단이 서로 병렬로 연결되어 타입력신호(IN2)를 입출력 일단으로 입력받고, 제어단은 상기 제1 및 제2N형 트랜지스터와 제2P형 트랜지스터(M5)의 접속점과, 상기 제1P형 트랜지스터(M6)와 제3 및 제4N형 트랜지스터(M8,M10)의 접속점에 각각 연결된 제6N형 트랜지스터(M2) 및 제4P형 트랜지스터(M4) ; 및 상기 제3P형 트랜지스터(M1) 및 제5N형 트랜지스터(M3)와 상기 제6N형 트랜지스터(M2) 및 제4P형 트랜지스터(M4)의 입출력 타단에 공통으로 입력단이 연결되어 선택된 입력신호(IN1 또는 IN2)를 출력하는 논리소자(G1)를 구비하는 것을 특징으로 하는 파렛트램을 포함하는 멀티미디어용 디지틀/아날로그 변환장치.
제4항에 있어서, 외부로부터 입력되는 상기 제1, 제2, 제3스위칭 회로(18,19,17)의 제어신호(C0)는 화면에 색상을 디스플레이하는 신호흐름을 제어하며 전체 회로의 동작 기준이 되는 화소클럭(Pixel Clock)과 비동기적으로 인가되는 것을 특징으로 하는 파렛트램을 포함하는 멀티미디어용 디지틀/아날로그 변환장치.
제3항에 있어서, 상기 래치수단(1)을 거쳐 상기 제3스위칭수단(17)의 입력단으로 인가되는 이미지 색상신호와, 상기 제3스위칭수단(17)의 다른 입력인 화소 번지값의 입력에 따른 색상 파렛트램(3)의 출력 색상신호의 도달시간을 맞추기 위해 상기 제1래치수단(1)과 상기 제3스위칭수단(17) 사이에 삽입 연결되는 파이프라인(Pipeline)시간 지연수단을 더 구비하는 것을 특징으로 하는 파렛트램을 포함하는 멀티미디어용 디지틀/아날로그 변환장치.
제1항에 있어서, 상기 제1스위칭수단(18)으로 외부에서 직접 인가되는 영상매체용 이미지 색상신호와 상기 파렛트램(3)의 출력 색상신호와의 도달시간을 맞추기 위하여 상기 영상매체용 이미지 색상신호의 입력단과 상기 제1스위칭수단(18)의 입력단 사이에 삽입 연결되는 파이프라인 지연수단을 더 구비하는 것을 특징으로 하는 파렛트램을 포함하는 멀티미디어용 디지틀/아날로그 변환장치.