JPH06308197A - Ｉｃ素子試験装置 - Google Patents
Ｉｃ素子試験装置Info
- Publication number
- JPH06308197A JPH06308197A JP5099962A JP9996293A JPH06308197A JP H06308197 A JPH06308197 A JP H06308197A JP 5099962 A JP5099962 A JP 5099962A JP 9996293 A JP9996293 A JP 9996293A JP H06308197 A JPH06308197 A JP H06308197A
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- JP
- Japan
- Prior art keywords
- voltage
- test
- power supply
- test pattern
- unit
- Prior art date
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- Withdrawn
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31924—Voltage or current aspects, e.g. driver, receiver
Abstract
(57)【要約】
【目的】 バンプテスト用の電圧変動を行うとき、短時
間で電圧変動可能としたＩＣ素子試験装置を提供するこ
とである。 【構成】 被試験素子に対してテストパターンを印加
し、また電圧を変化させて試験を行うＩＣ素子試験装置
において、テストパターンとトリガ信号を出力するテス
トパターン発生部６と、重畳電圧を出力する重畳電源部
７と、この重畳電圧を被試験素子に印加する電圧に重畳
する電圧重畳部５を設け、前記テストパターン発生部６
から出力されるトリガ信号にもとづき重畳電源部７が重
畳電圧を電圧重畳部５に送出し、被試験素子に印加され
る電圧を低下させるように構成した。
間で電圧変動可能としたＩＣ素子試験装置を提供するこ
とである。 【構成】 被試験素子に対してテストパターンを印加
し、また電圧を変化させて試験を行うＩＣ素子試験装置
において、テストパターンとトリガ信号を出力するテス
トパターン発生部６と、重畳電圧を出力する重畳電源部
７と、この重畳電圧を被試験素子に印加する電圧に重畳
する電圧重畳部５を設け、前記テストパターン発生部６
から出力されるトリガ信号にもとづき重畳電源部７が重
畳電圧を電圧重畳部５に送出し、被試験素子に印加され
る電圧を低下させるように構成した。
Description
【０００１】
【産業上の利用分野】本発明はＩＣ（Integrated Circu
it) 素子試験装置に係り、特にバンプテスト用の電圧変
動付与制御を行う試験装置に関する。
it) 素子試験装置に係り、特にバンプテスト用の電圧変
動付与制御を行う試験装置に関する。
【０００２】
【従来の技術】ＩＣ素子、例えばメモリ素子では電源電
圧の変動によりどのような影響を受けるのかをテストす
るバンプテスト（Bump Test)がテステ項目の１つとして
行われる。従来のメモリテスタの如き試験装置では、こ
のバンプテストを行うために、図６（Ａ）に示す如く、
例えばＣＰＵにより構成される主制御部２０と、電源電
圧制御部２１と、電源部２２を設け、被試験素子１であ
るＩＣ素子に対して電源部２２から電圧を供給し、また
テストパターン発生部２３よりテストパターンを入力す
るように構成する。
圧の変動によりどのような影響を受けるのかをテストす
るバンプテスト（Bump Test)がテステ項目の１つとして
行われる。従来のメモリテスタの如き試験装置では、こ
のバンプテストを行うために、図６（Ａ）に示す如く、
例えばＣＰＵにより構成される主制御部２０と、電源電
圧制御部２１と、電源部２２を設け、被試験素子１であ
るＩＣ素子に対して電源部２２から電圧を供給し、また
テストパターン発生部２３よりテストパターンを入力す
るように構成する。
【０００３】被試験素子１のテストに際し、主制御部２
０は、電源部２２から被試験素子１への印加電圧Ｖｃｃ
を、例えばＶｃｃ＝５Ｖにするため、電源電圧制御部２
１に対しＶｃｃ＝５Ｖにする制御命令を出力する。
０は、電源部２２から被試験素子１への印加電圧Ｖｃｃ
を、例えばＶｃｃ＝５Ｖにするため、電源電圧制御部２
１に対しＶｃｃ＝５Ｖにする制御命令を出力する。
【０００４】これにより電源電圧制御部２１は電源部２
２をオフからオンにする。電源部２２から出力されて被
試験素子１に対する印加電圧は、安定時間Ｔ1 を経過し
て、正常状態である５Ｖに安定したのち、主制御部２０
はテストパターン発生部２３に対して第１テストパター
ンスタート命令を出力する。
２をオフからオンにする。電源部２２から出力されて被
試験素子１に対する印加電圧は、安定時間Ｔ1 を経過し
て、正常状態である５Ｖに安定したのち、主制御部２０
はテストパターン発生部２３に対して第１テストパター
ンスタート命令を出力する。
【０００５】これによりテストパターン発生部２３は、
第１テストパターンを出力して被試験素子１に入力し、
印加電圧が５Ｖのとき、つまり正常状態のときのテスト
が行われる。
第１テストパターンを出力して被試験素子１に入力し、
印加電圧が５Ｖのとき、つまり正常状態のときのテスト
が行われる。
【０００６】次にバンプテストを行う場合、主制御部２
０は例えばＶｃｃ＝４．５Ｖにする制御命令を電源電圧
制御部２１に出力する。これにもとづき電源電圧制御部
２１は、電源部２２を被試験素子１へ印加電圧が４．５
Ｖになるように制御する。そして安定時間Ｔ2 後にこの
印加電圧が４．５Ｖに安定されるので、主制御部２０は
テストパターン発生部２３に対して第２テストパターン
スタート命令を出力する。
０は例えばＶｃｃ＝４．５Ｖにする制御命令を電源電圧
制御部２１に出力する。これにもとづき電源電圧制御部
２１は、電源部２２を被試験素子１へ印加電圧が４．５
Ｖになるように制御する。そして安定時間Ｔ2 後にこの
印加電圧が４．５Ｖに安定されるので、主制御部２０は
テストパターン発生部２３に対して第２テストパターン
スタート命令を出力する。
【０００７】これによりテストパターン発生部２３は、
第２テストパターンを出力して、被試験素子１に入力
し、印加電圧が４．５Ｖのとき、つまり電源が変動した
ときの状態のテストが行われる。なお、第２テストパタ
ーンは第１テストパターンと同じパターンを使用しても
よい。
第２テストパターンを出力して、被試験素子１に入力
し、印加電圧が４．５Ｖのとき、つまり電源が変動した
ときの状態のテストが行われる。なお、第２テストパタ
ーンは第１テストパターンと同じパターンを使用しても
よい。
【０００８】
【発明が解決しようとする課題】このように、従来の場
合には、主制御部２０からの制御命令により、電源部２
２の出力電圧値自体を変化させているために、長い安定
時間が必要で応答が遅く、この電源出力が安定する時
間、バンプテストのときのテストパターンの走行を待た
せることが必要となる。そのため障害モードによっては
この時間内で正常に復帰してしまい、バンプテストが有
効でなくなることがあった。
合には、主制御部２０からの制御命令により、電源部２
２の出力電圧値自体を変化させているために、長い安定
時間が必要で応答が遅く、この電源出力が安定する時
間、バンプテストのときのテストパターンの走行を待た
せることが必要となる。そのため障害モードによっては
この時間内で正常に復帰してしまい、バンプテストが有
効でなくなることがあった。
【０００９】例えばビットライン・チャージ用のトラン
ジスタが、この電源電圧低下状態の場合に一時的にオフ
となるものの、ある時間経過すると再びオンになって正
常に復帰し、障害状態でなくなるようなものについて、
これを検出することができないという問題があった。
ジスタが、この電源電圧低下状態の場合に一時的にオフ
となるものの、ある時間経過すると再びオンになって正
常に復帰し、障害状態でなくなるようなものについて、
これを検出することができないという問題があった。
【００１０】したがって本発明の目的は、バンプテスト
時における電圧変化を短時間に可能とする試験装置を提
供することである。
時における電圧変化を短時間に可能とする試験装置を提
供することである。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、図１に示す如く、主制御部２と、電源
電圧制御部３と、電源部４と、電圧重畳部５と、テスト
パターン発生部６と、重畳電源部７を設け、被試験素子
１に対しては電圧重畳部５を経由した電圧を印加する。
め、本発明では、図１に示す如く、主制御部２と、電源
電圧制御部３と、電源部４と、電圧重畳部５と、テスト
パターン発生部６と、重畳電源部７を設け、被試験素子
１に対しては電圧重畳部５を経由した電圧を印加する。
【００１２】
【作用】被試験素子１のテストに際し、主制御部２は電
源電圧制御部３に対しＶｃｃ＝５Ｖにする制御命令を出
力する。これにより電源電圧制御部３は電源部４をオフ
からオンにし、電源部４はＶｃｃ＝５Ｖを出力する。こ
のとき、重畳電源部７からの出力はゼロであり、電源部
４から出力される直流電圧は何等制御されず、そのまま
被試験素子１に印加される。
源電圧制御部３に対しＶｃｃ＝５Ｖにする制御命令を出
力する。これにより電源電圧制御部３は電源部４をオフ
からオンにし、電源部４はＶｃｃ＝５Ｖを出力する。こ
のとき、重畳電源部７からの出力はゼロであり、電源部
４から出力される直流電圧は何等制御されず、そのまま
被試験素子１に印加される。
【００１３】主制御部２は、テストパターン発生部６に
対して第１テストパターンスタート命令を出力すれば、
テストパターン発生部６は第１テストパターンを被試験
素子１に送出し、これにより、電源電圧が正常時のテス
トを行う。
対して第１テストパターンスタート命令を出力すれば、
テストパターン発生部６は第１テストパターンを被試験
素子１に送出し、これにより、電源電圧が正常時のテス
トを行う。
【００１４】バンプテストを行う場合、主制御部２はテ
ストパターン発生部６に対しバンプテストスタート命令
を出力する。これによりテストパターン発生部６は、ま
ず重畳電源部７に対して、電源部４の出力電圧をバンプ
用の電圧に減圧するような出力を発生させ、これを電圧
重畳部５に送出する。これにより電源部４の出力電圧
は、電圧重畳部５において、短時間にバンプ用電圧に低
下するので、それからテストパターン発生部６は、第２
テストパターンを発生してこれを被試験素子１に送出
し、これによりバンプテストを行う。
ストパターン発生部６に対しバンプテストスタート命令
を出力する。これによりテストパターン発生部６は、ま
ず重畳電源部７に対して、電源部４の出力電圧をバンプ
用の電圧に減圧するような出力を発生させ、これを電圧
重畳部５に送出する。これにより電源部４の出力電圧
は、電圧重畳部５において、短時間にバンプ用電圧に低
下するので、それからテストパターン発生部６は、第２
テストパターンを発生してこれを被試験素子１に送出
し、これによりバンプテストを行う。
【００１５】このとき、被試験素子１ではバンプ用の電
圧への低下制御が行われてから短時間にテストを行うこ
とになるので、従来のように電圧低下が行われてからバ
ンプテストの開始までに、電源電圧安定のために、長時
間を必要としないので、障害を正確に検出することがで
きる。
圧への低下制御が行われてから短時間にテストを行うこ
とになるので、従来のように電圧低下が行われてからバ
ンプテストの開始までに、電源電圧安定のために、長時
間を必要としないので、障害を正確に検出することがで
きる。
【００１６】
【実施例】本発明の第１実施例を図２にもとづき説明す
る。図２（Ａ）において他図と同符号部は同一部を示
し、１は被試験素子、２は主制御部、３は電源電圧制御
部、４は電源部、５は電圧重畳部、６はテストパターン
発生部、７は重畳電源部である。
る。図２（Ａ）において他図と同符号部は同一部を示
し、１は被試験素子、２は主制御部、３は電源電圧制御
部、４は電源部、５は電圧重畳部、６はテストパターン
発生部、７は重畳電源部である。
【００１７】被試験素子１はバンプテストを受けるもの
であってＩＣメモリ素子の如きものである。主制御部２
は試験装置における各種制御を行うものであって例えば
ＣＰＵで構成されている。電源電圧制御部３は主制御部
２からの制御命令を受けて電源部４を制御するものであ
る。
であってＩＣメモリ素子の如きものである。主制御部２
は試験装置における各種制御を行うものであって例えば
ＣＰＵで構成されている。電源電圧制御部３は主制御部
２からの制御命令を受けて電源部４を制御するものであ
る。
【００１８】電源部４は、被試験素子１に印加する直流
電圧を発生するものであり、例えば５Ｖの直流電圧を出
力するものである。電源部４は出力電圧調整用の抵抗が
接続され、その抵抗値を変えることにより出力電圧を調
整しているが、出力電圧を例えば５Ｖに設定しても実際
の出力電圧が５Ｖより大きい、または小さいときはこれ
にもとづき抵抗値を調整するので、安定した出力電圧を
得るまで時間を要することになる。
電圧を発生するものであり、例えば５Ｖの直流電圧を出
力するものである。電源部４は出力電圧調整用の抵抗が
接続され、その抵抗値を変えることにより出力電圧を調
整しているが、出力電圧を例えば５Ｖに設定しても実際
の出力電圧が５Ｖより大きい、または小さいときはこれ
にもとづき抵抗値を調整するので、安定した出力電圧を
得るまで時間を要することになる。
【００１９】電圧重畳部５は電源部４から出力された直
流電圧に対して重畳電源部７より入力された電圧を重畳
して減圧し、例えば４．５Ｖの直流電圧を出力し、また
重畳電源部７より電圧が入力されないときは電源部４か
らの出力、例えば５Ｖをそのまま被試験素子１に出力す
るものであり、例えばトランスで構成されている。この
トランスの１次巻線は電源部４と接続され、２次巻線は
重畳電源部７と接続されている。
流電圧に対して重畳電源部７より入力された電圧を重畳
して減圧し、例えば４．５Ｖの直流電圧を出力し、また
重畳電源部７より電圧が入力されないときは電源部４か
らの出力、例えば５Ｖをそのまま被試験素子１に出力す
るものであり、例えばトランスで構成されている。この
トランスの１次巻線は電源部４と接続され、２次巻線は
重畳電源部７と接続されている。
【００２０】テストパターン発生部６は、主制御部２か
らの命令により被試験素子１をテストするためのテスト
パターンを発生するものであり、バンプテストを行う場
合には、第１テストパターンの出力のあとにトリガ信号
を重畳電源部７に送出し、またバンプテスト用の第２テ
ストパターンを発生する。なお第２テストパターンは第
１テストパターンと同一のパターンでもよい。
らの命令により被試験素子１をテストするためのテスト
パターンを発生するものであり、バンプテストを行う場
合には、第１テストパターンの出力のあとにトリガ信号
を重畳電源部７に送出し、またバンプテスト用の第２テ
ストパターンを発生する。なお第２テストパターンは第
１テストパターンと同一のパターンでもよい。
【００２１】重畳電源部７は、例えばパワーアンプ７−
１で構成され、テストパターン発生部６からトリガ信号
Ｔｇが入力されたとき、一定時間長の一定の大きさの矩
形状信号を出力し、電圧重畳部５の２次側巻線に送出す
る。
１で構成され、テストパターン発生部６からトリガ信号
Ｔｇが入力されたとき、一定時間長の一定の大きさの矩
形状信号を出力し、電圧重畳部５の２次側巻線に送出す
る。
【００２２】第１実施例の動作について説明する。 試験装置により被試験素子１をテストするとき、主制
御部２はまず電源電圧制御部３に制御命令を出力し、電
源部４をオンして被試験素子１に対する印加電圧Ｖｃｃ
＝５Ｖを出力するように制御する。この出力電圧は電圧
重畳部５のトランスの１次巻線を経由して被試験素子１
に印加されるが、安定時間を経過して安定した後に、主
制御部２はテストパターン発生部６に対し第１テストパ
ターンスタート命令を出力する。
御部２はまず電源電圧制御部３に制御命令を出力し、電
源部４をオンして被試験素子１に対する印加電圧Ｖｃｃ
＝５Ｖを出力するように制御する。この出力電圧は電圧
重畳部５のトランスの１次巻線を経由して被試験素子１
に印加されるが、安定時間を経過して安定した後に、主
制御部２はテストパターン発生部６に対し第１テストパ
ターンスタート命令を出力する。
【００２３】これにもとづきテストパターン発生部６
は第１テストパターンを被試験素子１に出力し、正常電
圧状態におけるテストが行われる。 このテストパターンが終了後、テストパターン発生部
６はトリガ信号Ｔｇを重畳電源部７のパワーアンプ７−
１に送出する。これによりパワーアンプ７−１は予め定
められた大きさの矩形状信号を一定時間出力し、これを
電圧重畳部５のトランスの２次巻線に送出する。
は第１テストパターンを被試験素子１に出力し、正常電
圧状態におけるテストが行われる。 このテストパターンが終了後、テストパターン発生部
６はトリガ信号Ｔｇを重畳電源部７のパワーアンプ７−
１に送出する。これによりパワーアンプ７−１は予め定
められた大きさの矩形状信号を一定時間出力し、これを
電圧重畳部５のトランスの２次巻線に送出する。
【００２４】これにより、図２（Ｂ）に示す如く、時
間Ｔ3 の期間被試験素子１に印加される電圧は減少し
て、これがバンプテスト用の電圧である４．５Ｖに低下
しているときに、テストパターン発生部６からバンプテ
スト時の第２テストパターンが送出されて被試験素子１
においてバンプテストが行われる。
間Ｔ3 の期間被試験素子１に印加される電圧は減少し
て、これがバンプテスト用の電圧である４．５Ｖに低下
しているときに、テストパターン発生部６からバンプテ
スト時の第２テストパターンが送出されて被試験素子１
においてバンプテストが行われる。
【００２５】バンプテストを繰返して行うためには、ト
リガ信号Ｔｇを一定周期毎に繰返してパワーアンプ７−
１に印加すれば、その度毎に被試験素子１の印加電圧を
低下させることができる。なお、前記時間Ｔ3 は、例え
ば数マイクロ秒である。
リガ信号Ｔｇを一定周期毎に繰返してパワーアンプ７−
１に印加すれば、その度毎に被試験素子１の印加電圧を
低下させることができる。なお、前記時間Ｔ3 は、例え
ば数マイクロ秒である。
【００２６】このようにして、テストパターン発生部６
から、トリガ信号Ｔｇを出力し、これにもとづき非常に
短時間で被試験素子１への印加電圧を安定して低下させ
ることが可能になり、バンプテストを効率よく行うこと
ができる。
から、トリガ信号Ｔｇを出力し、これにもとづき非常に
短時間で被試験素子１への印加電圧を安定して低下させ
ることが可能になり、バンプテストを効率よく行うこと
ができる。
【００２７】本発明の第２実施例を図３について説明す
る。図３の場合は、重畳電源部７を波形成形部７−２及
びパワーアンプ７−３で構成する。波形成形部７−２は
テストパターン発生部６から印加されたトリガ信号によ
り、波形成形し、電圧変化の時間や電圧レベルを任意に
変化させる信号を出力することができる。そしてこのよ
うに波形成形した信号をパワーアンプ７−３によりパワ
ー増幅して電圧重畳部５に印加する。このようにして電
圧変化の時間や電圧レベルを適宜任意に変化させること
ができるので、被試験素子１に対してより有効なバンプ
テストが可能になる。
る。図３の場合は、重畳電源部７を波形成形部７−２及
びパワーアンプ７−３で構成する。波形成形部７−２は
テストパターン発生部６から印加されたトリガ信号によ
り、波形成形し、電圧変化の時間や電圧レベルを任意に
変化させる信号を出力することができる。そしてこのよ
うに波形成形した信号をパワーアンプ７−３によりパワ
ー増幅して電圧重畳部５に印加する。このようにして電
圧変化の時間や電圧レベルを適宜任意に変化させること
ができるので、被試験素子１に対してより有効なバンプ
テストが可能になる。
【００２８】本発明の第３実施例を図４について説明す
る。図４の場合は、重畳電源部７をパルスジェネレータ
７−４及び増幅回路７−５で構成する。パルスジェネレ
ータ７−４はテストパターン発生部６から印加されたト
リガ信号により、電圧調整及びタイミング調整されたパ
ルスを出力することができるので、これを増幅回路７−
５でパワー増幅して電圧重畳部５に印加することによ
り、これまた電圧変化時間や電圧レベルを適宜調整する
ことができ、より有効なバンプテストが可能となる。
る。図４の場合は、重畳電源部７をパルスジェネレータ
７−４及び増幅回路７−５で構成する。パルスジェネレ
ータ７−４はテストパターン発生部６から印加されたト
リガ信号により、電圧調整及びタイミング調整されたパ
ルスを出力することができるので、これを増幅回路７−
５でパワー増幅して電圧重畳部５に印加することによ
り、これまた電圧変化時間や電圧レベルを適宜調整する
ことができ、より有効なバンプテストが可能となる。
【００２９】本発明の第４実施例を図５について説明す
る。図５の場合は電圧重畳部５をコンデンサＣにより構
成し、重畳電源部７の出力をスイッチＳＷをオンにして
容量カップリングにより印加する。スイッチＳＷは必ず
しも必要ない。このようにコンデンサＣによる容量カッ
プリングによっても被試験素子１に対してバンプテスト
を行うことができる。
る。図５の場合は電圧重畳部５をコンデンサＣにより構
成し、重畳電源部７の出力をスイッチＳＷをオンにして
容量カップリングにより印加する。スイッチＳＷは必ず
しも必要ない。このようにコンデンサＣによる容量カッ
プリングによっても被試験素子１に対してバンプテスト
を行うことができる。
【００３０】なお前記説明は、バンプテスト用電圧を
４．５Ｖの場合について説明したが、本発明は勿論これ
に限定されるものではなく、例えば４．７５Ｖの場合も
同様に実施できる。
４．５Ｖの場合について説明したが、本発明は勿論これ
に限定されるものではなく、例えば４．７５Ｖの場合も
同様に実施できる。
【００３１】
【発明の効果】本発明によれば被試験素子に対するバン
プテストを行うとき、短時間で安定した電源変動電圧を
発生することができる。したがって電源変動に対する集
積回路の動作確認を行う上できわめて有効な試験装置を
提供することができる。
プテストを行うとき、短時間で安定した電源変動電圧を
発生することができる。したがって電源変動に対する集
積回路の動作確認を行う上できわめて有効な試験装置を
提供することができる。
【図１】本発明の原理図である。
【図２】本発明の第１実施例である。
【図３】本発明の第２実施例である。
【図４】本発明の第３実施例である。
【図５】本発明の第４実施例である。
【図６】従来例説明図である。
１ 被試験素子 ２ 主制御部 ３ 電源電圧制御部 ４ 電源部 ５ 電圧重畳部 ６ テストパターン発生部 ７ 重畳電源部
Claims (6)
- 【請求項１】 被試験素子に対してテストパターンを印
加し、また電圧を変化させて試験を行うＩＣ素子試験装
置において、 テストパターンとトリガ信号を出力するテストパターン
発生部（６）と、 重畳電圧を出力する重畳電源部（７）と、 この重畳電圧を被試験素子に印加する電圧に重畳する電
圧重畳部（５）を設け、 前記テストパターン発生部（６）から出力されるトリガ
信号にもとづき重畳電源部（７）が重畳電圧を電圧重畳
部（５）に送出し、被試験素子に印加される電圧を低下
させるようにしたことを特徴とするＩＣ素子試験装置。 - 【請求項２】 前記重畳電源部（７）をパワーアンプで
構成したことを特徴とする請求項１記載のＩＣ素子試験
装置。 - 【請求項３】 前記重畳電源部（７）を波形成形部とパ
ワーアンプで構成したことを特徴とする請求項１記載の
ＩＣ素子試験装置。 - 【請求項４】 前記重畳電源部（７）をパルスジェネレ
ータと増幅回路で構成したことを特徴とする請求項１記
載のＩＣ素子試験装置。 - 【請求項５】 前記電圧重畳部（５）をトランスで構成
したことを特徴とする請求項１記載のＩＣ素子試験装
置。 - 【請求項６】 前記電圧重畳部（５）を結合コンデンサ
により構成したことを特徴とする請求項１記載のＩＣ素
子試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5099962A JPH06308197A (ja) | 1993-04-27 | 1993-04-27 | Ｉｃ素子試験装置 |
| US08/214,309 US5481551A (en) | 1993-04-27 | 1994-03-17 | IC element testing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5099962A JPH06308197A (ja) | 1993-04-27 | 1993-04-27 | Ｉｃ素子試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06308197A true JPH06308197A (ja) | 1994-11-04 |
Family
ID=14261308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5099962A Withdrawn JPH06308197A (ja) | 1993-04-27 | 1993-04-27 | Ｉｃ素子試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5481551A (ja) |
| JP (1) | JPH06308197A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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