JPH10321000A - ダイナミック型ｒａｍとダイナミック型ｒａｍのテスト方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 メモリセルの評価を簡単な構成で正確に行い
得る回路機能を付加したダイナミック型ＲＡＭ。 【解決手段】 複数のデータ線対とワード線の所定の交
点に設け、プレート電極を有するキャパシタの他方の電
極にソース・ドレイン経路が接続されるＭＯＳＦＥＴと
を含む複数のメモリセル、複数のデータ線対の対応する
データ線対のプリチャージ回路、複数のデータ線対の対
応データ線対の間の電圧を所定電圧に増幅する複数のセ
ンスアンプ、中間電圧であるプリチャージ電圧とプレー
ト電圧とを形成する電圧発生回路ＶＧＧ、プレート電極
へのプレート電圧の供給／非供給の制御手段、動作電源
を受ける第１電極、プローブ用の第２電極を備え、供給
／非供給の制御手段がプレート電極へのプレート電圧の
供給の停止時、複数のメモリセルのプレート電圧には任
意電圧を半導体チップ外から第２電極を介し供給可能と
し、複数のプリチャージ回路にプリチャージ電圧を供給
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭとダイナミック型ＲＡＭのテスト方法に関するも
ので、例えば、ハーフプリチャージ方式のダイナミック
型ＲＡＭ（ランダム・アクセス・メモリ）とそのキャパ
シタのテスト技術に利用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】ダイナミック型ＲＡＭにおける１ビット
のメモリセルは、情報記憶キャパシタＣｓとアドレス選
択用ＭＯＳＦＥＴＱｍとからなり、論理“１”，“０”
の情報はキャパシタＣｓに電荷が有るか無いかの形で記
憶される。情報の読み出しは、ＭＯＳＦＥＴＱｍをオン
状態にしてキャパシタＣｓを共通のデータ線Ｄにつな
ぎ、データ線Ｄの電位にキャパシタＣｓに蓄積された電
荷量に応じてどのような変化が起きるかをセンスするこ
とによって行われる。上記キャパシタＣｓは、ゲート電
極とチャンネル間を利用したＭＯＳ容量が利用される。
このため、上記ゲート電極に電源電圧が定常的に供給さ
れること又はイオン打ち込み法によって、ゲート電極下
の半導体表面にチャンネルが形成される。また、上記メ
モリセルの読み出し基準電圧を形成する方式として、デ
ータ線のハーフプリチャージ方式（又はダミーセルレス
方式）が公知である〔例えば、アイエスエスシーシー
ダイジェスト オブ テクニカル ペーバーズ（ISSCC
DIGIST OF TECHNICAL PAPERS）誌１９８４年、第 276頁
〜第 277頁、又は日経マグロウヒル社１９８５年２月１
１日付『日経エレクトロニクス』第 243頁〜第 263頁参
照〕。

【０００３】

【発明が解決しようとする課題】ところで、上記のよう
なダイナミック型メモリセルにおける蓄積電荷量のマー
ジンを評価する手法としては、電源電圧のバンプ試験や
動作電源電圧マージン試験がある。しかしながら、上記
いずれの手法においても、センスアンプや出力回路等の
周辺回路のマージンも込みで評価してしまうので、正確
な蓄積電荷量のマージン評価にはならない。また、個々
のメモリセルの読み出し信号量そのものを直接的に実測
することは、回路技術的に不可能に近いものである。し
たがって、プロセスバラツキによって容量値が減少させ
られたＭＯＳ容量を見い出すことが極めて困難となり、
ダイナミック型ＲＡＭの信頼性を低くする原因となって
いる。

【０００４】この発明の目的は、メモリセルの評価を簡
単な構成で正確に行うことのできる回路機能を付加した
ダイナミック型ＲＡＭとそのテスト方法を提供すること
にある。この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明らかに
なるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数のデータ線対と複数の
ワード線の所定の交点に設けられ、半導体基板の主面の
上に形成されたプレート電極を有するキャパシタと前記
キャパシタの前記プレート電極に対向する他方の電極に
ソース・ドレイン経路が接続されるＭＯＳＦＥＴとをそ
れぞれに含む複数のメモリセル、前記複数のデータ線対
のそれぞれに対して設けられ、対応するデータ線対をプ
リチャージするための複数のプリチャージ回路、前記複
数のデータ線対のそれぞれに対応して設けられ、対応す
るデータ線対の一方と他方の間の電圧を所定電圧に増幅
するための複数のセンスアンプ、前記所定電圧の中間の
電圧であるプリチャージ電圧とプレート電圧とを形成す
る電圧発生回路、所定の制御信号に従って前記複数のメ
モリセルの前記プレート電極への前記プレート電圧の供
給／非供給を制御する手段、動作電源を受けるための第
１電極、前記複数のメモリセルの前記プレート電極に接
続されたプローブ用の第２電極を備えて、前記制御信号
によって前記供給／非供給を制御する手段が前記プレー
ト電極への前記プレート電圧の供給を停止するときに、
前記複数のメモリセルの前記プレート電圧には任意電圧
を半導体チップ外から前記第２電極を介して供給可能と
し、前記複数のプリチャージ回路には前記プリチャージ
電圧を供給する。

【０００６】

【発明の実施の形態】図１には、この発明をダイナミッ
ク型ＲＡＭに適用した場合の一実施例の回路図が示され
ている。同図の各回路素子は、公知のＣＭＯＳ（相補型
ＭＯＳ）集積回路の製造技術によって、１個の単結晶シ
リコンのような半導体基板上において形成される。同図
において、ソース・ドレイン間に直線が付加されたＭＯ
ＳＦＥＴはＰチャンネル型である。

【０００７】特に制限されないが、集積回路は、単結晶
Ｐ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基板表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基板表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極から構成される。ＰチャンネルＭＯＳＦＥＴは、
上記半導体基板表面に形成されたＮ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲー
トを構成する。Ｎ型ウェル領域は、その上に形成された
ＰチャンネルＭＯＳＦＥＴの基板ゲートを構成する。Ｐ
チャンネルＭＯＳＦＥＴの基板ゲートすなわちＮ型ウェ
ル領域は、図１の電源端子Ｖccに結合される。

【０００８】基板バイアス電圧発生回路ＶＢＧは、半導
体基板に供給すべき負のバックバイアス電圧−Ｖbbを発
生する。これによって、ＮチャンネルＭＯＳＦＥＴの基
板ゲートにバックバイアス電圧が加えられることにな
り、そのソース，ドレインと基板間の寄生容量値が減少
させられるため回路の高速動作化が図られると共に基板
に発生する少数キャリアの吸収を行うことができるため
リフレッシュ周期を長くすることができる。

【０００９】集積回路のより具体的な構造は、大まかに
説明すると次のようになる。すなわち、単結晶Ｐ型シリ
コンからなり、かつＮ型ウエル領域が形成された半導体
基板の表面部分のうち、活性領域とされた表面部分以
外、言い換えると半導体配線領域、キャパシタ形成領
域、及びＮチャンネル及びＰチャンネルＭＯＳＦＥＴの
ソース、ドレイン及びチャンネル形成領域（ゲート形成
領域）とされた表面部分以外には、公知の選択酸化法に
よって形成された比較厚い厚さのフィールド絶縁膜が形
成されている。キャパシタ形成領域は、特に制限されな
いが、キャパシタ形成領域上には、比較的薄い厚さの絶
縁膜（酸化膜）を介して１層目ポリシリコン層が形成さ
れている。１層目ポリシリコン層は、フィールド絶縁膜
上まで延長されている。１層目ポリシリコン層の表面に
は、それ自体の熱酸化によって形成された薄い酸化膜が
形成されている。キャパシタ形成領域における半導体基
板表面には、特に制限されないが、イオン打ち込み法に
よるＮ型領域（チャンネル領域）が形成される。これに
よって、１層目ポリシリコン層、薄い絶縁膜及びチャン
ネル領域からなるキャパシタが形成される。フィールド
酸化膜上の１層目ポリシリコン層は、１種の配線とみな
される。

【００１０】チャンネル形成上には、薄いゲート酸化膜
を介してゲート電極とするための２層目ポリシリコン層
が形成されている。この２層目ポリシリコン層は、フィ
ールド絶縁膜上及び１層目ポリシリコン層上に延長され
る。特に制限されないが、後で説明するメモリアレイに
おけるワード線は、２層目ポリシリコン層から構成され
る。フィールド絶縁膜、１層目及び２層目ポリシリコン
層によって覆われていない活性領域表面には、それらを
不純物導入マスクとして使用する公知の不純物導入技術
によってソース、ドレイン及び半導体配線領域が形成さ
れている。

【００１１】１層目及び２層目ポリシリコン層上を含む
半導体基板表面に比較的厚い厚さの層間絶縁膜が形成さ
れ、この層間絶縁膜上には、アルミニュウムからなるよ
うな導体層が形成されている。導体層は、その下の絶縁
膜に設けられたコンタクト孔を介してポリシリコン層、
半導体領域に電気的に結合されている。後で説明するメ
モリアレイにおけるデータ線は、特に制限されないが、
この層間絶縁膜上に延長された導体層から構成される。
層間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフオスフオシリケートガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

【００１２】メモリアレイＭ−ＡＲＹは、特に制限され
ないが、２交点（折り返しビット線）方式とされる。図
１には、その一対の行が具体的に示されている。一対の
平行に配置された相補データ線（ビット線又はディジッ
ト線）Ｄ，／Ｄに、アドレス選択用ＭＯＳＦＥＴＱｍと
情報記憶用キャパシタＣｓとで構成された複数のメモリ
セルのそれぞれの入出力ノードが同図に示すように所定
の規則性をもって配分されて結合されている。ここで、
Ｄに付した／（スラッシュ）は、論理記号のオーバーバ
ーを表している。以下、同じ。

【００１３】プリチャージ回路ＰＣは、代表として示さ
れたＭＯＳＦＥＴＱ５のように、相補データ線Ｄ，／Ｄ
間に設けられたスイッチＭＯＳＦＥＴにより構成され
る。このＭＯＳＦＥＴＱ５は、そのゲートにチップ選択
状態に発生されるプリチャージ信号φpcが供給されるこ
とによって、チップ非選択状態のときにオン状態にされ
る。これにより、前の動作サイクルにおいて、後述する
センスアンプＳＡの増幅動作による相補データ線Ｄ，／
Ｄのハイレベルとロウレベルを短絡して、相補データ線
Ｄ，／Ｄを約Ｖcc／２のプリチャージ電圧とする。な
お、ＲＡＭがチップ非選択状態にされ、上記プリチャー
ジＭＯＳＦＥＴＱ５等がオン状態にされる前に、上記セ
ンスアンプＳＡは非動作状態にされる。これにより、上
記相補データ線Ｄ，／Ｄはハイインピーダンス状態でハ
イレベルとロウレベルを保持するものとなっている。ま
た、ＲＡＭが動作状態にされると、センスアンプＳＡが
動作状態にされる前に上記プリチャージＭＯＳＦＥＴＱ
５等はオフ状態にされる。これにより、相補データ線
Ｄ，／Ｄは、ハイインピーダンス状態で上記ハーフプリ
チャージレベルを保持するものである。

【００１４】このようなハーフプリチャージ方式にあっ
ては、相補データ線Ｄ，／Ｄのハイレベルとロウレベル
を単に短絡して形成するものであるので、低消費電力化
が図られる。また、センスアンプＳＡの増幅動作におい
て、上記プリチャージレベルを中心として相補データ線
Ｄ，／Ｄがハイレベルとロウレベルのようにコモンモー
ドで変化するので、容量カップリングにより発生するノ
イズレベルを低減できるものとなる。

【００１５】センスアンプＳＡは、その単位回路ＵＳＡ
が例示的に示されており、ＰチャンネルＭＯＳＦＥＴＱ
７，Ｑ９と、ＮチャンネルＭＯＳＦＥＴＱ６，Ｑ８とか
らなるＣＭＯＳラッチ回路で構成され、その一対の入出
力ノードが上記相補データ線Ｄ，／Ｄに結合されてい
る。また、上記ラッチ回路には、特に制限されないが、
並列形態のＰチャンネルＭＯＳＦＥＴＱ１２，Ｑ１３を
通して電源電圧Ｖccが供給され、並列形態のＮチャンネ
ルＭＯＳＦＥＴＱ１０，Ｑ１１を通して回路の接地電圧
Ｖssが供給される。これらのパワースイッチＭＯＳＦＥ
ＴＱ１０，Ｑ１１及びＭＯＳＦＥＴＱ１２，Ｑ１３は、
同じメモリマット内の他の同様な行に設けられたラッチ
回路（単位回路）に対して共通に用いられる。言い換え
るならば、同じメモリマット内のラッチ回路におけるＰ
チャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴと
はそれぞれそのソースＰＳ及びＳＮが共通接続される。

【００１６】上記ＭＯＳＦＥＴＱ１０，Ｑ１２のゲート
には、動作サイクルではセンスアンプＳＡを活性化させ
る相補タイミングパルスφpa1 ，／φpa1 が印加され、
ＭＯＳＦＥＴＱ１１，Ｑ１３のゲートには、上記タイミ
ングパルスφpa1 ，／φpa1より遅れた、相補タイミン
グパルスφpa2 ，／φpa2 が印加される。このようにす
ることによって、センスアンプＳＡの動作は２段階に分
けられる。タイミングパルスφpa1,／φpa1 が発生され
たとき、すなわち第１段階においては、比較的小さいコ
ンダクタンスを持つＭＯＳＦＥＴＱ１０及びＱ１２によ
る電流制限作用によってメモリセルからの一対のデータ
線間に与えられた微小読み出し電圧は、不所望なレベル
変動を受けることなく増幅される。上記センスアンプＳ
Ａでの増幅動作によって相補データ線電位の差が大きく
された後、タイミングパルスφpa2,／φpa2 が発生され
ると、すなわち第２段階に入ると、比較的大きなコンダ
クタンスを持つＭＯＳＦＥＴＱ１１，Ｑ１３がオン状態
にされる。センスアンプＳＡの増幅動作は、ＭＯＳＦＥ
ＴＱ１１，Ｑ１３がオン状態にされることによって速く
される。このように２段階に分けて、センスアンプＳＡ
の増幅動作を行わせることによって、相補データ線の不
所望なレベル変化を防止しつつデータの高速読み出しを
行うことができる。

【００１７】ロウデコーダＲ−ＤＣＲは、特に制限され
ないが、２分割されたロウデコーダＲ−ＤＣＲ１とＲ−
ＤＣＲ２との組み合わせによって構成される。同図に
は、第２のロウデコーダＲ−ＤＣＲ２の１回路分（ワー
ド線４本分）が代表として示されている。図示の構成に
従うと、アドレス信号／ａ２〜／ａｍを受けるＮチャン
ネルＭＯＳＦＥＴＱ３２〜Ｑ３４と、ＰチャンネルＭＯ
ＳＦＥＴＱ３５〜Ｑ３７とで構成されたＣＭＯＳ回路に
よるＮＡＮＤ（ナンド）回路で上記４本分のワード線選
択信号が形成される。このＮＡＮＤ回路の出力は、ＣＭ
ＯＳインバータＩＶ１で反転され、カットＭＯＳＦＥＴ
Ｑ２８〜Ｑ３１を通して、スイッチ回路としての伝送ゲ
ートＭＯＳＦＥＴＱ２４〜Ｑ２７のゲートに伝えられ
る。

【００１８】第１のロウデコーダＲ−ＤＣＲ１は、その
具体的回路を図示しないが、２ビットの相補アドレス信
号ａ０，／ａ０及びａ１，／ａ１で形成されたデコード
信号によって選択される上記同様な伝送ゲートＭＯＳＦ
ＥＴとカットＭＯＳＦＥＴとからなるスイッチ回路を通
してワード線選択タイミング信号φｘから４通りのワー
ド線選択タイミング信号φx00 ないしφx11 を形成す
る。これらのワード線選択タイミング信号φx00 〜φx1
1 は、上記伝送ゲート上記ＭＯＳＦＥＴＱ２４〜Ｑ２７
を介して各ワード線に伝えられる。

【００１９】特に制限されないが、タイミング信号φx0
0 は、アドレス信号／ａ０及び／ａ１がハイレベルにさ
れているとき、タイミング信号φｘに同期してハイレベ
ルにされる。同様に、タイミング信号φx01 、φx10 及
びφx11 は、それぞれアドレス信号ａ０及び／ａ１、及
び／ａ０及びａ１、及びａ０及びａ１がハイレベルにさ
れているときタイミング信号φｘに同期してハイレベル
にされる。

【００２０】これによって、アドレス信号ａ１及び／ａ
１は、複数のワード線のうちのデータ線Ｄに結合された
メモリセルに対応されたワード線群（Ｗ０、Ｗ１、以
下、第１ワード線群と称する）と、データ線Ｄに結合さ
れたメモリセルに対応されたワード線群（Ｗ２、Ｗ３、
以下、第２ワード線群と称する）とを識別するための一
種のワード線群選択信号とみなされる。

【００２１】ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２
のようにロウデコーダを２分割することによって、ロウ
デコーダＲ−ＤＣＲ２のピッチ（間隔）とワード線のピ
ッチとを合わせることができる。その結果、無駄な空間
が半導体基板上に生じない。各ワード線と接地電位との
間には、ＭＯＳＦＥＴＱ２０〜Ｑ２３が設けられ、その
ゲートに上記ＮＡＮＤ回路の出力が印加されることによ
って、非選択時のワード線を接地電位に固定させるもの
である。特に制限されないが、上記ワード線には、その
遠端側（デコーダ側と反対側の端）にリセット用のＭＯ
ＳＦＥＴＱ１〜Ｑ４が設けられており、リセットパルス
φpwを受けてこれらのＭＯＳＦＥＴＱ１〜Ｑ４がオン状
態となることによって、選択されたワード線がその両端
から接地レベルにリセットされる。

【００２２】カラムスイッチＣ−ＳＷは、代表として示
されているＭＯＳＦＥＴＱ４２，Ｑ４３のように、相補
データ線Ｄ，／Ｄと共通相補データ線ＣＤ，／ＣＤを選
択的に結合させる。これらのＭＯＳＦＥＴＱ４２，Ｑ４
３のゲートには、カラムデコーダＣ−ＤＣＲからの選択
信号が供給される。

【００２３】ロウアドレスバッファＲ−ＡＤＢは、外部
端子から供給されたロウアドレスストローブ信号／ＲＡ
Ｓに基づいて後述するタイミング発生回路ＴＧにより形
成されたタイミング信号（図示せず）により動作状態に
され、その動作状態において上記ロウアドレスストロー
ブ信号／ＲＡＳに同期して外部端子から供給されたアド
レス信号Ａ０〜Ａｍを取り込み、それを保持するととに
内部相補アドレス信号ａ０〜ａｍを形成して上記ロウア
ドレスデコーダＲ−ＤＣＲ１及びＲ−ＤＣＲ２に伝え
る。ここで、上記外部端子から供給されたアドレス信号
Ａ０と同相の内部アドレス信号ａ０と逆相の内部アドレ
ス信号／ａ０とを合わせて相補アドレス信号ａ０のよう
に表している（以下、同じ）。ロウアドレスデコーダＲ
−ＤＣＲ１とＲ−ＤＣＲ２は、上述のように上記相補ア
ドレス信号ａ０〜ａｍを解読して、ワード線選択タイミ
ング信号φｘに同期してワード線の選択動作を行う。

【００２４】一方、カラムアドレスバッファＣ−ＡＤＢ
は、外部端子から供給されたカラムアドレスストローブ
信号／ＣＡＳに基づいて後述するタイミング発生回路Ｔ
Ｇにより形成されたタイミング信号（図示せず）により
動作状態にされ、その動作状態において上記カラムアド
レスストローブ信号／ＣＡＳに同期して外部端子から供
給されたアドレス信号Ａ０〜Ａｎを取り込み、それを保
持するととに内部相補アドレス信号ａ０〜ａｎを形成し
てカラムアドレスデコーダＣ−ＤＣＲに伝える。

【００２５】カラムデコーダＣ−ＤＣＲは、データ線選
択タイミング信号φｙによってカラム選択タイミングが
制御され、カラムアドレスバッファＣ−ＡＤＢから供給
される内部アドレス信号ａ０〜ａｎと逆相のアドレス信
号／ａ０〜／ａｎからなる相補アドレス信号ａ０〜ａｎ
を解読することによって上記カラムスイッチＣ−ＳＷに
供給すべき選択信号を形成する。なお、同図において
は、ロウアドレスバッファＲ−ＡＤＢとカラムアドレス
バッファＣ−ＡＤＢを合わせてアドレスバッファＲ，Ｃ
−ＡＤＢのように表している。

【００２６】上記共通相補データ線ＣＤ，／ＣＤ間に
は、上記同様なプリチャージ回路を構成するプリチャー
ジＭＯＳＦＥＴＱ４４が設けられている。この共通相補
データ線ＣＤ，／ＣＤには、上記単位のセンスアンプＵ
ＳＡと同様な回路構成のメインアンプＭＡの一対の入出
力ノードが結合されている。このメインアンプの出力信
号は、データ出力バッファＤＯＢを介して外部端子Ｄou
t へ送出される。読み出し動作ならば、データ出力バッ
ファＤＯＢはそのタイミング信号／φrwによって動作状
態にされ、上記メインアンプＭＡの出力信号を増幅して
外部端子Ｉ／Ｏから送出する。なお、書込み動作なら、
上記タイミング信号／φrwによってデータ出力バッファ
ＤＯＢの出力はハイインピーダンス状態される。

【００２７】上記共通相補データ線ＣＤ，／ＣＤは、デ
ータ入力バッファＤＩＢの出力端子が結合される。書込
み動作ならば、データ入力バッファＤＩＢは、そのタイ
ミング信号φrwによって動作状態にされ、外部端子Ｄin
から供給された書込み信号に従った相補書込み信号を上
記共通相補データ線ＣＤ，／ＣＤに伝えることにより、
選択されたメモリセルへの書込みが行われる。なお、読
み出し動作なら、上記タイミング信号φrwによってデー
タ入力バッファＤＩＢの出力はハイインピーダンス状態
にされる。

【００２８】上記のようにアドレス選択用ＭＯＳＦＥＴ
Ｑｍと情報記憶用キャパシタＣｓとからなるダイナミッ
ク型メモリセルへの書込み動作において、情報記憶用キ
ャパシタＣｓにフルライトを行うため、言い換えるなら
ば、アドレス選択用ＭＯＳＦＥＴＱｍ等のしきい値電圧
により情報記憶用キャパシタＣｓへの書込みハイレベル
のレベル損失が生じないようにするため、ワード線選択
タイミング信号φｘによって起動されるワード線ブート
ストラップ回路（図示せず）が設けられる。このワード
線ブートストラップ回路は、ワード線選択タイミング信
号φｘとその遅延信号を用いて、ワード線選択タイミン
グ信号φｘのハイレベルを電源電圧Ｖcc以上の高レベル
とする。

【００２９】上述した各種タイミング信号は、次のタイ
ミング発生回路ＴＧにより形成される。タイミング発生
回路ＴＧは、上記代表として示された主要なタイミング
信号等を形成する。すなわち、このタイミング発生回路
ＴＧは、外部端子から供給されたアドレスストローブ信
号／ＲＡＳ及び／ＣＡＳと、ライトイネーブル信号／Ｗ
Ｅとを受けて、上記一連の各種タイミングパルスを形成
する。

【００３０】回路記号ＲＥＦＣで示されているのは、自
動リフレッシュ回路であり、リフレッシュアドレスカウ
ンタ，タイマー等を含んでいる。この自動リフレッシュ
回路ＲＥＦＣは、特に制限されないが、アドレスストロ
ーブ信号／ＲＡＳと／ＣＡＳを受ける論理回路により、
ロウアドレスストローブ信号／ＲＡＳがロウレベルにさ
れる前にカラムアドレスストローブ信号／ＣＡＳがロウ
レベルにされたとき、それをリフレッシュモードとして
判定し、上記ロウアドレスストローブ信号／ＲＡＳをク
ロックとするアドレスカウンタ回路により形成されたリ
フレッシュアドレス信号ａ０’〜ａｍ’を送出させる。
このリフレッシュアドレス信号ａ０’〜ａｍ’は、マル
チプレクサ機能を持つ上記ロウアドレスバッファＲ−Ａ
ＤＢを介してロウアドレスデコーダ回路Ｒ−ＤＣＲ１及
びＲ−ＤＣＲ２に伝えられる。このため、リフレッシュ
制御回路ＲＥＦＣは、リフレッシュモードのとき、上記
アドレスバッファＲ−ＡＤＢの切り換えを行う制御信号
を発生させる（図示せず）。これによって、リフレッシ
ュアドレス信号ａ０’〜ａｍ’に対応された一本のワー
ド線選択によるリフレッシュ動作が実行される（ＣＡＳ
ビフォワーＲＡＳリフレッシュ）。

【００３１】この実施例では、特に制限されないが、電
源変動に対応して変動する読み出し基準電圧としてのハ
ーフプリチャージ電圧とメモリセルの保持電圧との相対
的なレベルマージンを大きくするため、上記メモリセル
を構成するＭＯＳ容量からなる情報記憶用キャパシタＣ
ｓのゲート電極（プレート）には、ハーフプリチャージ
電圧とほゞ同じＶcc／２に設定されたプレート電圧ＶＧ
が供給される。このプレート電圧ＶＧは、電圧発生回路
ＶＧＧにより形成される。この場合、上記ＭＯＳ容量の
ゲート電極に与えられる電圧として、電源電圧又は回路
の接地電位とすると、電源電圧の変動（バンプ）に対し
て、その読み出しレベルマージンが悪くなる。例えば、
上記ＭＯＳ容量のゲート電極に接地電位が与えられる構
成において、約４Ｖの電源電圧Ｖccのもとで書き込みが
行われたメモリセルの記憶情報を、約６Ｖのように高く
された電源電圧Ｖccのもとで読み出し動作が行われる場
合、上記電源電圧の変動に従ってハーフプリチャージ電
圧が約３Ｖのように高くされるので、メモリセルの書き
込みハイレベル（４Ｖ）に対するレベルマージンが悪化
する。逆に、上記ＭＯＳ容量のゲート電極に回路の電源
電圧が与えられる構成においては、ロウレベル（回路の
接地電位側）が約２Ｖのように上昇させられるので逆に
ロウレベル側のレベルマージンが悪化してしまう。

【００３２】そこで、この実施例では、上記ハーフプリ
チャージ方式のダイナミック型ＲＡＭにおいて、上述の
ようにダイナミック型メモリセルを構成するＭＯＳ容量
のゲート電圧に約Ｖcc／２のバイアス電圧ＶＧを供給し
てレベルマージンの向上を図るものである。

【００３３】なお、ハーフプリチャージ方式では、フロ
ーティング状態の相補データ線を単に短絡するものであ
るので、チップ非選択期間が長くされると、相補データ
線に結合されるアドレス選択用ＭＯＳＦＥＴのドレイン
リーク電流等によってレベル低下が生じてしまう。そこ
で、この実施例では、特に制限されないが、そのレベル
補償のためにも上記電圧発生回路ＶＧＧが利用される。
すなわち、各単位回路ＵＳＡにおける一方の共通ソース
線ＮＳに、スイッチＭＯＳＦＥＴＱ５０を介して電圧Ｖ
Ｇ’が供給される。また、この共通ソース線ＮＳと一方
のデータ線／Ｄとの間にスイッチＭＯＳＦＥＴＱ５１が
設けられる。これらのこれらのスイッチＭＯＳＦＥＴＱ
５０，Ｑ５１は、そのゲートに上記プリチャージ信号／
φpcが供給されることによって、プリチャージ期間のみ
オン状態にされる。これにより、チップ非選択期間（プ
リチャージ期間）において、上記電圧ＶＧ’がスイッチ
ＭＯＳＦＥＴＱ５０，Ｑ５１を介してデータ線／Ｄに供
給される。

【００３４】このとき上記データ線／Ｄは、プリチャー
ジＭＯＳＦＥＴＱ５により他方のデータ線Ｄに接続され
ているから、両データ線／Ｄ，Ｄのプリチャージ電圧の
リーク電流によるレベル補償を行うことができる。上記
構成に代え、他方のデータ線Ｄにも上記スイッチＭＯＳ
ＦＥＴＱ５１と同様なスイッチＭＯＳＦＥＴを設けるこ
とにより、相補データ線／Ｄ，Ｄの双方に対してレベル
補償電圧ＶＧをより均等に供給するものであってもよ
い。なお、図示しないが上記共通ソース線ＮＳとＰＳ間
には、そのゲートに上記プリチャージ信号φpcが供給さ
れたスイッチＭＯＳＦＥＴが設けられ、相補データ線
Ｄ，／Ｄのプリチャージ動作と同様に、プリチャージ期
間においてセンスアンプＳＡの共通ソース線ＮＳとＰＳ
をハーフプリチャージ電位にするものである。

【００３５】図２には、上記電圧発生回路ＶＧＧの一実
施例の回路図が示されている。電源電圧Ｖccと分圧点
（Ｖcc／２）との間には、ＰチャンネルＭＯＳＦＥＴ５
２にそのドレインとゲートが共通接続されたダイオード
形態のＮチャンネルＭＯＳＦＥＴＱ５３が直列接続され
る。上記分圧点（Ｖcc／２）と回路の接地電位Ｖssとの
間には、そのゲートとドレインが共通接続されたダイオ
ード形態のＰチャンネルＭＯＳＦＥＴＱ５４とＮチャン
ネルＭＯＳＦＥＴＱ５５とが直列接続される。上記Ｐチ
ャンネルＭＯＳＦＥＴＱ５２とＮチャンネルＭＯＳＦＥ
ＴＱ５５のゲートは、特に制限されないが、上記分圧点
Ｖcc／２に接続されることにより、抵抗手段として動作
させられる。これらのＭＯＳＦＥＴＱ５２及びＱ５５
は、そのコンダクタンスが小さく設定されることによ
り、そこに流れる直流電流の電流値が小さく設定され
る。

【００３６】上記ダイオード形態のＮチャンネルＭＯＳ
ＦＥＴＱ５３の共通化されたゲート，ドレインは、Ｎチ
ャンネル出力ＭＯＳＦＥＴＱ５６のゲートに供給され
る。上記ダイオード形態のＰチャンネルＭＯＳＦＥＴＱ
５４の共通化されたゲート，ドレインは、Ｐチャンネル
出力ＭＯＳＦＥＴＱ５７のゲートに供給される。これら
の出力ＭＯＳＦＥＴＱ５６，Ｑ５７は、それぞれのドレ
インが電源電圧Ｖccと回路の接地電位に接続されるとと
もに、そのソースが共通接続されて出力電圧ＶＧ’を送
出するものである。この出力電圧ＶＧ’は、上記相補デ
ータ線Ｄ，／Ｄにおけるプリチャージレベルのレベル補
償回路に供給される。

【００３７】上記両出力ＭＯＳＦＥＴＱ５６とＱ５７を
通して直流（貫通）電流が流れるのを防止するため、言
い換えるならば、上記分圧電圧Ｖcc／２により両ＭＯＳ
ＦＥＴＱ５６，Ｑ５７が同時にオン状態にされるのこと
がないようにするため、上記ＭＯＳＦＥＴＱ５３のしき
い値電圧Ｖthn1は、それに対応された出力ＭＯＳＦＥＴ
Ｑ５６のしきい値電圧Ｖthn2より絶対値的に小さく設定
され、上記ＭＯＳＦＥＴＱ５４のしきい値電圧Ｖthp1
は、それに対応された出力ＭＯＳＦＥＴＱ５７のしきい
値電圧Ｖthp2より絶対値的に小さく設定される。

【００３８】これにより、例えば出力電圧ＶＧ’がＶcc
／２のとき出力ＭＯＳＦＥＴＱ５６のソース電位はＶcc
／２にされる。これに対して、そのゲート電圧は、上記
Ｖcc／２の分圧電圧をダイオード形態のＭＯＳＦＥＴＱ
５３のしきい値電圧より高くレベルシフトされた電圧Ｖ
cc／２＋Ｖthn1にされる。このような状態では、ＭＯＳ
ＦＥＴＱ５６は、そのゲート, ソース間にそのしきい値
電圧Ｖthn2より小さな上記ＭＯＳＦＥＴＱ５３の上記し
きい値電圧Ｖthn1分しか印加されないからオフ状態にさ
れる。このことは、Ｐチャンネル出力ＭＯＳＦＥＴＱ５
７においても同様である。これにより、両出力ＭＯＳＦ
ＥＴＱ５６とＱ５７が共にオフ状態にされるので、両Ｍ
ＯＳＦＥＴＱ５６，Ｑ５７を通して直流電流が流れるこ
とはない。

【００３９】電源電圧Ｖccの上昇によって、上記電圧Ｖ
Ｇ’が出力ＭＯＳＦＥＴＱ５６のゲート電圧（Ｖcc／２
＋Ｖthn1）に対して相対的に低下させられ、その差電圧
がＶthn2より大きくされるとＭＯＳＦＥＴＱ５６がオン
状態にされ、出力電圧ＶＧ’をＶcc／２＋Ｖthn1−Ｖth
n2まで上昇させる。このように電源電圧Ｖccが上昇した
場合には、Ｐチャンネル出力ＭＯＳＦＥＴＱ５７は、そ
のゲート電圧（Ｖcc／２−Ｖthp1）の上昇に伴って、そ
のゲート、ソース間がより逆バイアスされる結果、オフ
状態を維持する。

【００４０】電源電圧Ｖccの低下によって、上記電圧Ｖ
Ｇ’が出力ＭＯＳＦＥＴＱ５７のゲート電圧（Ｖcc／２
−Ｖthp1）に対して相対的に高くさせられ、その差電圧
がＶthp2より大きくされるとＭＯＳＦＥＴＱ５７がオン
状態にされる。このＭＯＳＦＥＴＱ５７のオン状態によ
り、出力電圧ＶＧ’をＶcc／２−Ｖthp1＋Ｖthp2まで低
下させる。このように電源電圧Ｖccが低下した場合に
は、ＮチャンネルＭＯＳＦＥＴＱ５６は、そのゲート電
圧（Ｖcc／２＋Ｖthn1の低下に伴って、そのゲート, ソ
ース間がより逆バイアスされる結果オフ状態を維持する
ものである。

【００４１】なお、電源電圧Ｖccが一定の場合、リーク
電流により電圧ＶＧ’に変動が生じると、上記分圧電圧
Ｖcc／２を基準にして、その変動が上記対応するＭＯＳ
ＦＥＴＱ５３とＱ５６とのしきい値電圧Ｖthn1とＶthn2
及びＭＯＳＦＥＴＱ５４とＱ５７とのしきい値電圧Ｖth
p1とＶthp2のそれぞれの差分を越えたとき、それぞれの
出力ＭＯＳＦＥＴＱ５６又はＱ５７がオン状態になっ
て、そのレベル補償を行うものである。

【００４２】上記両出力ＭＯＳＦＥＴＱ５６とＱ５７
は、同時にオン状態にされることがなく、その動作電流
は全て出力電流とされる。したがって、出力ＭＯＳＦＥ
ＴＱ５６とＱ５７のコンダクタンスを大きく設定して大
きな出力電流、言い換えるならば、出力インピーダンス
を小さくすることができるものとなる。

【００４３】この実施例では、メモリセルを構成するＭ
ＯＳ容量Ｃｓの容量値のプロセスバラツキを評価するた
めに、上記出力電圧ＶＧ’は、特に制限されないが、Ｎ
チャンネルスイッチＭＯＳＦＥＴＱ５８を介して上記Ｍ
ＯＳ容量Ｃｓのゲート電極（プレート）に供給される。
上記ＭＯＳＦＥＴＱ５８のゲートには、特に制限されな
いが、直列抵抗Ｒ１，Ｒ２を介して定常的に電源電圧Ｖ
ccが供給される。このスイッチＭＯＳＦＥＴＱ５８を選
択的にオフ状態にさせるため、上記抵抗Ｒ１とＲ２の接
続点には、電極Ｐ１が設けられる。上記電極Ｐ１に回路
の接地電位のようなロウレベルを供給することによっ
て、上記ＭＯＳＦＥＴＱ５８をオフ状態にさせることが
できる。

【００４４】上記スイッチＭＯＳＦＥＴＱ５８の出力側
には、任意のバイアス電圧を供給するたの電極Ｐ２が抵
抗Ｒ３を介して接続される。これにより、上記ＭＯＳＦ
ＥＴＱ５８をオフ状態にして、上記電極Ｐ２から任意の
バイアス電圧をＭＯＳ容量Ｃｓのゲートに供給すること
ができる。

【００４５】上記電極Ｐ１とＰ２は、特に制限されない
が、外部端子に接続されない測定用電極とされる。この
ため、半導体ウェハ上にダイナミック型ＲＡＭが完成さ
れた後のプロービングにおいて、上記電極Ｐ１には、プ
ローブから回路の接地電位が与えられ、電極Ｐ２にはプ
ローブを通してテスター側から所定のバイアス電圧が供
給される。

【００４６】ＭＯＳ容量Ｃｓは、イオン打ち込みによっ
てチャンネルが形成されている。このようなＭＯＳ容量
Ｃｓの容量値がプロセスバラツキによって小さくされた
ものを検出するため、例えば０Ｖ又は−１Ｖのような通
常の動作条件（Ｖcc／２）に比べて実質的な容量値を小
さくさせるようなバイアス電圧を電極Ｐ２から供給し
て、書き込み／読み出し試験を行うものである。プロセ
スバラツキによって容量値が小さくされたＭＯＳ容量Ｃ
ｓは、上記のようなバイアス電圧の供給によって、さら
に容量値が小さくされるから、書き込み／読み出し不良
として個別に検出することができる。

【００４７】なお、通常動作状態においては、ＭＯＳＦ
ＥＴＱ５８のゲートには、抵抗Ｒ１とＲ２を介して電源
電圧Ｖccが供給される。これによって、ＭＯＳＦＥＴＱ
５８がオン状態にされ、上記電圧発生回路ＶＧＧにより
形成した約Ｖcc／２の電圧をＭＯＳ容量Ｃｓのゲート電
極に伝えるものである。

【００４８】（１） ダイナミック型メモリセルを構成
するＭＯＳ容量のゲートに、任意のバイアス電圧を供給
できるようにすることによって、ＭＯＳ容量の実質的な
容量値を変化させることができる。これにより、通常の
動作状態に比べてその実質的な容量値を小さくさせるよ
うなバイアス電圧を供給し、書き込み／読み出しを行う
ことによって、ＭＯＳ容量の蓄積電荷量のマージンを直
接的に評価することができるという効果が得られる。

【００４９】（２） 上記（１）により、高信頼性の高
いダイナミック型ＲＡＭの選別を行うことができるとい
う効果が得られる。

【００５０】（３） ＭＯＳ容量のゲートに供給すべき
電圧発生回路として、ソースフォロワ形態のＮチャンネ
ル出力ＭＯＳＦＥＴとＰチャンネル出力ＭＯＳＦＥＴを
直列接続して共通ソース点から出力電圧を得るととも
に、両出力ＭＯＳＦＥＴのゲートに、それぞれの出力Ｍ
ＯＳＦＥＴのしきい値電圧より絶対値的に大きくされた
しきい値電圧を持つ同じ導電型のダイオード形態のＭＯ
ＳＦＥＴにより共通の分圧電圧をレベルシフトして供給
することにより、上記両ＭＯＳＦＥＴ間で直流電流が流
れるのを防止することができる。これによって、出力Ｍ
ＯＳＦＥＴに流れる電流を全て出力電流として用いるこ
とができるから、低消費電力化を図ることができるとい
う効果が得られる。

【００５１】（４） ハーフプリチャージ方式のダイナ
ミック型ＲＡＭのメモリセルのプレート電圧（ＭＯＳ容
量のゲート電圧）をハーフプリチャージ電圧と等しくさ
せることにより、電源電圧Ｖccの変動に対応して変化す
るハーフプリチャージ電圧（読み出し基準電圧）に追随
させて情報記憶用キャパシタの基準電圧を変化させるこ
とができる。これにより、電源変動による情報記憶キャ
パシタに保持された電圧がハーフプリチャージ電圧に追
随して変化するものであるので、そのレベルマージンを
大きくできるため、上記（１）の効果と相俟ってレベル
マージンの大きなダイナミック型ＲＡＭを得ることがで
きるという効果が得られる。

【００５２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
上記図２に示したＭＯＳＦＥＴＱ５２、Ｑ５５に代え高
抵抗値を持つポリシリコン層を用いてもよい。この場合
には、個々のポリシリコン層の絶対値的な抵抗値のプロ
セスバラツキに影響されない、そのパターン比に従った
精度の高い分圧電圧（例えばＶcc／２）を形成すること
ができる。また、電圧発生回路におけるダイオード形態
のＭＯＳＦＥＴとそれに対応した出力ＭＯＳＦＥＴとの
しきい値電圧を異ならせる方法は、ＭＯＳＦＥＴのチャ
ンネル長を異ならせるもの、ゲート絶縁膜の膜圧を異な
らせるもの等種々の実施形態を採ることができるもので
ある。また、その出力電圧と、上記メモリセルの評価の
ためのバイアス電圧とを切り換えてＭＯＳ容量のゲート
に供給する回路は、切り換え信号によって相補的に動作
するスイッチＭＯＳＦＥＴを用いるもの等種々の実施形
態を採ることができる。また、上記電圧切り換えのため
の信号を供給する電極及びバイアス電圧を供給する電極
は、外部端子に接続させるものとして、ダイナミック型
ＲＡＭが完成された後にも上記評価を行うことができる
ようにするものとしてもよい。

【００５３】上記ダイナミック型メモリセルとして、例
えば、ＭＯＳ容量Ｃｓのゲートには、電源電圧Ｖccを供
給してチャンネルを形成するものであってもよい。この
場合においても、前記図２に示したようなスイッチＭＯ
ＳＦＥＴを介して上記電源電圧Ｖccを選択的に供給し
て、電極から任意のバイアス電圧を供給することによっ
て、上記同様にＭＯＳ容量の容量値の評価を行うことが
できる。あるいは、上記ＭＯＳ容量として、イオン打ち
込み等によってチャンネルを形成して、そのゲートに回
路の接地電位を供給するものにおいても、上記同様にス
イッチＭＯＳＦＥＴを介して回路の接地電位を供給する
ようにし、その評価を行うとき負のバイアス電圧を供給
することによって上記同様にＭＯＳ容量の容量値の評価
を行うことができるものである。

【００５４】また、メモリセルの読み出し基準電圧は、
ダミーセルを用いて形成するものとしてもよい。さら
に、ダイナミック型ＲＡＭを構成する他の周辺回路は、
種々の実施形態を採ることができるものである。例え
ば、アドレス信号は、それぞれ独立した外部端子から供
給するものであってもよい。自動リフレッシュ回路は、
特に必要とされるものではない。この発明は、ダイナミ
ック型ＲＡＭに広く利用できるものである。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
のＭＯＳ容量のプレート電極にスイッチＭＯＳＦＥＴを
介して選択的に所定のバイアス電圧を供給するように
し、スイッチＭＯＳＦＥＴが非導通とされたときに前記
プレート電極に任意の電圧を半導体チップ外から供給す
るための電極を設けて高信頼性のテストを実現するとと
もに、上記バイアス電圧発生回路として、ソースフォロ
ワ形態のＮチャンネル出力ＭＯＳＦＥＴとＰチャンネル
出力ＭＯＳＦＥＴを直列接続して共通ソース点から出力
電圧を得るとともに、両出力ＭＯＳＦＥＴのゲートに、
それぞれの出力ＭＯＳＦＥＴのしきい値電圧より絶対値
的に大きくされたしきい値電圧を持つ同じ導電型のダイ
オード形態のＭＯＳＦＥＴにより共通の分圧電圧をレベ
ルシフトして供給することにより上記両ＭＯＳＦＥＴ間
で直流電流が流れるのを防止する。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示す回路図である。

【図２】図１のダイナミック型ＲＡＭに用いられる電圧
発生回路の一実施例を示す回路図である。

【符号の説明】

Ｍ−ＡＲＹ・・メモリアレイ、ＰＣ・・プリチャージ回
路、ＳＡ・・センスアンプ、ＵＡＳ・・単位回路、Ｃ−
ＳＷ・・カラムスイッチ、Ｒ−ＡＤＢ・・ロウアドレス
バッファ、Ｃ−ＡＤＢ・・カラムアドレスバッファ、Ｒ
−ＤＣＲ１，Ｒ−ＤＣＲ２・・ロウアドレスデコーダ、
Ｃ−ＤＣＲ・・カラムアドレスデコーダ、ＭＡ・・メイ
ンアンプ、ＴＧ・・タイミング発生回路、ＲＥＦＣ・・
自動リフレッシュ回路、ＤＯＢ・・データ出力バッフ
ァ、ＤＩＢ・・データ入力バッファ、ＶＢＧ・・基板バ
イアス発生回路、ＶＧＧ・・電圧発生回路

Claims (11)

【特許請求の範囲】
1. 【請求項１】 複数のデータ線対と複数のワード線の所
   定の交点に設けられ、半導体基板の主面の上に形成され
   たプレート電極を有するキャパシタと前記キャパシタの
   前記プレート電極に対向する他方の電極にソース・ドレ
   イン経路が接続されるＭＯＳＦＥＴとをそれぞれに含む
   複数のメモリセルと、 前記複数のデータ線対のそれぞれに対して設けられ、対
   応するデータ線対をプリチャージするための複数のプリ
   チャージ回路と、 前記複数のデータ線対のそれぞれに対応して設けられ、
   対応するデータ線対の一方と他方の間の電圧を所定電圧
   に増幅するための複数のセンスアンプと、 前記所定電圧の中間の電圧であるプリチャージ電圧とプ
   レート電圧とを形成する電圧発生回路と、 所定の制御信号に従って前記複数のメモリセルの前記プ
   レート電極への前記プレート電圧の供給／非供給を制御
   する手段と、 動作電源を受けるための第１電極と、 前記複数のメモリセルの前記プレート電極に接続された
   プローブ用の第２電極とを備え、 前記制御信号によって前記供給／非供給を制御する手段
   が前記プレート電極への前記プレート電圧の供給を停止
   するときに、前記複数のメモリセルの前記プレート電圧
   には任意電圧を半導体チップ外から前記第２電極を介し
   て供給可能とされ、前記複数のプリチャージ回路には前
   記プリチャージ電圧が供給されることを特徴とするダイ
   ナミック型ＲＡＭ。
2. 【請求項２】 特許請求の範囲第１項において、 前記プリチャージ電圧及びプレート電圧は、共に等しく
   前記所定電圧の半分の電圧であることを特徴とするダイ
   ナミック型ＲＡＭ。
3. 【請求項３】 特許請求の範囲第１項または第２項にお
   いて、 前記供給／非供給を制御する手段はスイッチＭＯＳＦＥ
   Ｔを含み、 前記スイッチＭＯＳＦＥＴのソース・ドレイン経路は、
   前記電圧発生回路の前記プレート電圧の出力ノードと、
   前記複数のメモリセルの前記プレート電極の間に接続さ
   れ、 前記スイッチＭＯＳＦＥＴのゲートには前記制御信号が
   入力されることを特徴とするダイナミック型ＲＡＭ。
4. 【請求項４】 特許請求の範囲第１項から第３項のいず
   れか１において、 前記制御信号を外部から供給するための第３電極を有す
   ることを特徴とするダイナミック型ＲＡＭ。
5. 【請求項５】 特許請求の範囲第１から第４項のいずれ
   か１において、 前記第２電極は、外部端子には接続されないことを特徴
   とするダイナミック型ＲＡＭ。
6. 【請求項６】 複数のデータ線対と複数のワード線の所
   定の交点に設けられ、半導体基板の主面の上に形成され
   たプレート電極を有するキャパシタと前記キャパシタの
   前記プレート電極に対向する他方の電極にソース・ドレ
   イン経路が接続されるＭＯＳＦＥＴとをそれぞれに含む
   複数のメモリセルと、 前記複数のデータ線対のそれぞれに対して設けられ、対
   応するデータ線対をプリチャージするための複数のプリ
   チャージ回路と、 前記複数のデータ線対のそれぞれに対応して設けられ、
   対応するデータ線対の一方と他方の間の電圧を所定電圧
   に増幅するための複数のセンスアンプと、 前記所定電圧の中間の電圧であるプリチャージ電圧とプ
   レート電圧とを形成する電圧発生手段と、 所定の制御信号に従って前記複数のメモリセルの前記プ
   レート電極への前記プレート電圧の供給／非供給を制御
   する手段と、 動作電源を受けるための第１電極と、 前記複数のメモリセルの前記プレート電極に接続された
   プローブ用の第２電極とを備えるダイナミック型ＲＡＭ
   に対し、 テスト時において、前記プリチャージ電圧を前記複数の
   プリチャージ回路に供給するとともに、前記供給／非供
   給を制御する手段により前記複数のメモリセルの前記プ
   レート電極への前記プレート電圧の供給を停止し、 前記複数のメモリセルの前記プレート電極に任意の電圧
   を半導体チップ外から前記第２電極パッドを介して供給
   することを特徴とするダイナミック型ＲＡＭのテスト方
   法。
7. 【請求項７】 特許請求の範囲第６項において、 前記プリチャージ電圧及びプレート電圧は、共に等しく
   前記所定電圧の半分の電圧であることを特徴とするダイ
   ナミック型ＲＡＭのテスト方法。
8. 【請求項８】 特許請求の範囲第６項または第７項にお
   いて、 前記供給／非供給を制御する手段はスイッチＭＯＳＦＥ
   Ｔを含み、 前記スイッチＭＯＳＦＥＴのソース・ドレイン経路は、
   前記電圧発生回路の前記プレート電圧の出力ノードと、
   前記複数のメモリセルの前記プレート電極の間に接続さ
   れ、 前記スイッチＭＯＳＦＥＴのゲートには前記制御信号が
   入力されることを特徴とするダイナミック型ＲＡＭのテ
   スト方法。
9. 【請求項９】 特許請求の範囲第６項から第８項のいず
   れか１において、 前記制御信号を外部から供給するための第３電極を有す
   ることを特徴とするダイナミック型ＲＡＭのテスト方
   法。
10. 【請求項１０】 特許請求の範囲第６から第９項のいず
    れか１において、 前記第２電極は、外部端子には接続されないことを特徴
    とするダイナミック型ＲＡＭのテスト方法。
11. 【請求項１１】 特許請求の範囲第６から第１０項のい
    ずれか１において、 前記テスト時において、前記第１電極には前記ダイナミ
    ック型ＲＡＭのメモリアクセス動作を行うための電圧が
    供給されることを特徴とするダイナミック型ＲＡＭのテ
    スト方法。