KR20010013005A

KR20010013005A - 반도체집적회로장치

Info

Publication number: KR20010013005A
Application number: KR1019997010978A
Authority: KR
Inventors: 타나카히토시; 아오키마사카즈; 기무라신이치로; 노다히로마사; 세키구치토모노리
Original assignee: 가나이 쓰토무; 가부시키가이샤 히타치세이사쿠쇼; 스즈키 진이치로; 가부시기가이샤 히다치초엘에스아이시스템즈
Priority date: 1997-06-16
Filing date: 1998-05-15
Publication date: 2001-02-26
Also published as: US20020041531A1; WO1998058382A1; US6535435B2; US6335893B1; KR100565941B1

Abstract

본 발명은, 외부단자로부터 공급되는 전원전압에 의해 동작되는 제 1 회로블럭과 전원회로에 의해 형성된 내부전압으로 동작되는 제 2 회로블럭을 구비하여 이루어지는 반도체집적회로장치에 있어서, 상기 내부전압에 대하여 절대치적으로 큰 전압을 차지펌프회로에서 형성하고, 이 출력전압과 상기 내부전압과의 사이에 가변임피던스수단을 설치하여, 상기 차지펌프회로에서 형성된 출력전압을 동작전압으로 하는 차동증폭회로에 의해 기준전압과 상기 내부전압을 비교하여 양자가 일치하도록 상기 가변 임피던스수단을 제어하여 상기 내부전압을 형성함으로써, 다이나믹형 RAM이나 1칩의 마이크로컴퓨터 등과 같이 외부단자로부터 공급되는 전압에 대하여 그것과 다른 내부전압을 필요로 하는 각종 반도체집적회로장치에 폭넓게 이용할 수 있는 기술이 제시된다.

Description

반도체집적회로장치{Semiconductor Integrated Circuit Device}

다이나믹형 RAM에 있어서의 메모리셀의 정보보지시간을 길게하기 위해서는, 기판의 불순물농도를 낮게 하여, 어드레스선택 MOSFET의 소스, 드레인 확산층과 기판과의 사이에 생기는 pn접합의 전계를 작게할 필요가 있다. 이와 같이 기판의 불순물농도를 낮게 하면, 상기 MOSFET의 임계값 전압이 낮아지고, 게이트전압이 접지전위와 같은 비선택레벨로 한 경우의 소스, 드레인간의 누설전류가 증가해 버린다. 따라서, 게이트가 접속된 워드선의 비선택레벨을 음전압으로 하는 방법이 제안되어 있다. 이 음전압은 차지펌프회로를 사용하여 그것을 안정화하기 위해 레벨센서에 의해 발진회로를 간헐적으로 동작하도록 제어하는 것이다. 이와 같이 워드선의 비선택레벨을 음전압으로 하고, 정보보지시간의 개선을 꾀하도록 한 다이나믹형 RAM의 예로서, 일본특허공개 평2-5290호 공보, 일본특허공개 평6-255566호 공보, 일본특허공개 평7-57461호 공보 및 일본특허공개 평7-307091호 공보가 있다.

기판전압은, 비트선이나 워드선과의 용량결합에 의해 비트선이나 워드선이 선택레벨과 비선택레벨 사이에서 레빌변화할 때에 10%∼30%와 같이 비교적 큰 전위변동이 생겨버린다. 따라서, 차지펌프회로에서 기판전압에 공급되는 음 백바이어스전압을 상기 워드선의 비선택레벨에 이용하고자 하면, 상기 용량결합과 함께 상기 워드선의 선택레벨을 비선택레벨로 하기 위한 전류에 의해 방전이 일어나, 워드선의 비선택레벨이 일시적으로 부족하게 되어 정보보지특성을 악화시키는 커다란 요인으로 작용한다는 사실이 판명되었다. 따라서, 안정적으로 동작하는 내부전원회로의 개량을 도모하는 방법을 생각하였다.

따라서, 이 발명은 안정적으로 동작하는 내부전원회로를 갖춘 반도체집적회로장치를 제공하는 것을 목적으로 하고 있다. 이 발명은, 대기억용량화를 도모하면서, 정보보지특성의 개선을 꾀한 다이나믹형 RAM을 포함하는 반도체집적회로장치를 제공하는 것을 다른 목적으로 하고 있다. 이 발명은, 신뢰성과 동작의 고속화와 저소비전력화를 실현시킨 반도체집적회로장치를 제공하는 것을 또 다른 목적으로 하고 있다. 이 발명의 상기와 같은 목적 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에 명확하게 제시되어 있다.

본 발명은 반도체집적회로장치에 관한 것으로, 주로 다이나믹형 RAM(랜덤 액세스 메모리)에 있어서의 전원공급기술에 이용되어 유효한 기술에 관한 것이다.

도 1은 본 발명에 관한 다이나믹형 RAM의 메모리어레이부의 한 실시예를 나타내는 개략회로도이다.

도 2는 본 발명에 관한 다이나믹형 RAM의 전원회로부의 한 실시예를 나타내는 개략회로도이다.

도 3은 본 발명에 관한 다이나믹형 RAM의 개략동작을 설명하기 위한 파형도이다.

도 4는 본 발명에 관한 다이나믹형 RAM의 한 실시예를 나타내는 개략소자 단면도이다.

도 5는 본 발명에 관한 다이나믹형 RAM의 다른 한 실시예를 나타내는 개략소자 단면도이다.

도 6은 본 발명에 관한 다이나믹형 RAM에 있어서의 워드드라이버(WD)의 한 실시예를 나타내는 회로도이다.

도 7은 도 6의 워드드라이버의 동작을 설명하기 위한 파형도이다.

도 8은 본 발명에 관한 다이나믹형 RAM에 있어서의 워드드라이버(WD)의 다른 한 실시예를 나타내는 회로도이다.

도 9는 도 8의 워드드라이버의 동작을 설명하기 위한 파형도이다.

도 10은 본 발명을 계층화 워드드라이버에 적용한 경우의 한 실시예를 나타내는 구성도이다.

도 11은 도 10의 계층화 워드드라이버방식에 대응한 서브워드드라이버(SDRV)의 한 실시예를 나타내는 회로도이다.

도 12는 도 11의 서브워드 선택선과 메인워드선을 구동하는 드라이버의 한 실시예를 나타내는 회로도이다.

도 13은 도 12의 회로동작을 설명하기 위한 파형도이다.

도 14는 본 발명에 관한 다이나믹형 RAM에 있어서의 전원회로의 다른 한 실시예를 나타내는 개략블럭도이다.

도 15는 계층화 워드드라이버방식에 대응한 서브워드 선택선용 드라이버 및 서브워드드라이버의 다른 한 실시예를 나타내는 회로도이다.

도 16은 도 15의 회로동작을 설명하기 위한 파형도이다.

도 17은 기준전압 발생회로의 한 실시예를 나타내는 회로도이다.

도 18은 도 2의 정전압 발생회로(RGP)의 한 실시예를 나타내는 회로도이다.

도 19는 도 2의 정전압 발생회로(RGN)의 한 실시예를 나타내는 회로도이다.

도 20은 도 2의 VBB용 차지펌프회로(7)의 한 실시예를 나타내는 회로도이다.

도 21은 도 2의 VBB용 발진회로(6)의 한 실시예를 나타내는 회로도이다.

도 22는 도 2의 VBB용 레벨센서(8)의 한 실시예를 나타내는 회로도이다.

도 23은 도 2의 VPP용 차지펌프회로(2)의 한 실시예를 나타내는 회로도이다.

도 24는 도 2의 VPP용 발진회로(1)의 한 실시예를 나타내는 회로도이다.

도 25는 도 2의 VPP용 레벨센서의 한 실시예를 나타내는 회로도이다.

도 26은 본 발명에 관한 다이나믹형 RAM의 전체의 한 실시예를 나타내는 개략구성도이다.

도 27은 본 발명에 관한 다이나믹형 RAM에 있어서의 워드드라이버의 다른 한 실시예를 나타내는 회로도이다.

도 28은 본 발명에 관한 다이나믹형 RAM에 있어서의 외부전압과 내부전압(VCH와 VNN, VDL)의 관계를 설명하기 위한 한 실시예를 나타내는 전압특성도이다.

도 29는 본 발명에 관한 다이나믹형 RAM에 있어서의 외부전압과 내부전압(VCH와 VNN, VDL)의 관계를 설명하기 위한 다른 한 실시예를 나타내는 전압특성도이다.

도 30은 본 발명에 관한 전원회로가 탑재되는 다이나믹형 RAM의 한 실시예를 나타내는 개략 레이아웃도이다.

도 31은 본 발명이 적용되는 싱글칩 마이크로컴퓨터의 한 실시예를 나타내는 블럭구성도이다.

도 32는 본 발명에 관한 기준전압 발생회로의 다른 한 실시예를 나타내는 회로도이다.

도 33은 본 발명에 관한 전원회로의 다른 한 실시예를 나타내는 회로도이다.

도 34는 도 33의 전원회로에 이용되는 발진회로의 한 실시예를 나타내는 회로도이다.

도 35는 본 발명에 관한 출력회로의 한 실시예를 나타내는 회로도이다.

도 36은 본 발명에 관한 출력회로를 출력버퍼에 적용한 경우의 한 실시예를 나타내는 회로도이다.

＜ 도면의 주요부분에 대한 부호의 설명 ＞

1, 6 : 발진회로 2, 7 : 차지펌프회로

3 : 레벨센서 4 : 차동증폭회로

5 : 발생회로 AC : 어레이콘트롤회로

A/D : 아날로그디지털 변환회로 CLKC : 클록 콘트롤러

CLKG : 클록생성회로 CPU : 중앙처리장치

Cs : 기억 커패시터 IBUS : 내부버스

MAC : 메모리어레이 MCU : 마이크로컴퓨터

MWD : 메인워드드라이버 OSCH : 발진펄스

RAM : 랜덤액세스메모리 RGFP : 기준전압발생회로

RGP : 정전압발생회로 ROM : 판독전용기억장치

SA : 센스앰프 SCI : 직렬통신 인터페이스

TIM : 타이머회로 VBBG : 음전압발생회로

VCH : 고전압 VDL : 내부강압전압

VPPG : 고전압발생회로 VRH : 기준전압

VSS : 접지전위 WD : 워드드라이버

WDT : 워치도그타이머

본 발명은, 외부단자로부터 공급되는 전원전압에 의해 동작되는 제 1 회로블럭과 전원회로에 의해 형성된 내부전압으로 동작되는 제 2 회로블럭을 갖추어 이루어진 반도체집적회로장치에 있어서, 상기 내부전압에 대하여 절대치적으로 큰 전압을 차지펌프회로로 형성하고, 이 출력전압과 상기 내부전압 사이에 가변 임피던스 수단을 설치하고, 상기 차지펌프회로로 형성된 출력전압을 동작전압으로 하는 차동증폭회로에 의해 기준전압과 상기 내부전압을 비교하여 양자가 일치하도록 상기 가변 임피던스수단을 제어하여 상기 내부전압을 형성한다.

본 발명을 보다 상세하게 설명하기 위해서 첨부한 도면에 따라 설명하기로 한다.

도 1과 도 2에는 본 발명에 관한 다이나믹형 RAM의 일부의 한 실시예에 대한 개략회로도가 나타나 있다. 도 1에는 그 안에 메모리어레이부가 나타나 있고, 도 2에는 전원회로가 나타나 있다. 다이나믹형 RAM을 구성하는 어드레스와 데이터의 입출력 인터페이스, 칼럼계의 선택회로 및 제어회로 등은 생략되어 있다.

도 1에 있어서, 다이나믹형 메모리셀은, 대표적으로 예시되어 있는 하나의 메모리어레이(MAC)에 설치된 워드선(W₁∼W₃…W_n)과, 2개의 상보비트선(bit와 /bit) 중 한쪽 bit 또는/bit 간에 설치된 8개가 대표적으로 예시되어 있다. 다이나믹형 메모리셀은, 어드레스선택 MOSFET(Qm)와 기억커패시터(Cs)로 구성된다. 어드레스선택 MOSFET(Qm)의 게이트는 대응하는 워드선 W₁등에 접속되고, 이 MOSFET(Qm)의 드레인이 대응하는 비트선(bit) 등에 접속되고, 소스에 기억커패시터(Cs)가 접속된다. 기억커패시터(Cs)의 다른쪽 전극은 공통화되어 플레이트전압이 주어진다.

본 실시예의 다이나믹형 RAM에 있어서는, 상기 워드선(W₁) 등의 선택레벨은 상기 비트선(bit) 등의 하이레벨에 대하여 상기 어드레스선택 MOSFET(Qm)의 임계값 전압분 만큼 높아진 고전압(VCH)로 된다. 그리고, 상기 워드선의 비선택레벨은 회로의 접지전위(VSS)에 대하여 낮아진 음전압(VNN)으로 된다.

후술하는 센스앰프를 내부강압전압(VDL)에서 동작시키도록 한 경우, 다음에 설명하는 센스앰프(SA)에 의해 증폭되어 비트선에 주어지는 상기 하이레벨은, 상기 내부전압(VDL)에 대응한 레벨로 된다. 따라서, 상기 워드선의 선택레벨에 대응한 고전압(VCH)은 VDL+Vth와 같은 고전압으로 된다. 센스앰프(SA)의 입출력노드는, 상기 한쌍의 상보비트선(bit와 /bit)에 접속된다. 상기 상보비트선(bit와 /bit)은, 도 1에 나타낸 바와 같이 평행하게 연장되듯 배치되어, 용량밸런스 등을 취하기 위하여 필요에 따라 적절하게 교차되어 있다. 이와 같은 상보비트선(bit와 /bit)은, 상기 센스앰프가 셰어드(shared)센스방식을 취할 때에는, 셰어드스위치 MOSFET에 의해 센스앰프(SA)의 단위회로의 입출력노드와 접속된다.

센스앰프(SA)의 단위회로는, 게이트와 드레인이 교차접속되어 래치형태로 된 N채널형의 증폭 MOSFET(Q4, Q5) 및 P채널형의 증폭 MOSFET(Q6, Q7)로 구성된다. N채널형 MOSFET(Q4)와 MOSFET(Q5)의 소스는 공통소스선에 접속되고, 이와 같은 공통소스선에는 센스앰프의 동작 타이밍에 있어서 N채널형 파워스위치 MOSFET(Q8)를 매개로 회로의 접지전위(VSS)가 공급된다. P채널형 MOSFET(Q6)와 MOSFET(Q7)의 소스는 공통소스선에 접속되고, 이와 같은 공통소스선에는 센스앰프의 동작 타이밍에 있어서 P채널형 파워스위칭 MOSFET(Q9)를 매개로 상기 내부강압전압(VDL)이 공급된다.

특히 제한되어 있지는 않지만, 상기 센스앰프의 하이레벨측 동작전압은 센스앰프의 고속동작을 도모하기 위하여, 증폭동작개시부터 비트선의 증폭신호가 상기 전압(VDL)에 도달하기 전까지 VCH와 같은 고전압을 일시적으로 공급한다고 하는 오버드라이버로 하는 것이라도 좋다.

즉, 상기 MOSFET(Q9)와 병렬로 P채널형 MOSFET를 설치하고, 이와 같은 P채널형 MOSFET를 센스앰프의 증폭동작이 개시될 때 일시적으로 온상태로 하여 상기 고전압(VCH)을 공급하도록 할 수 있다.

상기 센스앰프의 단위회로의 입출력노드에는, 상보비트선을 단락(短絡)시키는 이퀄라이즈 MOSFET(Q1)와, 상보비트선(bit, /bit)에 반프리차지전압(VDL/2)을 공급하는 스위치 MOSFET(Q2)와 MOSFET(Q3)로 이루어지는 프리차지회로가 설치된다. 이들 MOSFET(Q1∼Q3)의 게이트는 공통으로 이퀄라이즈(또는 프리차지)신호(EQ)가 공급된다. 이 이퀄라이즈신호(EQ)를 형성하는 드라이버회로는, 상기 워드선(W₁∼W₃…Wn)을 구동하는 워드드라이버(WS1) 등과 마찬가지로, 선택레벨을 VCH로 하고, 비선택레벨을 VNN과 같은 음전압으로 하는 것이다.

이에 대해, 상기 센스앰프(SA)에 회로의 접지전위를 공급하는 파워스위치 MOSFET(Q8)를 구동하는 드라이버(SAND)는, 상기 내부전압(VDL)과 상기 음전압(VNN)에서 동작하고, 내부강압전압과 같은 하이레벨과 음전압(VNN)과 같은 로우레벨로 이루어진 구동신호(SAN)를 형성한다. 상기 센스앰프(SA)에 내부강압전압(VDL)을 공급하는 파워스위치 MOSFET(Q9)를 구동하는 드라이버(SAPD)는, 상기 고전압(VCH)과 같은 하이레벨과 회로의 접지전위(VSS)와 같은 로우레벨로 이루어진 구동신호(SAP)를 형성한다.

특히 제한되어 있지는 않지만, 메모리어레이(MAC)가 형성되는 P형 웰영역에는 상기 음전압(VNN)보다 낮은 전위로 된 기판전압(VBB)이 인가되어, 상기 P형 웰영역이 형성되는 깊은 깊이의 N형 웰영역과 결합되고, 상기 센스앰프를 구성하는 P채널형 MOSFET가 형성되는 N형 웰영역에는 상기 고전압(VCH)보다 높은 전압으로 된 고전압(VPP)이 인가된다. 상기 전압(VBB)과 전압(VPP)은 후술하는 바와 같이 각각 차지펌프회로에 의해 형성되는 것이다.

상기 워드선(W₁) 등의 선택신호를 형성하는 X디코우더(XDEC)와 워드드라이버 (WD), 어레이콘트롤회로(AC)에 포함되어, 상기 프리차지신호(EQ)를 형성하는 드라이버 및 센스앰프의 구동신호를 형성하는 드라이버(SAND, SANP)에는, 상기 동작전압으로서 VCH, VDL, VSS, VNN이 공급되고, 이들 각 드라이버를 구성하는 P채널형 MOSFET가 형성되는 N형 웰영역에는 바이어스전압으로서 고전압(VCPP)이 인가되고, N채널형 MOSFET가 형성되는 P형 웰영역 또는 P형 기판에는 음전압(VBB)이 인가된다.

도 2에 있어서, 고전압(VPP)은 고전압 발생회로(VPPG)에 의해 형성된다. 상기 고전압 발생회로(VPPG)는 발진회로(1)와 차지펌프회로(2)와 레벨센서(3)에 의해 구성되며, 차지펌프회로(2)는 발진회로(1)에서 형성된 발진펄스를 받아 차지펌프동작에 의해 고전압을 발생시킨다. 이 고전압(VPP)이 원하는 고전압으로 안정화되도록 상기 레벨센서(3)에 의해 레벨센스동작을 수행하고, 상기 발진회로(1)의 동작을 간헐적으로 제어한다. 즉, 고전압(VPP)이 원하는 고전압에 도달되면 발진동작을 정지시키고, 고전압(VPP)이 저하되면 상기 발진회로(1)를 동작시키도록 하는 것이다.

상기 고전압(VPP)은, 상기 워드선(W₁) 등의 선택레벨에 대응한 고전압(VCH)에 대하여 높은 전압으로 설정된다. 예를들어, 도 3의 동작파형도에 나타낸 바와 같이, 워드선의 선택전압(VCH)을 2.25V로 설정하였다면, 상기 고전압(VPP)은 2.6V와 같은 높은 전압으로 설정된다. 상기 필요한 전압(VCH)에 대하여 여분으로 높은 전압을 형성해 두고, 이와 같은 높은 전압(VPP)에 기초하여 기준전압 발생회로(RGFP)를 동작시킨다. 이 기준전압 발생회로(RGFP)는, 정전류(Ip)를 P채널형 MOSFET(Q10)와 MOSFET(Q11)로 이루어진 전류밀러회로를 매개로 상기 내부전압(VDL)(또는 외부전원전압(Vext))을 기준으로 한 저항(Rp)에 흘려보내 상기 어드레스선택용 MOSFET(Qm)의 임계값 전압(Vth)에 상당하는 전압을 발생시킨다. 이로 인해, 기준전압(VRH)은 상기 VDL(또는 Vext)+Vth에 대응된 전압으로 된다.

정전압 발생회로(RGP)는, 상기 고전압(VPP)과 내부고전압(VCH) 사이에 설치된 가변저항소자로서의 P채널형 MOSFET(Q12)와, 상기 기준전압(VRH)과 상기 내부고전압(VCH)을 받는 차동증폭회로(4)에 의해 구성되며, 상기 차동증폭회로(4)의 출력신호가 상기 MOSFET(Q12)의 게이트에 공급된다. 기준전압(VRH)에 대하여 상기 내부고전압(VCH)이 낮아지려 하면, 로우레벨로 변화하는 신호를 형성하여 상기 MOSFET(Q12)의 저항치를 작게하여 양자를 일치시키고, 반대로 기준전압(VRH)에 대하여 상기 내부고전압(VCH)이 높아지려고 하면, 하이레벨로 변화하는 신호를 형성하여 상기 MOSFET(Q12)의 저항치를 크게 하여 양자를 일치시키도록 제어한다.

음전압(VBB)은, 음전압 발생회로(VBBG)에 의해 형성된다. 상기 음전압 발생회로(VBBG)는, 상기와 같은 발진회로(6) 및 음차지펌프회로(7)와, 레벨센서(8)에 의해 구성되며, 차지펌프회로(7)는 상기 발진회로(6)에서 형성된 발진펄스를 받아 차지펌프동작에 의해 음전압을 발생시킨다. 이 음전압(VBB)이 원하는 음전압으로 안정화되도록 상기 레벨센서(8)에 의해 레벨센스동작을 수행하고, 상기 발진회로(6)의 동작을 간헐적으로 제어한다. 즉, 음전압(VBB)이 원하는 음전압에 도달하면 발진동작을 정지시키고, 음전압이 절대치적으로 저하하면 상기 발진회로(6)를 다시 동작시키도록 하는 것이다.

상기 음전압(VBB)은, 상기 워드선(W₁) 등의 비선택레벨에 대응한 음전압(VNN)에 대하여 절대치적으로 큰 전압으로 설정된다. 예를들어, 도 3의 동적파형도에 나타낸 바와 같이 워드선의 비선택전압(VNN)을 -0.75V로 설정하였다면, 상기 음전압(VBB)은 -1.1V와 같은 절대치적으로 큰 전압으로 설정된다. 상기 필요한 전압(VNN)에 대하여 여분으로 음방향으로 큰 전압을 형성해 두고, 이와 같은 음전압(VBB)에 기초하여 상기와 같이 기준전압 발생회로(RGFN)를 동작시킨다. 이 기준전압 발생회로(RGFN)는, 정전류(In)를 N채널형 MOSFET(Q13)와 MOSFET(Q14)로 이루어진 전류밀러회로를 매개로 회로의 접지전위(VSS)를 기준으로 한 저항(Rn)에 흘려보내 상기 어드레스선택용 MOSFET(Qm)의 게이트, 소스간에 인가시키는 역 바이어스전압(VRN)을 발생시킨다. 본 실시예에서는, 상기와 같이 전압(VRN)을 -0.75V와 같은 음전압으로 하는 것이다.

정전압 발생회로(RGN)는, 상기 음전압(VBB)과 상기 내부음전압(VNN) 사이에 설치된 가변저항소자로서의 N채널형 MOSFET(Q15)와, 상기 기준전압(VRN)과 상기 내부음전압(VNN)을 받는 차동증폭회로(9)에 의해 구성되며, 상기 차동증폭회로(9)의 출력신호가 상기 MOSFET(Q15)의 게이트에 공급된다. 기준전압(VRN)에 대하여 상기 내부고전압(VNN)이 절대치적으로 작아지려고 하면 하이레벨로 변화하는 신호를 형성하여 상기 MOSFET(Q15)의 저항치를 작게하여 양자를 일치시키고, 반대로, 기준전압(VRN)에 대하여 상기 내부음전압(VNN)이 절대치적으로 커지려고 하면 로우레벨로 변화하는 신호를 형성하여 상기 MOSFET(Q15)의 저항치를 크게하여 양자를 일치시키도록 제어하는 것이다.

정전압 발생회로(5)는, 외부단자로부터 공급된 외부전압(Vext)을 받아, 상기 정전압 발생회로(RGP)와 동일한 회로에 의해 상기 내부강압전압(VDL)을 발생시키는 것이다. 이 정전압 발생회로(5)는 반드시 필요한 것은 아니다. 상기 센스앰프나 어드레스선택회로 등의 주변회로는, 외부단자로부터 공급되는 외부전압(Vext)에 의해 동작시키도록 하는 것이라도 좋다. 이 경우에는, 상기와 같이 이와 같은 외부전압(Vext)을 기준으로 하여 상기 내부고전압(VCH)의 레벨이 형성되는 것이다. 상기 정전압 발생회로(5)를 설치한 경우라도, 이 정전압(VDL)은 상기 센스앰프의 동작전압으로서 이용하여 어드레스버퍼나 어드레스 디코우더 등의 내부회로를 상기 외부전압(Vext)에 의해 동작시키도록 할 수도 있다.

상기와 같은 차지펌프회로(2 또는 7)로 형성된 전압(VPP)이나 전압(VBB)은, 기생용량 등에 축적된 전하에 보지되어 있으며, 예를들어 워드선을 비선택레벨에서 선택레벨로 절환할 때, 혹은 그 반대로 선택레벨에서 비선택레벨로 절환할 때 다수의 메모리셀이 접속됨으로써 비교적 큰 기생용량을 갖는 워드선의 차지업 또는 디스차지시키기 위한 전류에 의해 상술한 바와 같이 크게 변동한다. 이와 같은 전압변동을 예상하여 상기 워드선의 선택레벨이나 비선택레벨을 설정하면, 워드선에 접속되는 어드레스선택용 MOSFET의 게이트절연막이나 상기 워드선을 구동하는 워드드라이버를 구성하는 출력 MOSFET의 게이트절연막에 상기 레벨변동분을 예상한 분 만큼 큰 전압이 인가됨에 따른 고내압화를 실시할 필요가 있다.

이에 대해, 본원 발명에서는 상기와 같은 정전압회로(RGP)나 정전압회로(RGN)을 매개로 상기 워드선의 선택레벨, 비선택레벨을 형성하도록 하면, 상기와 같이 워드선을 비선택레벨에서 선택레벨로 절환할 때, 혹은 그 반대로 선택레벨에서 비선택레벨로 절환할 때 다수의 메모리셀이 접속됨으로써 비교적 큰 기생용량을 갖는 워드선의 차지업 또는 디스차지시키기 위한 전류에 의해서 상기와 마찬가지로 VPP 와 VBB는 변동하지만, 상기 정전압회로(RGP나 RGN)의 가변저항으로서의 MOSFET(Q12)와 MOSFET(Q15)의 저항치가 변화하여 그 전압변동을 흡수해 버리게 되기 때문에, 거의 일정한 전압(VCH와 VNN)을 확보할 수 있다.

상기 내부고전압(VCH)과 상기 고전압(VPP)의 전압차 및 상기 내부음전압(VNN)과 상기 음전압(VBB)의 전압차는, 각각 상기 워드선의 구동전류에 대응한 차지펌프회로(2와 7)의 출력전압변동을 보충하도록 형성하는 것이다. 이로 인해, 워드드라이버(WD)의 출력 MOSFET나 메모리셀의 어드레스선택 MOSFET의 게이트절연막에 인가되는 전압은, 상기 안정화된 전압(VCH나 VNN)으로 정해지는 비교적 작은 전압으로 되고, 상기와 같은 전압변동을 예상한 여분의 고내압화를 실시할 필요가 없어진다.

도 3에는, 본 발명에 관한 다이나믹형 RAM의 개략동작을 설명하기 위한 파형도가 나타나 있다. 도 3에 있어서는, 주로 메모리셀의 선택동작이 나타나 있다. 상기 이퀄라이즈신호(EQ)는, 메모리셀이 정보보지상태에서는 상기 내부고전압(VCH)과 같은 하이레벨로 되어 있다. 이로 인해, 상기 MOSFET(Q1∼Q3)를 온상태로 하고, 상보비트선(bit, /bit)을 단락함과 동시에 상기 반프리차지전압(VDL/2)을 공급한다. 상기 상보비트선(bit, /bit)은 반프리차지전압(VDL/2)으로 되기 때문에, 이퀄라이즈신호(EQ)의 레벨은 VDL과 같은 낮은 전위라도 동작 그 자체에 대해서는 문제가 없지만, 본 실시예와 같이 내부고전압(VCH)을 이용함으로써 상기 MOSFET(Q1)의 온저항을 작게하여 단시간에 상기 상보비트선(bit, /bit)의 하이레벨/로우레벨을 단락시켜 중간전위(VDL/2)로 설정할 수 있다.

메모리액세스시, 상기 이퀄라이즈신호(EQ)가 하이레벨에서 로우레벨로 변화한다. 이 때, 이퀄라이즈신호(EQ)의 로우레벨은, 회로의 접지전위가 아니라 상기 음전압(VNN)으로 된다. 그 이유는, 이퀄라이즈를 고속화하기 위하여 임계치전압이 작아지게 되는 것이기 때문에, 상기 MOSFET(Q1∼Q3)의 게이트에 음전압(VNN)을 공급하고, 드레인소스간에 흐르는 누설전류를 방지하도록 하는 것이다.

상기와 마찬가지로, 센스앰프 활성화신호(SAN)에 있어서도 센스앰프가 비동작인 상태에서는 상기 음전압(VNN)으로 설정되어, 그것이 공급되는 파워스위치 MOSFET(Q8)에 누설전류가 흐르는 것을 방지한다. 즉, MOSFET(Q8)는, 셈스앰프의 고속화 때문에 게이트절연막이 얇게 형성되어 있으며, 저임계값 전압으로 되어 있다. 이와 같은 저임계값 전압의 MOSFET를 이용함으로써, 그것이 동작상태로 될 때에 비교적 큰 전류를 흘려보낼 수 있어, 센스앰프의 증폭동작을 고속으로 한다. 이것은, P채널형 MOSFET(Q9)에 있어서도 마찬가지로, 센스앰프가 비동작인 상태에서는 상기 내부고전압(VCH)으로 설정되어, 그것이 공급되는 파워스위치 MOSFET(Q9)에 누설전류가 흐르는 것을 방지한다.

상기 이퀄라이즈신호(EQ)가 음전압(VNN)과 같은 비선택레벨로 된 후에, 워드선(Wi)이 상기 내부고전압(VCH)과 같은 하이레벨의 선택상태로 된다. 이로 인해, 메모리셀의 어드레스선택 MOSFET(Qm)가 온상태로 되어 정보기억 커패시터(Cs)와 비트선(bit 또는 /bit)의 상기 반프리차지전위(VDL/2)로 된 기생용량과의 사이에서 전하분산이 이루어지고, 예를들어 정보기억 커패시터(Cs)에 전하가 없는 상태라면 도 3과 같이 메모리셀과 접속된 비트선 전위가 저하된다.

센스앰프 활성화신호(SAN)는, 상기와 같이 음전압(VNN)에서 내부강압전압(VDL)으로 올라가 상기 N채널형 MOSFET(Q8)를 온상태로 하여 회로의 접지전위와 같은 로우레벨의 동작전압을 부여하고, 센스앰프 활성화신호(SAP)는, 상기 내부고전압(VCH)에서 회로의 접지전위(VSS)와 같은 로우레벨로 내려가 상기 P채널형 MOSFET(Q9)를 온상태로 하여 내부강압전압(VDL)과 같은 하이레벨의 동작전압을 부여한다. 상기와 같이 MOSFET(Q8)와 MOSFET(Q9)는, 게이트절연막이 엷게 형성됨으로써 저임계값 전압으로 되어 있기 때문에, 온상태로 되었을 때에 비교적 큰 전류를 흘려 센스앰프의 증폭동작을 고속으로 한다. 이 센스앰프의 증폭동작에 의해 상보비트선(bit와 /bit)의 전위는 상기 메모리셀로부터의 판독전위차가 확대되어, 내부강압전압(VDL)과 같은 하이레벨과 회로의 접지전위와 같은 로우레벨로 증폭된다.

상기와 같은 센스앰프의 증폭동작에 의해, 상보비트선(bit와 /bit)의 하이레벨과 로우레벨에 대응하여 상기 워드선(Wi)의 선택동작에 의해 상기 비트선(bit 또는 /bit)에 접속되어 있는 메모리셀의 기억 커패시터(Cs)에는 상기의 기억전하상태에 대응한 로우레벨이 재기록된다.

메모리액세스의 종료에 의해 워드선(Wi)은 상기 내부고전압(VCH)에서 상기 음전압(VNN)으로 내려가고, 그 후에 이퀄라이즈신호(EQ)가 상기 음전압(VNN)에서 내부고전압(VCH)으로 올라가 상기 상보비트선(bit와 /bit)의 하이레벨/로우레벨을 단락시켜 반프리차지전압(VDL/2)으로 한다. 이와 같이 형성된 반프리차지전압(VDL/2)이 누설전류에 의해 변동되는 것을 방지하기 위하여, 상기 MOSFET(Q2)와 MOSFET(Q3)가 설치되어 있으며, 그 온상태에 의해 반프리차지전압(VDL/2)을 상기 상보비트선(bit와 /bit)에 전달하는 것이다.

도 4에는, 본 발명에 관한 다이나믹형 RAM의 한 실시예의 개략소자 단면도가 나타나 있다. 본 실시예의 다이나믹형 RAM은 3중웰 구조에 의해 각 소자가 형성된다. 즉, p-형 기판상에 깊이가 깊은 n형 웰영역(DWELL)을 형성하고, 이와 같은 n형 웰영역(DWELL)상에 메모리셀의 어드레스선택 MOSFET와 센스앰프의 N채널형 MOSFET를 형성하는 p형 웰영역(pWELL)을 형성하는 것이다. 이와 같이 해서, 메모리셀이 형성되는 p형 웰영역(pWELL)에는 기판 백바이어스전압(VBB)을 인가하고, 상기 어드레스선택 MOSFET의 임계값 전압을 높게 하여 정보보지시간을 길게함과 동시에, α선 등에 의해 이와 같은 p형 웰영역(pWELL)에 발생한 소수 캐리어를 기판 백바이어스전압(VBB) 측에 흡수하여 정보보지시간을 길게한다.

상기 p형 웰영역(pWELL)을 둘러싸면서 상기 DWELL과 접합하도록 n형 웰영역이 형성되고, 센스앰프 등을 구성하는 P채널형 MOSFET가 형성된다. X디코우더 등의주변회로는 상기 p-기판상에 형성된 p형 웰영역(pWELL)에 형성된다. 이 구성에서는, 상기 메모리셀이나 센스앰프의 N채널형 MOSFET가 형성되는 pWELL을 포함하여 DWELL내에 센스앰프나 메모리셀 및 워드드라이버를 각별한 소자분리영역을 설치하지 않고도 함께 형성할 수 있기 때문에 고집적화를 실현할 수 있다.

본 실시예에서는, MOSFET는 2종류의 게이트절연막을 가지게 된다. 메모리셀의 어드레스선택 MOSFET와, 워드드라이버를 구성하는 출력 MOSFET는 게이트절연막이 막두께(tox2)와 같이 두껍게 형성된다. 센스앰프와 주변회로를 구성하는 MOSFET는 게이트절연막이 막두께(tox1)와 같이 얇게 형성된다. 이와 같이 게이트절연막의 막두께를 2종류 이용하는 것의 이점은, 디바이스의 신뢰성과 동작의 고속화를 양립시킬 수 있다는 점이다. 즉, 게이트절연막이 1종류일 때에는, 디바이스의 신뢰도 확보(게이트절연막의 내압확보)를 위해 인가되는 가장 높은 전압조건에서 게이트절연막의 막두께가 규정되어 버리기 때문에, 상기와 같은 높은 전압이 인가되지 않는 회로에서는, 임계값 전압이 높아져서 전류구동능력이 저하되어 동작속도가 느려져버리기 때문이다. 특히, 주변회로와 센스앰프는 MOSFET의 구동능력에 크게 의존하는 것이기 때문에 그 영향이 크다.

본 실시예에서는, 상기와 같은 내부고전압(VCH)과 음전압(VNN)과 같은 신호진폭이 게이트에 인가되는 어드레스선택 MOSFET와, 이와 같은 신호진폭의 출력신호를 형성하는 워드드라이버의 출력 MOSFET는, 상기 게이트절연막의 내압파괴를 방지하기 위하여 두꺼운 두께(tox2)로 설정하고, 상기 내부강압전압(VDL) 등 외에는 인가되지 않는 센스앰프와 주변회로의 MOSFET는 동작의 고속화를 위하여 얇은 두께(tox1)로 설정하여, 상기와 같이 디바이스의 신뢰성과 동작의 고속화를 양립시키는 것이다.

본 실시예에서는, p-기판에는 그 위에 형성된 pWELL을 통하여 회로의 접지전위(VSS)와 같은 바이어스전압이 인가된다. 상기 DWELL에는 차지펌프회로에서 형성된 고전압(VPP)이 인가된다. 또한, 상기 DWELL내에 형성된 pWELL에는 상기 차지펌프회로에서 형성된 기판 백바이어스전압(VBB)이 인가된다. 이 구성에서는, 상기 DWELL의 접합용량과 pWELL의 접합용량이 차지펌프회로(2와 7)의 전압보지용량으로서 각각 이용될 수 있다.

상기 DWELL에는 내부고전압(VCH)을 공급하고, 상기 DWELL내에 형성된 pWELL에는 상기 음전압(VNN)을 공급할 수도 있다. 이 구성에서는, 상기 DWELL의 접합용량과 pWELL의 접합용량이 상기 도 2에 나타낸 정전압회로(RGP와 RGN)의 출력에 설치된 전압안정화를 위한 커패시터(CDH와 CDN)에 이용할 수 있다. 따라서, 도 2와 같이 상기 DWELL에는 고전압(VPP)을 공급하고, 상기 DWELL 내에 형성된 pWELL에는 상기 음전압(VBB)을 공급한 구성에서는 상기 정전압회로(RGP와 RGN)의 출력에 전압안정화를 위한 커패시터(CDH와 CDN)를 MOS용량 등으로 형성할 필요가 있다.

도 5에는, 본 발명에 관한 다이나믹형 RAM의 다른 한 실시예의 개략소자 단면도가 나타나 있다. 본 실시예에 있어서도 상기와 마찬가지로 3중 웰구조에 의해 각 소자가 형성된다. 즉, p-형 기판상에 깊이가 깊은 n형 웰영역(DWELL)을 형성하고, 이와 같은 n형 웰영역(DWELL) 상에 메모리셀의 어드레스선택 MOSFET를 형성하는 p형 웰영역(pWELL)을 형성하는 것이다. 상기 메모리셀이 형성되는 p형 웰영역(pWELL)에는 기판 백바이어스전압(VBB)을 인가하고, 상기 어드레스선택 MOSFET의 임계값 전압을 높게하여 정보보지시간을 길게함과 동시에, α선 등에 의해 이와 같은 p형 웰영역(pWELL)에 발생한 소수 캐리어를 기판 백바이어스전압(VBB) 측에 흡수하여 정보보지시간을 길게한다.

본 실시예에서는, 센스앰프를 구성하는 N채널형 MOSFET는 상기 메모리셀이 형성되는 p형 웰과는 상기 DWELL에 의해 분리된 p형 웰영역에 형성된다. 이 구성에서는, 센스앰프의 N채널형 MOSFET가 형성되는 p형 웰영역(pWELL)에는 상기 메모리셀과 같이 기판 백바이어스전압(VBB)이 아닌 회로의 접지전위(VSS)가 공급되어지게 된다. 그 결과, 상기 백바이어스에 의해 기판효과의 영향을 받지않게 되어 센스앰프를 구성하는 N채널형 MOSFET의 임계값 전압을 작게할 수 있기 때문에, 동일한 소자크기라면 구동능력이 높아져서 센스앰프의 동작을 고속화할 수 있다.

도 6에는, 상기 워드드라이버(WD)의 한 실시예의 회로도가 나타나 있다. 도 6에는, 상기 워드드라이버(WD) 중, 워드선(Wi)에 대응된 하나의 워드드라이버(WDi)가 대표적으로 예시되어 있다. X디코우더(XDEC)를 구성하는 논리회로(G1, G2) 등은 상기와 같이 내부강압전압(VDL)과 회로의 접지전위(VSS)에 의해 동작하는 것으로, 그에 대응하여 하이레벨/로우레벨의 비선택/선택 출력신호(N1)를 형성한다.

이에 대해, 워드선(Wi)의 선택레벨은 내부전압(VCH)에 대응하여, 비선택레벨은 내부음전압(VNN)에 대응한 전압이기 때문에, 상기 VDL과 VSS에 대응한 X디코우더(XDEC)의 출력신호(N1)를 레벨변환할 필요가 있다. 본 실시예에서는, 디바이스의 신뢰도를 높이기 위하여 출력 MOSFET의 게이트에 인가되는 전압을 극력하게 작게하도록 고안되어 있다. 즉, 상기 출력신호(N1)는, 2개의 레벨변환회로(LSP와 LSN)에 의해 각각 2개의 서로다른 레벨로 변환된다. 레벨변환회로(LSP)는, 상기 X디코우더(XDEC)의 출력신호(N1)를 상기 고전압(VCH)과 같은 선택레벨을 형성하는 출력 MOSFET(MP1)의 게이트에 공급되는 신호(N5)를 형성하기 위한 것으로, 레벨변환회로(LSN)은, 상기 X디코우더(XDEC)의 출력신호(N1)를 상기 음전압(VNN)과 같은 비선택레벨을 형성하는 출력 MOSFET(MN1)의 게이트에 공급되는 신호(N3)를 형성하기 위한 것이다.

상기 레벨변화회로(LSP)는, 접지전위(VSS)와 상기 고전압(VCH)에서 동작하도록 되어, P채널형 MOSFET(Q18) 및 MOSFET(Q19)와 N채널형 MOSFET(Q16) 및 MOSFET(Q17)로 이루어지는 한쌍의 CMOS인버터회로와, 상기 P채널형 MOSFET(Q18) 와 MOSFET(Q19)에 각각 직렬형태로 접속되어, 게이트가 서로 다른쪽의 CMOS인버터회로의 출력신호가 공급되도록 래치형태로 된 P채널형 MOSFET(Q20)와 MOSFET(Q21)가 설치되어 상기 고전압(VCH)이 공급된다. 상기 X디코우더(XDEC)의 출력신호(N1)는, 한쪽의 CMOS인버터회로를 구성하는 MOSFET(Q17)와 MOSFET(Q19)의 게이트에 공급되고, 인버터회로(IV1)에 의해 반전되어 다른쪽의 CMOS인버터회로를 구성하는 MOSFET(Q16)와 MOSFET(Q18)의 게이트에 공급된다.

상기 한쪽의 인버터회로의 출력신호(N4)는, 드라이버로서 동작하는 CMOS인버터회로(IV2)의 입력에 공급되고, 이와 같은 인버터회로(IV2)의 출력신호(N5)가 상기 P채널형 출력 MOSFET(MP1)의 게이트에 공급되어, 이와 같은 출력 MOSFET(MP1)을 구동하는 것이다. 상기 인버터회로(IV1)는, 상기 레벨변환회로(LSP)의 일부로서 나타나 있는데, 실제로는 상기 X디코우더(XDEC)의 출력신호의 반전신호를 형성하는 역할 이외에는 없다. 따라서, 레벨변환회로(LSP)가 상기와 같이 고전압(VCH)과 회로의 접지전위(VSS)에서 동작하는데, 상기 인버터회로(IV1)는 X디코우더(XDEC)와 마찬가지로 상기 내부강압전압(VDL)과 접지전위(VSS)에서 동작된다.

상기 레벨변환회로(LSN)는, 상기 레벨변환회로(LSP)와 회로적으로는 동일한 구성으로 된다. 단, P채널형 MOSFET와 N채널형 MOSFET가 반대로 되어, N채널형 MOSFET측에 래치형태의 MOSFET가 설치됨과 동시에, 하이레벨측의 동작전압이 상기 내부고전압(VCH) 대신에 내부강압전압(VDL)으로 되고, 로우레벨측의 동작전압이 회로의 전지전위(VSS) 대신에 내부음전압(VNN)으로 되는 점이 상이하다. 즉, 상기 레벨변환회로(LSN)는, 내부강압전압(VDL)과 내부음전압(VNN)에서 동작되도록 되고, 상기와 동일한 P채널형 MOSFET와 N채널형 MOSFET로 이루어지는 한쌍의 CMOS인버터회로와, 상기 P채널형 MOSFET에 각각 직렬형태로 접속되어 게이트가 서로 다른쪽의 CMOS인버터회로의 출력신호가 공급되도록 래치형태로 된 N채널형 MOSFET가 설치되어 상기 내부음전압(VNN)이 공급된다.

상기 X디코우더(XDEC)의 출력신호(N1)는, 상기와 마찬가지로 한쪽의 CMOS인버터회로를 구성하는 MOSFET의 게이트에 공급되고, 인버터회로에서 반전되어 다른쪽의 CMOS인버터회로를 구성하는 MOSFET의 게이트에 공급된다. 상기 한쪽의 인버터회로의 출력신호(N2)는 드라이버로서 동작하는 CMOS인버터회로의 입력에 공급되고, 이와 같은 인버터회로의 출력신호(N3)가 상기 N채널형 출력 MOSFET(MN1)의 게이트에 공급되어 이와 같은 출력 MOSFET(MN1)를 구동하는 것이다.

본 실시예에서는, 상기 출력 MOSFET(MP1)와 MOSFET(MN1)의 게이트와 드레인간에 인가되는 전압을 작게하기 위하여, 다시말해 상기 MOSFET(MP1)와 MOSFET(MN1)의 게이트절연막에 관한 스트레스를 완화하기 위하여, 워드선(Wi)이 접속되는 출력단자와의 사이에 각각 P채널형 MOSFET(MP2)와 N채널형 MOSFET(MN2)가 직렬로 접속된다. 상기 P채널형 MOSFET(MP2)의 게이트에는, 접속전지(VSS)가 인가되어 정상적으로 온상태로 되며, 상기 N채널형 MOSFET(MN2)의 게이트에는 상기 내부강압전압(VDL)이 인가되어 정상적으로 온상태로 된다.

상기 레벨변환회로(LSP)는, 상기와 같이 VCH와 VSS와 같은 신호진폭의 구동신호(N5)를 형성하여 상기 출력 MOSFET(MP1)의 온/오프상태를 제어한다. 그리고, 상기 P채널형 MOSFET(MP2)는, 워드선(Wi)이 음전압(VNN)일 때라도 출력 MOSFET(MP1)의 드레인전압을 접지전위(VSS)+VT(여기서 VT는 MOSFET(MP2)의 임계값 전압)로 유지한다.

그 결과, 도 7의 동작파형도에 나타낸 바와 같이, 출력단자가 N채널형 출력 MOSFET(MN1)의 온상태에 의해 워드선(Wi)의 비선택레벨에 대응된 음전압(VNN)일 때라도, 상기 오프상태의 P채널형 출력 MOSFET(MP1)의 게이트와 드레인간에는 VCH-(VSS+VT)의 전압밖에는 인가되지 않는다.

상기 레벨변환회로(LSN)는, 상기와 같이 VDL과 VNN과 같은 신호진폭의 구동신호(N3)를 형성하여 상기 출력 MOSFET(MN1)의 온/오프상태를 제어한다. 그리고, 상기 N채널형 MOSFET(MN1)는 워드선(Wi)이 고전압(VCH)일 때라도 출력 MOSFET(MN1)의 드레인전압을 내부강압전압(VDL)-VT(여기서 VT는 MOSFET(MN2)의 임계값 전압)로 유지한다. 그 결과, 도 7의 동작파형도에 나타낸 바와 같이, 출력단자가 상기 P채널형 MOSFET(MP1)의 온상태에 의해 워드선(Wi)의 선택레벨에 대응된 내부고전압(VCH)일 때라도, 상기 오프상태의 N채널형 출력 MOSFET(MN1)의 게이트와 드레인간에는, (VDL-VT)-VNN과 같은 전압밖에는 인가되지 않는다.

즉, 도 7의 동작파형도에 나타낸 바와 같이, 상기와 같은 2종류의 레벨변환회로(LSP와 LSN)에 의한 구동전압(N5와 N3)과 같은 신호진폭의 제한작용과, 상기 직렬로 설치된 MOSFET(MP2)와 MOSFET(MN2)에 의한 인가전압 분할작용이 상승적으로 작용하여, 상기와 같이 워드선(Wi)의 선택레벨/비선택레벨이 내부고전압(VCH)과 내부음전압(VNN)에 대응한 큰 전압임에도 불구하고, 출력 MOSFET(MP1)와 MOSFET(MN1)에 인가되는 전압은 작게 제한된 것으로 할 수 있다. 그리고, 메모리셀에 대해서 보면, 기억 커패시터(Cs)에는 회로의 접지전위(VSS)가 내부강압전압(VDL)이 보지되어 있기 때문에, 워드선(Wi)이 비선택과 같은 음전압(VNN)으로 되었을 때, VNN-VDL과 같은 최대전압이 인가되고, 워드선(Wi)이 선택전압(VCH)으로 된 직후에는 VSS-VCH와 같은 최대전압이 인가된다.

상기 레벨변환회로(LSP)의 레벨변환동작의 개략은 다음과 같다. 상기 X디코우더(XDEC)를 구성하는 게이트회로(G1)의 출력신호(N1)가 접지전위(VSS)에 대응한 로우레벨일 때에는, 한쪽의 CMOS인버터회로(Q17과 Q19)의 P채널형 MOSFET(Q19)가 온상태로 된다. 다른쪽의 CMOS인버터회로(Q16과 Q18)에는, 인버터회로(IV1)의 출력신호의 하이레벨에 의해 N채널형 MOSFET(Q16)가 온상태로 되어 출력신호를 로우레벨로 한다. 이로 인해, P채널형 MOSFET(Q21)가 온상태로 되어 상기 온상태의 MOSFET(Q19)를 통하여 출력신호(N4)를 고전압(VCH)과 같은 하이레벨로 한다. 그 결과, 상기 고전압(VCH)에 대응한 하이레벨을 형성하면서, P채널형 MOSFET(Q20)가 온상태로 되어 다른쪽의 CMOS인버터회로에 직렬전류가 흐르지 않도록 한다.

상기 X디코우더(XDEC)를 구성하는 게이트회로(G1)의 출력신호(N1)가 내부강압전압(VDL)과 같은 하이레벨일 때에는, 한쪽의 CMOS인버터회로(Q17과 Q19)의 N채널형 MOSFET(Q17)가 온상태로 된다. 다른쪽의 CMOS인버터회로(Q16과 Q18)에는, 인버터회로(IV1)의 출력신호가 로우레벨로 되어 P채널형 MOSFET(Q18)를 온상태로 한다. 상기 MOSFET(Q17)의 온상태에 의해 출력신호(N4)가 로우레벨로 되어 P채널형 MOSFET(Q20)를 온상태로 하기 때문에, 다른쪽의 CMOS인버터회로의 출력신호가 고전압(VCH)에 대응한 하이레벨로 된다. 그 결과, P채널형 MOSFET(Q21)이 오프상태로 되어 상기 로우레벨의 출력신호(N4)를 형성하고 있는 한쪽의 CMOS인버터회로에 직류전류가 흐르지 않도록 한다.

레벨변환회로(LSN)의 레벨변환동작의 개략도 상기와 거의 동일하기 때문에, 상기 X디코우더(XDEC)를 구성하는 게이트회로(G1)의 출력신호(N1)가 접지전위(VSS)에 대응한 로우레벨일 때의 동작만을 설명하면 다음과 같다. 상기 출력신호(N1)가 공급되는 한쪽의 CMOS인버터회로의 P채널형 MOSFET가 온상태로 된다. 다른쪽의 CMOS인버터회로에는, 그것과 반전된 하이레벨의 신호가 공급되기 때문에, N채널형 MOSFET가 온상태로 된다. 상기 한쪽의 CMOS인버터회로의 P채널형 MOSFET의 온상태에 의해 출력신호(N2)가 내부강압전압(VDL)과 같은 하이레벨로 되고, 다른쪽의 CMOS인버터회로의 N채널형 MOSFET를 온상태로 한다. 그 결과, 다른쪽의 CMOS인버터회로의 출력신호는, 2개의 N채널형 MOSFET가 온상태로 되어 음전압(VNN)을 출력한다. 그 결과, 상기 내부강압전압(VDL)에 대응한 하이레벨의 출력신호(N2)를 형성하면서, 그것에 대응한 음전압(VNN) 측의 N채널형 MOSFET를 오프상태로 하여 상기 한쪽의 CMOS인버터회로에 직렬전류가 흐르지 않도록 하는 것이다.

도 8에는, 상기 워드드라이버(WD)의 다른 한 실시예의 회로도가 나타나 있다. 본 실시예에서는, X디코우더가 2개의 회로로 분할되어 구성된다. 제 1 디코우더(XDEC)에서는 워드선 4개분의 선택신호(N1)를 형성한다. 이 선택신호는, 도시하지 않은 제 2 디코우더로 형성된 선택신호(X00, X01, X10 및 X11)에 의해 스위치제어되는 스위치 MOSFET(M10∼M13)를 통하여 각각에 대응된 워드드라이버(WDi)에 공급된다.

워드드라이버(WDi)는, 하나의 회로가 대표적으로 예시되어 있는 바와 같이 레벨변환기능과 워드드라이브기능을 모두 가지도록 된다. P채널형 출력 MOSFET(M3와 M4), N채널형 MOSFET(M6과 M5)는 상기와 같은 워드드라이버를 구성하는 것이다. 상기 N채널형 출력 MOSFET(M6)는 N채널형 MOSFET(M7)와 래치형태로 되어 상기와 같은 레벨변환기능을 가지도록 된다. 이 MOSFET(M7)에는 상기와 같이 내압완화를 위한 N채널형 MOSFET(M8)가 직렬로 접속되어, 상기 MOSFET(M5)와 함께 게이트에 내부강압전압(VDL)이 공급된다.

상기 P채널형 출력 MOSFET(M3)에는, 레벨변환을 위하여 래치형태로 된 P채널형 MOSFET(M2)가 설치된다. 상기 출력 MOSFET(M3)의 게이트에는 프리차지신호(WPH)에 의해 제어되는 P채널형 MOSFET(M1)를 통하여 고전압(VCH)으로 프리차지된다. 그리고, 이 입력점에는 상기 스위치 MOSFET(M10)를 통하여 선택신호(N5)가 공급된다.

도 9에는, 상기 워드드라이버의 동작을 설명하기 위한 타이밍도가 나타나 있다. 프리차지신호(WPH)가 회로의 접지전위(GND)와 같은 로우레벨일 때에, P채널형 MOSFET(M1)가 온상태로 되어 상기 입력단자가 고전압(VCH)으로 프리차지된다. 이 프리차지동작에 의해 MOSFET(M3)가 오프상태로 되고, 그와 함께 온상태인 MOSFET(M9), MOSFET(M8)를 통하여 N채널 출력 MOSFET(M6)의 게이트전위(N3)가 VDL-VT와 같은 하이레벨로 된다. 이 때문에, MOSFET(M6)이 온상태로 되어 워드선(Wi)을 음전압(VNN)과 같은 비선택레벨로 하고 있다.

상기 MOSFET(M6)의 온상태에 의해, 그것과 래치형태로 되어 있는 MOSFET(M7)의 게이트에 음전압(VNN)이 공급되어 오프상태로 된다. 따라서, 상기 온상태로 되어 있는 프리차지 MOSFET(M1)와, 상기 전압완화를 위하여 정상적으로 온상태로 되어 있는 MOSFET(M9와 M8)와 상기 MOSFET(M7)로 이루어지는 직렬경로에 관통전류가 흐르는 것을 방지할 수 있다.

X디코우더의 동작에 의해, 제 1 디코우더(XDEC1)의 출력신호(N1)가 로우레벨로 된다. 그리고, 4개의 워드선 중 선택신호(X00)의 하이레벨에 의해 MOSFET(M10)가 온상태로 되면, 상기 입력단자의 선택신호(N5)가 로우레벨로 내려간다. 그 결과, 출력 MOSFET(M3)가 오프상태에서 온상태로 변화하여 워드선(Wi)이 음전압(VNN)으로부터 고전압(VCH)을 향해 올라간다. 이 전압의 올라감에 의해 MOSFET(M7)가 온상태로 되어 MOSFET(M6)의 게이트전압(N3)을 VDL-VT에서 음전압(VNN)으로 저하시킨다. 이로 인해, MOSFET(M6)가 오프상태로 되어 워드선(Wi)의 전위는 고속으로 고전압(VCH)로 올라가게 된다. 다른 비선택 워드선은 그것에 대응한 워드드라이버에 있어서, 상기 프라차지전압을 유지하기 위하여 상기 P채널형 출력 MOSFET가 오프상태로 되고, N채널형 출력 MOSFET가 온상태로 되어 상기 음전압(VNN)와 같은 비선택레벨을 유지한다.

상기 워드선(Wi)의 선택동작의 종료에 의해 디코우더신호(X00)가 로우레벨로 되어 상기 MOSFET(M10)는 오프상태로 된다. 또한, 제 1 디코우더(XDEC1)의 출력신호(N1)가 하이레벨로 복귀한다. 그 후에, 프리차지신호(WPH)가 로우레벨로 변화하여 상기 MOSFET(M1)를 온상태로 만든다. 이 때문에, 입력단자의 전압(N5)은 상기 고전압(VCH)으로 프리차지된다. 이 프리차지동작에 의해, P채널형 출력 MOSFET(M3)가 오프상태로 됨과 동시에, N채널형 출력 MOSFET(M6)의 게이트전압(N3)이 상기 MOSFET(M8)에 의해 VDL-VT와 같이 제한된 하이레벨로 된다. 이 MOSFET(M6)의 온상태에 의해 워드선(Wi)의 선택레벨(VCH)이 비선택레벨에 대응한 음전압(VNN)으로 내려간다. 이 구성에 있어서도, 출력 MOSFET(M3)이나 MOSFET(M6)에 인가되는 전압은, 상기와 같이 제한된 것으로 되며, 디바이스의 고신뢰성을 확보할 수 있는 것이다.

본 실시예에서는, 상기와 같은 제 1 X디코우더회로(XDEC)에 대하여 4개의 워드선에 대응한 워드드라이버에 공용되는 것이다. 이에 의해, 하나의 워드선당 필요한 MOSFET의 수를 줄일 수 있다. 다시말해, 고밀도로 배치되는 워드선의 피치와, 그 선택신호를 형성하는 X디코우더의 피치를 같이 포함할 수 있어 고집적화를 가능하게 하는 것이다.

도 10에는, 이 발명을 계층화(분할워드선 방식) 워드드라이버에 적용한 경우의 한 실시예의 구성도가 나타나 있다. 계층화 워드선이란, 워드선을 메인워드선과 서브워드선으로 나누어, 서브워드선에 메모리셀을 접속하도록 하는 것이다. 상기와 같은 계층화 워드방식에 있어서는, 고저항의 워드선을 저저항의 메탈배선층으로 뒷대는, 이른바 워드분류기(word shunt) 방식에 있어서의 메탈배선층의 레이아웃 피치를 완화하기 위한 것이다. 이와 같은 분할워드선으로 함으로써, 대기억용량화를 도모하면서 고집적화를 실현시킬 수 있다.

도 10에는, 상기 메모리매트의 메인워드선과 서브워드선의 관계를 설명하기 위한 개략구성을 나타내고 있다. 도 10에 있어서는, 대표적으로 2개의 메인워드선(MW0과 MWi)이 나타나 있다. 상기 메인워드선(MW0, MWi) 등은 메인워드 드라이버(MWD)에 설치된 각 드라이버(MDRV0, MDRVi)에는 그것의 연장방향에 대하여 복수쌍의 서브워드선(SWL)이 설치된다. 도 10에는, 그 중에서 3쌍의 서브워드선(SWL)이 대표적으로 예시되어 있다. 서브워드선(SWL)은 짝수 0∼6과 홀수 1∼7의 합계인 8개의 서브워드선이 하나의 메모리매트(MAT0과 MAT1)에 교대로 배치된다. 이와 같이 하나의 메모리워드선에 대하여 그 배열방향에 8개의 서브워드선을 할당함으로써, 메인워드선의 피치를 1/8로 완화할 수 있다.

상기 메인워드 드라이버(MWD)에 인접하는 짝수 0∼6과, 도시하지 않은 메인워드선(MW0)의 원단(遠端)측(워드드라이버의 반대측)에 배치되는 홀수 1∼7을 제외하고, 메모리매트간에 배치되는 서브워드 드라이버(SWD1) 등은, 그것을 중심으로 한 좌우의 메모리매트(MAT0와 MAT1) 등의 한쌍의 서브워드선의 선택신호를 형성한다. 이와 같이 서브워드선의 길이를 메인워드선의 연장방향에 대하여 분할함으로써, 하나의 서브워드선에 접속되는 메모리셀의 수를 줄일 수 있으며, 메모리셀의 선택동작을 고속으로 할 수 있다.

상기와 같이 서브워드선을 짝수 0∼6과 홀수 1∼7로 나누어, 각각 메모리매트의 앵측에 서브워드 드라이버(SWD0, SWD1) 등을 배치하는 구성에서는, 메모리셀의 배치에 맞추어 고밀도로 배치되는 서브워드선(SWL)의 실질적인 피치가 서브워드 드라이버(SWD0, SWD1) 안에서 2배로 완화할 수 있으며, 서브워드 드라이버(SWD0, SWD1)에 설치되는 드라이버(SDRV)와 그것에 대응한 서브워드선(SWL) 등을 효율적으로 레이아웃할 수 있다. 상기 드라이버(SDRV)는, 메인워드선(MWi)과 서브워드선택선(FX1)의 논리곱(AND)에 의해 서브워드선(SWL)을 선택/비선택으로 하는 것이다.

X디코우더(XDEC)를 구성하는 게이트회로(AN3, AN4) 등으로 형성된 선택신호가 메인워드 드라이버(MWD)에 공급된다. 메인워드 드라이버(MWD)는, 상기 선택신호를 받는 드라이버(MDRV0, MDRVi) 등에 의해 구성되어 각 메모리매트(MAT0, MAT1)에 있어서 4개씩의 서브워드선 0∼6(1∼7)에 대응한 선택신호로서의 메인워드선(MW0, MWi) 등을 선택/비선택으로 구동한다. 상기 4개의 서브워드선 0∼6 또는 1∼7 중에서 하나의 서브워드선을 선택하기 위한 서브워드 선택선(FXi)이 설치된다. 서브워드 선택선(FXi)은, FX0∼FX7과 같은 8개의 선으로 구성되며, 상기 X디코우더(XDEC)에 포함되는 게이트회로(AN1, AN2) 등에서 선택신호가 형성된다.

상기 메인워드 드라이버(MWD)에 포함되는 드라이버(FDRV0) 등을 매개로 짝수 서브워드 선택선(FX0∼FX6)이 상기 짝수열의 서브워드 드라이버(SDRV0∼6)에 공급되고, 드라이버(FDRV1) 등을 매개로 홀수 서브워드 선택선(FX1∼FX7)이 상기 홀수열의 서브워드 드라이버(FDRV1∼7)에 공급된다. 특히 제한되어 있지는 않지만, 서브워드 선택선(FX0∼FX7)은, 어레이의 주변부에서는 상기 메인워드선(MW0) 등과 동일한 제 2층의 금속배선층(M2)에 의해 형성된다. 서브워드 선택선(FX0∼FX7)은, 상기 서브워드 드라이버에 대응한 부분에서 분기하고, 마찬가지로 제 2층의 금속배선층(M2)에 의해 구성되는 메인워드선(MW0∼MWi)과 교차하는 장소에서는 제 3층의 금속배선층(M3)에 의해 구성되어 상기 메인워드선과 직교하는 방향으로 연장되어 상기 서브워드 드라이버의 입력으로 인도된다.

도 11에는, 상기 계층화 워드드라이버 방식에 대응한 서브워드 드라이버(SDRV)의 한 실시예의 회로도가 나타나 있다. 본 실시예에서는, 상기와 같은 고신뢰성을 확보하기 위하여 상기 서브워드 선택선과 메인워드선과는 한쌍의 신호선에 의해 구성된다. 즉, 한쌍으로 이루어지는 서브워드 선택선의 신호(FXiB와 FXi)는, 신호(FXiB)가 내부고전압(VCH)과 같은 하이레벨일 때 신호(FXin)가 음전압(VNN)과 같은 로우레벨로 되고, 신호(FXiB)가 회로의 접지전위(VSS)와 같은 로우레벨일 때 신호(FXin)는 내부강압전압(VDL)과 같은 하이레벨로 되는 실질적인 상보신호로 된다.

상기 서브워드 선택선의 신호(FXi와 FXiB)는, 서브워드 드라이버가 설치되는 분기부에서 드라이버(DV1와 DV2)에 의해 각각 반전되어, 대응하는 서브워드 드라이버에 대응한 서브워드 선택선의 신호(FXiBn과 FXin)로 된다. 이 분기된 서브워드 선택선의 신호(FXin)는, 다음에 설명하는 서브워드 드라이버(SDRV)의 동작전압으로서 이용된다. 즉, 선택된 것이 상기와 같은 내부고전압(VCH)으로 되고, 비선택된 것은 회로의 접지전위(VSS)(OV)로 된다. 상기 분기된 서브워드 선택선의 신호(FXiBn)는, 상기 신호(FXin)가 비선택의 접지전위(0V)일 때에 서브워드선(SWL)을 음전압(VNN)으로 설정하기 위하여 이용된다.

한쌍으로 이루어지는 메인워드선(MWiBP와 MWiBN)은, 메인워드선(MWiBP)이 내부고전압(VCH)과 같은 하이레벨일 때 메인워드선(MWiBN)은 내부강압전압(VDL)과 같은 하이레벨로 되고, 메인워드선(MWiBP)이 접지전위(VSS)와 같은 로우레벨일 때 메인워드선(MWiBN)은 내부음전압(VNN)과 같은 로우레벨로 된다는 실질적인 동일 상의 선택/비선택신호가 공급된다.

이와 같은 2개의 신호(MWiBP와 MWiBN)에 의해 상기 도 6과 동일한 P채널형 출력 MOSFET(M14)와 N채널형 출력 MOSFET(M17)를 구동하여, 서브워드선(SWL)을 VCH와 VNN과 같은 선택/비선택레벨로 한다. 단, 상기 도 6의 회로와 상이한 점은, 상기와 같이 동작전압이 서브워드 선택선(FXin)에 의해 공급되어진다. 따라서, 서브워드 선택선(FXin)이 0V와 같은 비선택레벨이고, 상기 메인워드선의 신호(MWiBP와 MWiBN)가 선택레벨일 때에 서브워드선(SWL)을 비선택의 음전압(VNN)으로 하기 위하여 MOSFET(M18과 M19)가 설치되고, 이와 같은 MOSFET(M19)의 게이트에는 상기 서브워드 선택선(FXiBn)의 내부강압전압(VDL)이 공급된다. 이로 인해, 상기 서브워드 선택선(FXin)이 0V와 같은 비선택레벨이고, 상기 메인워드선의 신호(MWiBP와 MWiBN)가 선택레벨일 때에, 상기 MOSFET(M19)가 온상태로 되어 서브워드선(SWL)을 음전압(VNN)과 같은 비선택레벨로 하는 것이다.

MOSFET(M15, M16 및 M18)는, 상기와 같이 출력 MOSFET(M14, M17 및 M19)에 인가되는 게이트절연막에 인가되는 전압을 분담하여 낮게하는 것으로, 상기 각 신호의 신호진폭을 VNN∼VDL과 VSS∼VCH와 같이 작게하는 것이 상승적으로 작용하여 상기와 같이 디바이스의 고신뢰성을 확보할 수 있다.

도 12에는, 상기 서브워드 선택선과 메인워드선을 구동하는 드라이버의 한 실시예의 회로도가 나타나 있다. 도 13의 파형도에 나타낸 바와 같이, 드라이버(FDRV)는, X디코우더(XDEC)로 형성된 0∼VDL과 같은 소진폭의 서브워드 선택선(FSXi)을 받아, 상기 서브워드 선택선에 공급되는 신호(FXi와 FXiB)를 형성한다. 즉, 상기 소진폭신호(FSXi)는 상기 도 6에서 설명한 바와 동일한 레벨변환회로(LSN과 LSP)에서 VNN∼VDL과 0∼VCH와 같은 신호진폭으로 각각 레벨변환되어, 출력부에 설치된 드라이버(DV3와 DV4)를 매개로 서브워드 선택선(FXi와 FXiB)으로 출력된다.

메인워드 드라이버(MDRV)는, 상기 도 13의 파형도에 나타낸 바와 같이, X디코우더로 형성된 0∼VDL로 변화되는 소진폭의 메인워드선 선택신호를 받아, 상기 메인워드선(MWiBN과 MWiBP)에 공급되는 선택/비선택신호를 형성한다. 즉, 상기 소진폭신호(XDEC)는, 상기 도 6에서 설명한 것과 동일한 레벨변환회로(LSN과 LSP)에서 VNN∼VDL과 0∼VCH와 같은 신호진폭으로 각각 레벨변환되어, 출력부에 설치된 드라이버(DV5와 DV6)를 매개로 상기 메인워드선(MWiBN과 MWiBP)을 구동하는 것이다.

이와 같은 계층워드방식에 있어서도, 상기와 같이 각 드라이버를 구성하는 출력 MOSFET에는 상기와 같은 전압분담용 MOSFET를 설치하고, 또한 그 신호진폭을 P채널형 MOSFET측과 N채널형 MOSFET측용으로 나누어, 2종류의 비교적 작은 신호진폭으로서 전달함으로써, 디바이스의 고신뢰성을 확보할 수 있다.

도 14에는, 본 발명에 관한 다이나믹형 RAM에 있어서의 전원회로의 다른 한 실시예의 개략블럭도가 나타나 있다. 본 실시예의 다이나믹형 RAM은, 복수(도 14에서는 4개)의 메모리어레이(MCA)를 가지도록 되어 있다. 이들 메모리어레이(MCA)는 상기 계층워드 드라이버방식을 취하는 경우, 각각이 후술하는 바와 같은 복수의 메모리매트로 구성된다. 이 실시예에서는, 고전압용 차지펌프회로(VPPG)와 음전압용 차지펌프회로(VBBG)에 대하여, 복수의 정전압회로(RGN과 RGP)가 설치된다. 특히 제한되어 있지는 않지만, 이들 정전압회로(RGN과 RGP)는, 상기 복수로 이루어지는 메모리어레이(MCA)에 일대일로 대응하여 복수개 설치된다. 각 메모리어레이(MCA)에 있어서, 상기 전압(VCH와 VNN)은 동일하기 때문에 상기 VCH와 VNN에 대응되어 기준전압(VRH와 VRN)을 형성하는 기준전압 발생회로(RGFP와 RGFN)는 공통의 회로가 이용된다.

이 구성에서는, 부하로 되는 메모리어레이(MCA)의 워드선 선택회로 XDEC와 WD에 근접해서 상기 정전압회로(RGP와 RGN)를 배치시킬 수 있으며, 그 사이의 배선도 짧아져 전원 임피던스를 낮게할 수가 있을 뿐 아니라, 상기 차지펌프회로(VPPG와 VBBG) 및 기준전압 발생회로(RGFP와 RGFN)를 공통으로 사용할 수 있기 때문에 회로규모를 작게할 수 있다. 상기 차지펌프회로(VPPG와 VBBG)에서 형성되는 전압은, 상기 워드선의 선택상태 또는 비선택상태로의 변화시에 전압변동이 생겨도 문제가 없도록 미리 절대치적으로 크게 형성되어 있는 점, 및 상기 기준전압 발생회로는, 상기 차동회로의 참조전압으로서 사용될 뿐으로 거의 전류는 흐르지 않는다는 점 때문에, 상기와 같이 복수의 회로에 공통으로 설치하여 그 사이의 배선길이가 길어져도 거의 문제가 되지 않는다.

도 15에는, 상기 계층화 워드드라이버 방식에 대응한 서브워드 선택선용의 드라이버 및 서브워드 드라이버의 다른 한 실시예의 회로도가 나타나 있다. 본 실시예에서는, 하나의 메인워드선(MWiB)와 하나의 서브워드 선택선(FXiB)에 의해 상기 서브워드선을 선택할 수 있도록 고안된 것이다. 이와 같은 하나의 서브워드 선택선과 메인워드선으로 구성되어짐으로써, 배선수를 줄일 수 있음과 동시에 회로소자의 수도 줄일 수 있다.

상기와 같이 서브워드 선택선과 메인워드선을 하나로 구성하는 것에 대하여, 선택/비선택의 신호레벨은 도 16의 파형도에 나타낸 바와 같이, VNN∼VCH와 같은 큰 신호진폭으로 된다. 서브워드 선택선의 상기와 같은 분기부에는, 반전신호를 형성하는 드라이버가 설치된다. 이 드라이버는, 상기 VCH와 VNN의 전압에서 동작하여 도 16의 파형도에 나타낸 바와 같이 상기 신호 FXiBn과는 반전된 서브워드 선택선 FXin을 형성하고, 서브워드 드라이버의 동작전압으로서 이용된다.

상기 분기부의 드라이버에 있어서, 상기 서브워드 선택선 FXiB의 신호는 게이트에 VDL이 공급된 N채널형 MOSFET(M21)를 매개로 음전압(VNN)을 출력하는 N채널형의 출력 MOSFET(M25)의 게이트에 전달되고, 게이트에 접지전위(VSS)가 공급된 P채널형 MOSFET(M20)를 매개로 고전압(VCH)을 출력하는 P채널형의 출력 MOSFET(M22)의 게이트에 전달된다. 상기 P채널형의 출력 MOSFET(M22)와 출력단자와의 사이에는 상기 VSS가 게이트에 인가된 P채널형 MOSFET(M24)가 직렬로 삽입되고, 상기 N채널형의 출력MOSFET(M25)와 출력단자 사이에는 상기 VDL이 게이트에 인가된 N채널형 MOSFET(M24)가 설치된다.

상기와 같이 서브워드 선택선 FXiB에는 VCH와 VNN과 같은 큰 신호진폭으로 함에도 불구하고, 상기 드라이버를 구성하는 출력 MOSFET(M22)와 MOSFET(M25)에는 각각 상기 도 7과 마찬가지로 비교적 작은 전압밖에는 인가되지 않아 디바이스의 고신뢰성을 확보할 수 있게 된다.

서브워드 드라이버도 상기 드라이버와 동일하다. 단, 메인워드선(MWiB)이 VNN과 같은 선택레벨일 때, 상기 서브워드 선택선(FXin)이 VNN과 같은 비선택레벨일 때, 서브워드선(SWLi)을 음전압(VNN)과 같은 비선택레벨로 하기 위하여, 상기 서브워드 선택선(FXiBn)이 게이트에 접속된 MOSFET(27)가 설치되고, 그 하이레벨(VCH)이 상기와 마찬가지로 게이트에 VDL이 인가된 전압분할용 MOSFET를 매개로 게이트에 전달되어 온상태로 되어, 서브워드선(SWLi)을 음전압(VNN)으로 한다. 이 때에도, 서브워드선(SWLi)이 접속되는 출력단자와의 사이에는, 상기 VDL이 게이트에 인가된 전압분할용 MOSFET(M26)가 직렬로 접속된다.

상기 서브워드 선택선(FXiB)이나 메인워드선(MWiB)을 구동하는 드라이버는, VNN∼VCH와 같은 출력신호를 형성하는 것이기 때문에, 도 6에 나타낸 바와 같은 워드드라이버를 이용하는 것이다.

도 17에는, 기준전압 발생회로의 한 실시예의 회로도가 나타나 있다. 본 실시예의 회로에서는, 상기 VCH와 VNN에 대응한 기준전압(VRN과 VRP)을 발생시킨다. 기준전압 발생회로는, 바이폴로 트랜지스터(bipolar transistor)의 실리콘 밴드갭을 이용한 기준전압회로(bgg)와, 기준전압회로에서 형성된 전압을 전류신호로 변환하는 전압전류 변환회로(IVCON)와, 이와 같은 전류신호를 전류밀러회로를 이용하여 상기 각 기준전압(VRN과 VRP)을 발생하는 회로로 구성된다.

바이폴로 트랜지스터(T1과 T2)는, 그 이미터면적(A_E)이 1과 8처럼 서로 다르게 형성되어 그 컬렉터와 베이스를 공통접속하여 다이오드형태로 함과 동시에, 이미터에 1MΩ과 같은 고저항을 매개로 같은 전류가 흐르도록 하여, 실리콘 밴드갭에 대응한 차전압을 발생시켜 88KΩ과 같은 저항에 인가하여 정전류를 발생시킨다. 즉, 상기 트랜지스터(T1)의 이미터전압과 상기 88KΩ을 매개로 한 트랜지스터(T2)의 이미터전압이 동등하게 되도록 차동 MOSFET(Q21)와 MOSFET(Q22)로 이루어진 차동증폭회로에서 상기 고저항에 공급되는 전압을 제어한다. 이로 인해, 상기 고저항에 있어서 1.26V와 같은 기준전압(VREF)을 발생시킨다.

상기 트랜지스터(T1과 T2)는, P채널형 MOSFET의 소스, 드레인 확산영역을 이미터로 하고, 그것이 형성되는 n형 웰영역(nWELL)을 베이스로 하고, p-형 기판을 컬렉터로서 이용한다. 상기 컬렉터와 베이스는 공통으로 접속하고, 상기 p-형 기판에 주어지는 접속전위로 된다. 상기 88KΩ의 저항에 발생한 차전압은, 그것과 동일한 전류가 흐르는 상기 고저항과의 저항비에 대응하여 상기 1.26V와 같은 전압으로 된다.

상기 게이트에 접지전위가 공급되어 저항소자로서 작용하는 P채널형 MOSFET(Q23)는 기동회로를 구성한다. 상기 트랜지스터(T1과 T2) 및 차상증폭회로로 이루어지는 BGG는, VREF가 0V일 때, 즉 트랜지스터(T2, T2)가 오프상태에서 차동 MOSFET(Q21)와 MOSFET(Q22)가 오프상태라도 안정되기 위하여, 상기 기동회로를 설치하여 상기 1.26V와 같은 기준전압을 형성하는 것이다. 상기 기준전압(VREF)은 커패시터(C1)가 설치되어 한층 더 안정화되는 것이다.

전압전류 변환회로(IVCON)는, 차동 MOSFET(Q24)와 MOSFET(Q25)로 이루어지는 차동회로와 출력 MOSFET(Q26)에 의해 전압 폴로어(follower)회로를 구성하고, 상기 기준전압(VREF)을 저항(RF)으로 흘려보내 정전류를 형성한다. 이 정전류는 상기 출력 MOSFET(Q26)에 흐르기 때문에, 그것과 게이트와 소스가 공통화된 P채널형 MOSFET(Q27, Q30)를 설치하여 전류밀러회로를 구성하여, 상기 MOSFET(Q27) 및 MOSFET(Q30)의 드레인에서 전류변환된 기준전류를 꺼집어 낸다. 특히 제한되어 있지는 않지만, 상기 저항(RF)에 의해 형성된 기준전압(VREF0)은 후술하는 레벨센서에 이용된다.

상기 MOSFET(Q27)의 드레인에서 출력되는 기준전류는, 상기 차지펌프회로(VBBG)에서 형성된 -1.0V와 같은 기준전압(VBB)에 소스가 접속된 N채널형 MOSFET(Q28)과 MOSFET(Q29)로 이루어지는 전류밀러회로에 공급되고, 그 출력전류를 접지전위와의 사이에 설치된 저항(RL1)에 흐르도록 하여, -0.75V와 같은 기준전압(VRN)을 발생시킨다. 상기 저항(RL1)에는 커패시터(C3)가 병렬로 설치되어 전압안정화를 도모할 수 있다.

상기 MOSFET(Q30)의 드레인에서 출력되는 기준전류는, 회로의 접지전위에 서스가 접속된 N채널형 MOSFET(Q31)와 MOSFET(Q32)로 이루어지는 전류밀러회로에 공급되고, 이와 같은 전류밀러회로를 매개로 한 기준전류를, 상기 차지펌프회로(VPPG)에서 발생된 고전압(VPP)에 소스가 접속된 P채널형 MOSFET(Q33)와 MOSFET(Q34)에 공급하고, 그 출력과 내부전압(VDD)(VDL)과의 사이에 저항(RL2)을 설치하여 상기 VDD를 기준으로 하여 약 2.25V와 같은 기준전압(VRP)이 형성된다. 커패시터(C4)는, 상기 기준전압(VRP)을 안정화시키기 위하여 설치된다.

상기 전류밀러회로를 구성하는 P채널형 MOSFET와 N채널형 MOSFET는 각각 동일한 소자사이즈로 되어, 상기 저항(RF)에서 형성된 기준전압과 동일한 전류를 형성하도록 하면, 상기 기준전압(VRP와 VRN)은 다음식(1)과 (2)와 같이 나타내어진다.

VRP = VREF × RL2 / RF + VDD(VDL) …… (1)

VRN = -VREF × RL1 / RF …… (2)

이와 같이 상기 실시예의 회로에 있어서는, 실리콘 밴드갭을 이용하여 상기 기준전압(VREF)을 형성하고, 저항비 RL2/RF, RL1/RF에 의해 상기 기준전압(VRP와 VRN)을 형성하는 것이기 때문에, 프로세스가 크게 불규칙적인 반도체회로에 형성되는 회로소자를 이용하여도 상기 저항비는 그 영향을 받지않기 때문에, 높은 정도로 상기 기준전압(VRP와 VRN)을 형성할 수 있다.

도 18에는, 상기 정전압 발생회로(RGP)의 한 실시예의 회로도가 나타나 있다. 본 실시예에서는, 차동증폭회로는 2개의 회로로 구성된다. 차동 MOSFET(Q40)와 MOSFET(Q41) 및 가변저항소자와 작용하는 MOSFET(Q44)로 이루어지는 회로는, 동작전류를 형성하는 MOSFET(Q48)의 게이트에 정상적으로 VDL과 같은 정전압이 인가되어 정상적으로 동작된다. 즉, 메모리회로가 스탠바이상태일 때의 정전압 발생회로 자체에서의 전류소비를 작게하기 위하여 상기 MOSFET(Q48)에는 작은 전류밖에는 흐르지 않게 된다.

메모리액세스에 의해 워드선의 선택/비선택동작의 절환에 대응하여 비교적 큰 전류공급능력을 가지도록 하기 때문에, 제어신호(ACTH)에 의해 N채널형 MOSFET(Q47)를 온상태로 하여 상기 메모리액세스시에 차동 MSOFET(Q42)와 MOSFET(Q43) 및 가변저항소자로서 작용하는 MOSFET(Q45)로 이루어지는 정전압회로를 동작시킨다. 이 회로는, 상기 신호(ACTH)가 로우레벨의 비동작 상태일 때에, P채널형 MOSFET(Q46)를 온상태로 하여 상기 가변전압소자로서의 MOSFET(Q45)를 오프상태로 만드는 것이다.

도 19에는, 상기 정전압 발생회로(RGN)의 한 실시예의 회로도가 나타나 있다. 본 실시예에서는, 상기와 마찬가지로 차동증폭회로는 2개의 회로로 구성된다. 차동 MOSFET(Q50)와 MOSFET(Q51) 및 가변저항소자와 작용하는 MOSFET(Q52)로 이루어지는 회로는, 동작전류를 형성하는 MOSFET(Q43)의 게이트에 정상적으로 VSS와 같은 접지전위가 인가되어 정상적으로 동작된다. 즉, 메모리회로가 스탠바이상태일 때의 정전압 발생회로 자체에서의 전류소비를 작게하기 위하여 상기 MOSFET(Q53)에는 상기와 마찬가지로 작은 전류밖에는 흐르지 않게 된다.

메모리액세스에 의해 워드선의 선택/비선택동작의 절환에 대응하여 비교적 큰 전류공급능력을 가지도록 하기 위하여, 제어신호(ACTN)의 로우레벨에 의해 P채널형 MOSFET(Q58)를 온상태로 하고, 상기 메모리액세스시에 차동 MOSFET(Q54)와 MOSFET(Q44) 및 가변저항소자로서 작용하는 MOSFET(Q56)로 이루어지는 정전압회로를 작동시킨다. 이 회로는, 상기 신호(ACTN)가 하이레벨의 비동작상태로 될 때, N채널형 MOSFET(Q57)를 온상태로 하고, 상기 가변저항소자로서의 MOSFET(Q56)를 오프상태로 만드는 것이다.

도 20에는, 상기 VBB용 차지펌프회로(7)의 한 실시예의 회로도가 나타나 있다. 본 실시예에서는, 특히 제한되어 있지는 않지만, P채널형 MOSFET(Q59)∼MOSFET(Q66)를 이용하여 구성된다. 이들 P채널형 MOSFET는 N형 웰영역에 형성된다. 따라서, 메모리셀이 형성되는 P형 웰영역과 전기적으로 분리할 수 있으며, 차지펌프동작에 있어서 N형 웰영역에 소수 캐리어가 발생되게 되기 때문에, P형 웰영역에 형성되는 메모리셀에 아무런 영향을 미치지 않는다.

MOS용량을 이용하여 형성된 커패시터(C13)와 MOSFET(Q61) 및 MOSFET(Q63)에 의해 음전압(VBB)을 발생시키는 펌핑회로의 기본회로가 구성된다. 커패시터(C14)와 MOSFET(Q62) 및 MOSFET(Q64)도 동일한 기본회로이지만, 입력되는 펄스(OSC와 OSCB)가 서로 그 액티브레벨이 서로 겹쳐지지 않는 역상관계에 있으며, 입력펄스에 대응하여 교대로 작동하여 효율좋은 차지펌프동작을 수행하게된다.

MOSFET(Q61)과 MOSFET(Q63)는 기본적으로는 다이오드형태로 되어도 되지만, 이와 같이 하면 그 임계값 전압분 만큼 레벨손실이 일어나게 된다. 펄스신호(OSC)의 하이레벨이 3.3V와 같은 저전압일 때에는 실질적으로 동작하지 않게 된다. 따라서, MOSFET(Q61)는 입력펄스(OSC)가 로우레벨일 때에 온상태로 되면 좋다는 것에 착안하여, 입력펄스와 동일한 펄스를 형성하는 인버터회로(N10)와 커패시터(C11) 및 스위치 MOSFET(Q59)를 설치하여 음전압으로 되는 제어전압을 형성한다. 이로 인해, 레벨손실없이 커패시터(C13)의 음전위를 기판전압(VBB)측에 전달할 수 있다. MOSFET(Q59)는 다른쪽의 입력펄스(OSCB)에 의해 음전압을 형성할 때 온상태로 되어 커패시터(C11)의 차지업을 수행한다. 커패시터(C11)는 상기 MOSFET(Q61)의 제어전압을 형성하기에 충분한 작은 사이즈의 커패시터이다.

MOSFET(Q63)는 백게이트(채널부분)에 다른쪽의 입력펄스(OSCB)를 받는 구동용 인버터회로(N13)의 하이레벨의 출력신호를 받음으로써 빠른 타이밍으로 오프상태로 되어 기판전위를 효율 좋게 끌어내어 없앤다. 마찬가지로, MOSFET(Q61)의 백게이트에는 구동용 인버터회로(N12)의 출력신호가 공급됨으로써 커패시터(C13)를 차지업할 때 MOSFET(Q61)를 빠른 타이밍으로 오프상태로 하고, 기판전위(VBB)의 누설을 최소화한다. 다른쪽의 입력펄스(OSCB)에 대응한 MOSFET(Q62)의 게이트에 공급되는 제어전압, MOSFET(Q64)와 MOSFET(Q62)의 백게이트전압도 동일한 동작을 수행하는 인버터회로(N13) 및 커패시터(C14)에 의해 형성되는 펄스신호 및 입력펄스(OSC)에 기초하여 형성되는 펄스신호가 이용된다.

상기 MOSFET(Q59)와 MOSFET(Q63)(Q60과 Q64) 게이트전압을 빠른 타이밍으로 끌어내 없애는 MOSFET(Q65)(Q66)가 설치된다. 이 MOSFET(Q65)(Q66)는, 게이트와 드레인이 공통접속되어 다이오드형태로 됨과 동시에, 백게이트에 자신의 입력펄스(OSC)(OSCB)를 받는 구동용 인버터회로(N12)(N13)의 출력신호가 공급됨으로써, MOSFET(Q63)(Q64)와 상보적으로 스위치제어된다. 이로 인해, 입력펄스(OSC)(OSCB)에 따라 구동용 인버터회로(N12)(N13)의 출력신호가 로우레벨로 변화할 때 MOSFET(Q63)(Q64)가 온상태에서 오프상태로 절환되는 것을 빠르게 할 수 있기 때문에 효율적으로 기판전위를 음전위로 끌어낼 수 있다.

도 21에는, 상기 VBB용 차지펌프회로(7)에 공급되는 발진펄스를 형성하는 발진회로(6)의 한 실시예의 회로도가 나타나 있다. 본 실시예에서는, CMOS인버터회로를 구성하는 P채널형 MOSFET(Q67)와 N채널형 MOSFET(Q70)에 저항소자로서 작용하는 P채널형 MOSFET(Q68)와 N채널형 MSOFET(Q69)를 각각 직렬접속하고, 다음 단의 CMOS인버터회로의 입력용량과 함께 시(時)정수회로를 구성하여 신호지연을 일으키게 한다. 이들 CMOS인버터회로의 홀수개(도 21에서는 5개)를 종렬접속시켜 링 발진기를 구성한다.

이들 링 발진기를 간헐적으로 동작시키기 위하여, 다시말해 기판전압(VBB)이 원하는 음전압(-1.0V 정도)에 도달하였을 때, 발진회로의 동작을 정지시켜 기판전압(VBB)의 안정화와 저소비전력화를 도모하도록 제어회로가 설치된다. 신호(DETA)는 다음에 설명할 레벨센서에 의해 형성된 신호이며, 상기 기판전압(VBB)이 원하는 전위에 도달하였다고 판정하면 로우레벨로 된다. 이 신호(DETA)의 로우레벨에 의해 인버터회로(N15와 N16)를 통과한 출력신호가 로우레벨로 되고, 상기 링 발진기를 구성하는 최종 단의 CMOS인버터회로에 설치되어 저항소자로서 작용하는 N채널형 MOSFET를 오프상태로 만듬과 동시에, 그 출력단자에 설치된 P채널형 MOSFET를 온상태로 만들어, 강제적으로 최종 단의 출력을 하이레벨로 고정시킨다. 그리고, 게이트회로(G1과 G2)의 출력을 하이레벨로 하고, 게이트회로(G3)의 출력신호를 로우레벨로 하여 발진펄스(OSC)를 로우레벨로, 그리고 발진펄스(OSCB)를 하이레벨로 고정시킨다.

신호(VBOSCSW)는, 메모리가 스탠바이상태로 되었을 때에 하이레벨로 되는 신호이며, 이 신호(VBOSCSW)의 하이레벨에 의해 게이트회로(G1)가 게이트를 닫고 게이트회로(G2)를 열어 상기 링 발진기로 형성된 비교적 높은 주파수 대신에 내장된 셀프-리프레시타이머용 발진펄스(SLOSC)를 상기 차지펌프회로에 공급하는 발진펄스(OSC, OSCB)로서 이용한다. 이와 같은 낮은 주파수에서의 차지펌프회로의 동작에 있어서도, 상기 신호(DETA)의 로우레벨에 의해 게이트(G2)가 게이트를 닫도록 하여 발진펄스(OSC)를 로우레벨로, 그리고 발진펄스(OSCB)를 하이레벨로 고정시키는 것이다.

도 22에는, 상기 VBB용 레벨센서(8)의 한 실시예의 회로도가 나타나 있다. 상기 정전압(VREF0)이 게이트, 소스간에 인가된 N채널형 MOSFET(Q72)에 의해 정전전류를 형성하고, 그것을 바탕으로 전류밀러회로에 의해 기준이 되는 전류(i1)를 형성한다. 전류경로에 N채널형 MOSFET를 복수개 직렬접속하여 기판전압(VBB)을 공급한다. 상기 복수개의 직렬 MOSFET는 조정용 단자가 설치되어 있어 디바이스의 불규칙적인 프로세스의 조정에 이용된다. 즉, 기판전압(VBB)이 상기와 같이 -1.0일 때, 이와 같은 직렬 MOSFET에 흐르는 전류(i2)가 상기 전류(i1)와 균형을 이루게 된다. 즉, MOSFET(Q76)의 소스전위가 접지전위(VSS)에 일치하도록 하고, 이와 같은 MOSFET(Q76)에 흐르는 전류(i2)와 상기 전류(i1)의 균형조정을 수행한다. 상기 기준이 되는 전류(i1)의 조정도 가능하게 하기 위하여 N채널형 전류밀러회로에도 2개의 MOSFET(Q73)과 MOSFET(Q74)가 직렬로 접속되어, 선택적인 소스와 드레인의 단락에 의해 밀러전류비가 조정되는 것이다.

상기 기판전압(VBB)이 상기 설정전압보다 절대치적으로 작은 때에는, MOSFET(Q76)의 소스전위가 접지전위보다 높게 되어 상기 전류는 i2 ＜ i1의 관계로 된다. 이로 인해, 상기 기준전류(i1)를 흐르게 하는 P채널형 MOSFET(Q76)와 병렬로 설치된 P채널형 MOSFET(Q77)에는 전류가 흐르지 않고, 상기 전류(i1)에 대응한 전류를 흐르게 하는 N채널형 MOSFET(Q87)와의 전류차에 대응하여 전압(vs)이 로우레벨로 된다. 이 로우레벨의 신호(vs)는 MOSFET(Q68)∼MOSFET(71)로 이루어진 CMOS인버터회로에 의해 증폭되고, 또한 인버터회로와 게이트회로(G4)를 통하여 센스출력(DETA)으로서 출력된다.

상기 센스출력(DETA)의 하이레벨에 의해 상기 MOSFET(Q78)와 병렬형태로 전류경로가 형성되어 상기 신호(vs)를 보다 로우레벨측으로 끌어내도록 작용시키고 있다. 기판전위(VBB)가 원하는 전압보다 절대치적으로 커지게 되면, 상기 전류는 i2 ＜i1과 같이 역전하고, 이와 같은 전류의 차분이 P채널형 MSOFET(Q77)로 흘러 상기 전압(vs)을 하이레벨측으로 끌어올리도록 작용한다. 이 전위(vs)가 상기 CMOS인버터회로의 논리임계값을 넘어 높아지게 되면, 센스출력(DETA)이 로우레벨로 변화하고, 그것이 귀환되어 상기 전압(vs)을 로우레벨측으로 끌어내리고 있는 N채널형 MOSFET가 오프상태로 만들어 급격히 감소하여 전압(vs)을 하이레벨로 일으킨다. 이와 같은 귀환회로에 의해 상기 CMOS인버터회로에 의한 레벨판정이 히스테리시스(hysteresis) 특성을 가지게 된다. 이와 같은 히스테리시스 특성을 가지게 함으로써, 상기 발진회로의 간헐동작을 안정적으로 제어함과 동시에, 기판전압(VBB)을 설정치에 대하여 약 10% 범위내로 안정적으로 설정할 수 있다.

신호(SETB)는, 전원투입 직후에 일시적으로 하이레벨로 되는 신호이며, 이 신호(SETB)의 하이레벨에 의해 상기 센스출력(DETA)을 강제적으로 하이레벨로 하여 발진회로를 기동시키는 것이다. 전압(VSN이나 VSP)은, 상기 전압(vs)의 하이레벨/로우레벨을 판정하는 CMOS인버터회로 등과 같이 저소비전류로 동작시키기 위한 바이어스전압으로서 이용된다.

도 23에는, 상기 VPP용 차지펌프회로(2)의 한 실시예의 회로도가 나타나 있다. 본 실시예에서는, 외부단자로부터 공급되는 전원전압의 변동에 영향을 받지 않고, 안정적으로 고전압(VPP)을 발생시키기 위하여 상기 내부강압전압(VDL)이 동작전압으로서 이용된다. 발진펄스(OSCH)가 하이레벨일 때, 커패시터(C8)와 커패시터(C9) 및 커패시터(C10)에 대하여 내부강압전압(VDL)까지의 차지업이 이루어진다. 이 차지업일 때에는, 커패시터(C7)에 의해 형성된 승압전압 차지업용 MOSFET가 온상태로 되는 것이기 때문에, 그 임계값 전압에 의한 레벨손실 없이 상기 VDL까지의 차지업이 이루어진다.

상기 발진펄스(OSCH)가 로우레벨로 변화하면, 상기 커패시터(C7)에 차지업이 이루어짐과 동시에, 커패시터(C10)에는 2VDL의 승압전압이 발생된다. 이 2VDL의 승압전압은, MOSFET(Q71)과 MSOFET(Q72)로 이루어지는 CMOS인버터회로의 동작전압이 상기 커패시터(C9)에 의해 형성된 2VDL의 승압전압으로 되기 때문에, 커패시터(C8)에는 이와 같은 2VDL의 전압이 공급되고, 따라서 3VDL의 승압전압(VPP')을 형성하여 출력용 MOSFET를 온상태로 만든다. 이로 인해, 상기 커패시터(C10)에 의해 형성된 2VDL의 승압전압이 그대로 레벨손실 없이 승압전압(VPP)으로서 출력된다.

상기와 같이 내부강압전압(VDL)은, 1.5V 정도이기 때문에 상기 실시예의 차지펌프회로에 의해 최대 약 3V와 같은 승압전압(VPP)을 형성할 수 있다. 본 실시예에서는, 상기와 같이 승압전압(VPP)은 2.6V 정도이면 되기 때문에, 후술하는 바와 같은 발진회로의 간헐동작에 의해 상기 2.6V와 같은 승압전압(VPP)을 발생시키는 것이다.

도 24에는, 상기 VPP용 발진회로(1)의 한 실시예의 회로도가 나타나 있다. 본 실시예의 발진회로(1)는 상기 VBB용 발진회로(6)와 실질적으로 동일한 회로가 이용되는 것이다. 단, 상기와 같은 차지펌프회로에 대응하여 발진펄스(OSCH)와 같이 하나의 펄스만을 출력하는 점이 다르다.

도 25에는, 상기 VPP용 레벨센서(3)의 한 실시예의 회로도가 나타나 있다. 본 실시예에서는, 내부강압전압(VDL)을 받는 P채널형 MOSFET(Q72)의 소스에 승압전압(VPP)을 인가한다. 이 MOSFET(Q72)에는 전원투입시에 일시적으로 로우레벨로 되는 기동신호(NSENB)가 공급되는 MSOFET(Q73)가 설치되어 있다. 정상상태에서는 MOSFET(Q73)는 온상태로 되어 있으며, N채널형 MOSFET(Q74)와의 저항비에 의해 승압전압(VPP)을 분압시킨다. 이 분압전압을 N채널형 MSOFET(Q76, Q77) 및 N채널형 MOSFET(Q78)로 이루어지는 인버터회로의 로직임계값으로 판정한다.

즉, 승압전압(VPP)이 설정치보다 높으면, 상기 분압전압이 로직임계값 전압보다 높아지고, 로우레벨의 출력신호를 형성하여 그것을 2단의 CMOS인버터회로를 통해 증폭시켜 센스출력(DETH)을 로우레벨로 한다. 이로 인해, 상기 발진회로의 동작을 정지시킨다. 승압전압(VPP)이 설정치보다 낮게 되면, 상기 분압전압이 로직임계값 전압보다 낮아지고, 하이레벨의 출력신호를 형성하여 그것을 2단의 CMOS인버터회로를 통해 증폭시켜 센스출력(DETH)을 하이레벨로 한다. 이로 인해, 상기 발진회로의 동작을 재개시킨다. 전원투입시에는, 신호(NSENB)를 하이레벨로 하고, 상기 VPP의 센스경로의 P채널형 MOSFET(Q73)를 오프상태로 함과 동시에, N채널형 MSOFET(Q75)를 온상태로 하여 상기 증폭 MOSFET(Q76)를 오프상태로 한다. 이로 인해, 센스출력(DETH)은 강제적으로 하이레벨로 되어 상기 발진회로를 동작시킨다.

도 26에는, 본 발명에 관한 다이나믹형 RAM의 한 실시예의 개략 전체구성도가 나타나 있다. 다이나믹형 RAM은, 정보기억을 수행하는 메모리셀을 매트릭스상태로 배치하여 이루어지는 메모리셀 어레이(MCA)와, 그 중에서 1비트단위에서의 액세스라면 1개의 메모리셀을, 복수비트단위에서의 메모리액세스라면 복수개의 메모리셀을 선택하는 X디코우더(XDEC), 워드드라이버(WD) 및 Y디코우더(YDEC)와, 외부제어신호/RAS(로우어드레스 스트로브), /CAS(칼럼어드레스 스트로브), /WE(라이트이네이블) 및 /OE(출력이네이블)을 받아 그들의 제어를 수행하는 제어회로로 구성된다.

다이나믹형 RAM의 메모리셀은, 상기와 같이 1커패시터, 1트랜지스터(MOSFET)로 구성된다. 도 26에 있어서, WD는 상기와 같은 워드드라이버이며, 워드선(Wi)(i=1∼n)이 출력된다. 워드드라이버(WD)는 그 앞단의 X디코우더(XDEC)에 의해 선택된다. SA는 센스앰프, bit, /bit는 비트선, AC는 어레이 콘트롤회로이며, 이와 같은 AC에 의해 비트선의 이퀄라이즈신호(EQ)와 센스앰프 기동신호가 출력된다. IOC는, 판독시와 기록시에 I/O선의 선택과 데이터의 증폭을 수행하는 리드앰프(메인앰프)(RA)와 라이트앰프(WA)가 설치된다.

메모리의 판독동작은, 신호(EQ)가 하이레벨(VCH)로 되고, 비트선이 이퀄라이즈된 곳에서부터 시작된다. 상기 신호(EQ)가 로우레벨(VNN)로 되어 이퀄라이즈가 해제되고, 워드선이 음전압(VNN)에서 VCH와 같은 선택레벨로 올라간다. 이로 인해, 워드선에 접속된 메모리셀에서 비트선으로 신호가 나타난다. 다음으로, 센스앰프 기동신호(SAP와 SAN)에 의해 센스앰프를 기동한다. 이로 인해, 비트선상의 신호는 외부전압(Vext) 또는 도시한 상기와 같은 내부강압전압(VDL)과 같은 하이레벨과 접지전위(VSS)와 같은 로우레벨로 된다. 상기 비트선에 부가된 행선택 스위치를 Y디코우더(YDEC)의 출력으로 선택하고, 비트선을 입출력선(I/0)에 접속시켜 리드앰프(RA), 입출력버퍼에 포함되는 출력버퍼를 통하여 칩 밖으로 데이터가 출력된다.

메모리의 기록동작은, 상기와 같은 선택동작에 있어서 입출력버퍼에 포함되는 입력버퍼가 동작상태로 되고, 칩 밖으로부터 입력된 기록데이터를 라이트앰프(WA), 입출력선(I/O) 및 행선택 스위치와 비트선을 통해 메모리셀의 커패시터에 기록된다.

본 실시예에서는, 내부전원회로로서 기판전압발생회로에 의해 메모리셀이 형성된 p형 웰영역에 음의 백바이어스전압(VBB)을 형성하는 차지펌프회로(VGGB)와, 이 전압(VBB)을 이용하여 도시하지 않은 상기와 같은 정전압회로에 의해 상기 워드선의 비선택레벨로서의 음전압(VNN)을 형성한다. 또한, 차지펌프회로(VPPG)에 의해 승압전압(VPP)을 발생시켜, 이것을 바탕으로 도시하지 않은 상기 정전압에 의해 상기 워드선의 선택레벨(VCH)에 대응한 고전압을 발생시킨다. 이 고전압(VCH)은, 메모리셀을 구성하는 MOSFET의 임계값 전압의 영향을 받지않고 상기 비트선의 하이레벨을 그대로 커패시터에 풀 라이트시키는 것이다. 상기 기판전압(VBB)은, 비트선이나 센스앰프의 pn접합용량을 절감시키고, 혹은 메모리셀의 MOSFET의 임계값 전압을 높게 하여 데이터보지특성을 개선시켜 α선에 의해 유기된 소수 캐리어를 흡수하여 소프트에러를 줄이도록 작용한다.

상기 메모리셀의 선택을 위한 어드레스신호(Ai)는, 어드레스버퍼를 매개로 상기 디코우더(XDEC, YDEC) 등에 공급된다. 다이나믹형 RAM에서는 어드레스 다중방식에 의해 상기 /RAS신호에 동기하여 X계 어드레스신호가 입력되고, 계속해서 상기 신호 /CAS에 동기하여 Y계 어드레스신호가 입력된다. 어드레스버퍼에는, 어드레스 래치회로가 설치되어 있으며, 상기 시계열적으로 입력된 어드레스신호를 보지하고 있다. 또한, 도 26에서는 생략되어 있지만, 다이나믹형 메모리셀에서는 상기 커패시터에 보지된 정보전하가 시간이 경과됨에 따라 상실되어 버린다. 그래서, 전하가 없어지기 전에 판독하여 처음의 전하상태로 되돌린다고 하는 리프레시동작이 필요하다. 도 26에 있어서는 생략되어 있지만, 상기 제어회로에 상기 리프레시동작을 일정시간 간격으로 실시하는 자동리프레시 제어회로도 설치되는 것이다.

도 27에는, 본 발명에 관한 다이나믹형 RAM에 있어서의 워드드라이버의 다른 실시예의 회로도가 나타나 있다. 본 실시예의 특징은, 상기와 같은 계층워드선 방식의 서브워드 드라이버를 계층화하지 않는 방식의 워드드라이버에 적용한 것이다. 즉, 워드드라이버(WDi)의 동작전압으로서, 디코우더신호(X0)를 이용하도록 하는 것이다. 이 구성에 의해, 상기 스위치 MOSFET를 생략할 수 있으며, 고내압용 MOSFET가 부가되어 있음에도 불구하고 워드드라이버(WDi)의 소자수가 전체 6개로 작기 때문에, 워드선의 피치가 보다 작은 메모리어레이에도 적용할 수 있다.

본 실시예에서는, X디코우더(XDEC)로서 선택신호를 형성하는 논리회로와, 그 출력신호를 레벨변환하는 2개의 레벨변환회로(LSP와 LSN)에 대하여 워드선 4개분의 워드드라이버를 할당하고 있다. 이에 대하여 디코우더신호(Xi)를 상기 4종류에서 8종류로 확장하여, 워드선 8개분의 워드드라이버에 공통으로 이용하도록 할 수도 있다. 이 경우, X디코우더의 레이아웃피치가 한층 더 완화되기 때문에, 레벨변환회로(LSP와 LSN)를 횡방향으로 넓힘으로써 레이아웃 패턴의 세로치수(워드선의 연장방향)를 줄일 수 있다.

도 28에는, 본 발명에 관한 다이나믹형 RAM에 있어서의 외부전압과 내부전압(VCH와 VNN, VDL)의 관계를 설명하기 위한 한 실시예의 전압특성도가 나타나 있다. 통상 반도체메모리에서는, 출하되기 전에 초기불량을 모두 찾아내기 위하여 통상적으로 사용되는 전압보다도 높은 전압을 인가하여 불량소자를 제거하는 에징(aging)시험 또는 번인(burn-in)시험이 실시된다. 본 실시예에서는, 이 시험을 용이하게 하고 또한 시험에서의 성공율(yield)을 향상시킨다. 본 실시예에서는, 게이트절연막을 상기와 같이 2종류로 하고, VCH와 VDL을 일정한 레벨차로 함께 외부전원전압에 비례하여 상승시키고, 표준동작영역과 번인영역 사이에서 그 레벨차를 절환하도록 하는 것이다.

이에 대하여 음전압(VNN)은 외부전원전압에 대하여 관계없이 일정한 값을 유지하도록 하고 있다. 번인할 때에 커지도록 할 수도 있다. 상기 VCH는 상기 전압변화의 기울기를 크게함으로써 VDL과의 차를 확대시키도록 할 수도 있는데, 상기와 같은 방식이, VCH가 도 17의 저항(RL2)의 저항값을 2단계로 절환하는 것 만으로 용이하게 실현할 수 있다고 하는 이점이 있다. 상기와 같은 전압절환에 의해, 표준동작영역에서나 번인영역에서도 전압을 정도좋게 설정할 수 있기 때문에, 지나친 스트레스로 인한 디바이스의 파괴를 방지할 수 있으며, 결과적으로 성공률을 높일 수 있다. 상기 VDL은 외부전압(Vext)과 동일하다.

도 29에는, 본 발명에 관한 다이나믹형 RAM에 있어서의 외부전압과 내부전압(VCH와 VNN, VDL)의 관계를 설명하기 위한 다른 한 실시예의 전압특성도가 나타나 있다. 본 실시예에서는, 외부전원전압을 2.5V로 하였을 때에, 도 28의 실시예와 동일한 종류, 동일한 두께의 게이트절연막을 이용할 수 있도록 전압리미터를 이용하여 강압하여, 표준동작영역에서의 내부전압(VDL)을 1.5V로 설정하고 있다. 상기 2종류의 MOSFET 중에 두께가 두꺼운 게이트절연막의 MOSFET는 상술한 워드드라이버나 메모리셀 이외에 입력버퍼와 출력버퍼에 이용되고, 두께가 얇은 게이트절연막의 MOSFET는 주변회로나 센스앰프에 이용된다.

상기 VCH와 VDL은, 표준동작영역 근방에서는 외부전원전압에 관계없이 일정한 레벨로 하는 한편, 번인영역 근방에서는 외부전원전압에 대응하여 상승시킨다. 그 절환은 상기 도 28의 실시예와 마찬가지로, 표준동작영역과 번인영역 사이에서 이루어지게 된다. 음전압(VNN)은 외부전원전압에 관계없이 일정하다. 본 실시예에서도, VCH는 그 기준전압(VRP)을 상기와 같이 VDL을 기준으로 하여 발생시켜 저항(RL2)의 저항값을 2단계로 절환하도록 하고, 번인영역에서는 VDL과의 차전압을 크게하고 있다. 이로 인해, 표준동작영역에서나 번인영역에서도 MOSFET에 인가되는 전압을 정도좋게 설정할 수 있으며, 지나친 스트레스에 의해 불량이 되는 소자를 줄일 수 있기 때문에 제품의 성공율을 높일 수 있다.

상기 VDL은, 표준동작영역에서는 상기 기준전압(VREF0)을 이용하여 상기와 동일한 정전압회로에서 VDL을 발생시키고, 번인동작영역에서는 상기전압 VREF0을 대신해서 상기 외부전원전압에 의존하여 변화하는 전압으로 절환하도록 할 수 있다. 이 외부전압에 의존하여 변화하는 전압으로는, 저항의 일단을 VDL에 접속시키고, 타단을 접지전위(VSS)를 기준으로 한 N채널형 MOSFET에 의한 전류밀러회로에 접속시켜, 거기서 발생하는 전압을 이용할 수 있다.

도 30에는, 본 발명에 관한 전원회로가 탑재되는 다이나믹형 RAM의 한 실시예의 개략 레이아웃도가 나타나 있다. 본 실시예에서는 특히 제한되어 있지는 않지만, 메모리어레이는 칩의 세로와 가로에 4개씩으로 나뉘어져 있으며, 칩 전체로는 16개의 메모리셀 어레이가 구성된다. 칩의 긴방향의 중앙부분은, 간접회로영역으로 되어 세로로 늘어선 □로 표시된 본딩패드 및 전원회로를 포함하는 주변회로가 설치된다. 상기 간접회로영역에는, 상기 본딩패드에 대응하여 어드레스 버퍼회로나 데이터 입력버퍼, 데이터 출력버퍼가 적절하게 형성된다.

상술한 바와 같이 반도체칩의 긴방향에 대하여 좌우에 2개씩 총 4개와, 상하방향으로 4개씩 나뉘어진 총 16개로 이루어진 각 메모리어레이에 있어서, 긴방향에 대하여 상하중앙부에서 2개로 나뉘어지고, 2개씩 나뉘어진 중앙부분에 있어서 메인워드 선택회로(MWL)가 설치된다. 이 메인워드 선택회로(MWL)의 각 메모리셀 어레이에 인접한 상하에는, 도시하지 않았지만 메인워드 드라이버가 형성되고, 상기 상하로 나뉘어진 메모리어레이의 메인워드선을 각각이 구동하도록 된다. 칩의 횡방향으로 늘어서서 2개씩 배치되는 메모리셀 어레이 사이에는 Y선택회로(YD)가 설치된다.

상기 메모리셀 어레이는, 상기 긴방향과 그것에 대해 직각방향(횡방향)에 복수의 메모리매트가 배열된다. 즉, 하나의 메모리셀은 긴방향으로 8등분 되어 8개의 메모리매트가 설치되고, 상기 직각방향으로 16등분되어 16개의 메모리매트가 설치된다. 다시말해, 워드선이 8등분되고 비트선이 16등분된다. 이로 인해, 하나의 메모리매트에 설치되는 메모리셀의 수가 상기 8등분과 16등분으로 되어 메모리액세스의 고속화를 도모하도록 된다. 상기 메모리매트는, 후술하는 바와 같이 그것을 사이에 끼고 도 30에서는 센스앰프영역이 좌우로 배치되고, 서브워드 드라이버영역이 상하로 배치되는 것이다. 상기 센스앰프영역에 설치되는 센스앰프는, 쉐어드(shared)센스 방식에 의해 구성되고, 메모리셀 어레이의 양단에 배치되는 센스앰프를 제외하고는 센스앰프를 중심으로 해서 좌우로 상보비트선이 설치되며, 좌우 어느 한쪽의 메모리매트의 상보비트선에 선택적으로 접속된다.

상술한 바와 같이 2개씩 조를 이루어 배치된 2개의 메모리어레이는, 그 중앙부분에 메인워드 선택회로(MWL)와 메인워드 드라이버가 배치된다. 이 메인워드 선택회로(MWL)는, 그것을 중심으로 해서 상하로 나뉘어진 2개의 메모리어레이에 대응하여 공통으로 설치된다. 메인워드 드라이버는, 상기 하나의 메모리어레이를 관통하도록 연장되는 메인워드선의 선택신호를 형성한다. 또한, 상기 메인워드 드라이버에 서브워드 선택용 드라이버도 설치되며, 후술하는 바와 같이 상기 메인워드선과 평행하게 연장되어 서브워드 선택선의 선택신호를 형성한다.

하나의 메모리매트는, 도시하지는 않았지만, 서브워드선이 256개로 되며, 그것과 직교하는 상보비트선(또는 데이터선)이 512쌍으로 된다. 상기 하나의 메모리어레이에 있어서, 상기 메모리매트가 비트선 방향으로 16개 설치되기 때문에, 전체로서의 상기 서브워드선은 약 8K분 설치되고, 칩 전체로는 16K분 설치된다. 또한, 상기 하나의 메모리어레이에 있어서, 상기 메모리매트가 워드선 방향으로 8개 설치되기 때문에, 상보비트선은 전체적으로 약 4K분 설치된다. 이와 같은 메모리어레이가 총 4개 설치되기 때문에 전체적으로는 16K분의 상보데이터선이 설치되며, 전체로서의 기억용량은 16K×16K = 256M비트와 같은 대기역용량을 가지게 된다.

상기 하나의 메모리셀 어레이는, 메인워드선 방향에 대하여 8개로 분할된다. 이와 같은 분할된 메모리셀 어레이(15)마다 서브워드 드라이버(서브워드선 구동회로)가 설치된다. 서브워드 드라이버는 메인워드선에 대하여 1/8의 길이로 분할되며, 그것과 평행하게 연장되는 서브워드선의 선택신호를 형성한다. 본 실시예에서는, 메인워드선의 수를 줄이기 위하여, 다시말해 메인워드선의 배선피치를 완화시키기 위하여, 특히 제한되어 있지는 않지만 하나의 메인워드선에 대하여 상보비트선 방향에 4개로 이루어지는 서브워드선을 배치시킨다. 이와 같이 메인워드선 방향으로는 8개로 분할되며, 또한 상보비트선 방향에 대해서 4개씩이 할당된 서브워드선 중에서 하나의 서브워드선을 선택하기 위하여 서브워드선택 드라이버가 배치된다. 이 서브워드선택 드라이버는, 상기 서브워드 드라이버의 배열방향으로 연장되는 4개의 서브워드 선택선 중에서 하나를 선택하는 선택신호를 형성한다.

상기 하나의 메모리셀 어레이에 착안하면, 하나의 메인워드선에 할당되는 8개의 메모리셀 어레이 중에서 선택할 메모리셀이 포함되는 하나의 메모리매트에 대응한 서브워드 드라이버에 있어서, 하나의 서브워드 선택선이 선택되는 결과, 하나의 메인워드선에 속하는 8×4 = 32개의 서브워드선 중에서 하나의 서브워드선이 선택된다. 상기와 같이 메인워드선 방향으로 4K(4096)의 메모리셀이 설치되기 때문에, 하나의 서브워드선에는 4096/8 = 512개의 메모리셀이 접속되어지게 된다. 특히 제한되어 있지는 않지만, 리프레시동작(예를들어, 셀프 리프레시모드)에 있어서는, 하나의 메인워드선에 대응하는 8개의 서브워드선이 선택상태로 된다.

상기와 같이 하나의 메모리어레이는, 상보비트선 방향에 대하여 4K비트의 기억용량을 가진다. 그렇지만, 하나의 상보비트선에 대하여 4K의 메모리셀을 접속하면, 상보비트선의 기생용량이 증대하여 미세한 정보기억용 커패시터와의 용량비에 의해 판독되는 신호레벨을 얻을 수 없게 되어버리기 때문에, 상보비트선 방향에 대해서도 16등분으로 분할된다. 즉, 메모리매트간에 배치된 센스앰프에 의해 상보비트선이 16등분으로 분할된다. 특히 제한되어 있지는 않지만, 센스앰프는 상기와 같이 쉐어드센스 방식에 의해 구성되며, 메모리셀 어레이의 양단에 배치되는 센스앰프를 제외하고, 센스앰프(16)를 중심으로 해서 좌우로 상보비트선이 설치되며, 좌우의 어느 한쪽의 상보비트선에 선택적으로 접속된다.

본 실시예에서는, 특히 제한되어 있지는 않지만, 상기 도 14의 실시예에 대응하여 2쌍씩 총 4쌍의 정전압회로(RGP, RGN)가 설치되어진다. 즉, 본딩패드열을 사이에 끼고 세로방향으로 2쌍(RGP와 RGN)씩이 할당된다. 그 결과, 한쌍의 정전압회로(RGP와 RGN)는, 4개의 메모리셀 어레이를 담당하도록 된다. 특히 제한되어 있지는 않지만, 차지펌프회로(VPPG와 VBBG)는, 칩의 중앙부분에 설치되며, 상기 4개의 정전압회로(RGP, RGN)에 대해서 차지펌프전압(VPP와 VBB)을 공급한다. 중앙에 설치된 기준전압 발생회로(RGFN)도 상기 4쌍의 정전압 발생회로에 대해서 각각 정전압을 공급한다. 이 구성에서는, 차지펌프회로(VPPG와 VBBG) 및 기준전압 발생회로(RGFN)와 각 정전압회로와의 거리를 균일하면서도 또한 짧게 형성할 수 있다.

도 31에는, 본 발명이 적용되는 싱글칩 마이크로컴퓨터의 한 실시예의 블럭구성도가 나타나 있다. 특히 제한되어 있지는 않지만, 본 실시예의 싱글칩 마이크로컴퓨터(MCU)는, 자동차 또는 산업용 기계 등에 내장되어 그 제어장치로서 기능한다.

도 31의 마이크로 컴퓨터(MCU)는, 이른바 프로그램 내장방식의 중앙처리장치(CPU)로 된다. 중앙처리장치(CPU)에는, 특히 제한되어 있지는 않지만, 내부버스(IBUS)를 매개로 판독전용 기억장치(ROM), 랜덤액세스메모리(RAM), 아날로그디지털 변환회로(A/D), 워치도그타이머(watchdog timer;WDT), 타이머회로(TIM) 및 직렬 통신 인터페이스(SCI)가 결합된다. 또한, 중앙처리장치(CPU)를 포함하는 마이크로컴퓨터(MCU)의 각부에는, 클록생성회로(CLKG)로부터 소정의 클록신호(CLK)가 공급되고, 마이크로컴퓨터(MCU)는, 또한 클록생성회로(CLKG)의 동작을 제어하기 위한 클록 콘트롤러(CLKC)와 전원투입시에 마이크로컴퓨터(MCU)의 각부를 초기상태로 리셋하기 위한 파워 온 리셋회로(POR)를 구비한다.

워치도그타이머(WDT)에는, 중앙처리장치(CPU)로부터 내부신호(PR)가 공급되고, 그 출력신호, 즉 이상검출신호(TD)는 클록 콘트롤러(CLKC)에 공급된다. 클록 생성회로(CLKG)의 한쪽의 입력단자는, 외부단자(EXTAL)를 매개로 수정발진자(XTAL)의 한쪽의 전극에 공급되며, 그 다른 쪽의 입력단자에는 클록 콘트롤러(CLKC)의 클록 출력신호(CG)가 공급된다. 수정발진자(XTAL)의 다른 쪽 전극은 외부단자(XTAL)를 매개로 클록 콘트롤러(CLKC)에 공급된다.

파워 온 리셋회로(POR)에는, 외부단자(VCC 및 VSS)를 매개로 싱글칩 마이크로컴퓨터(MCU)의 동작전원으로 되는 전원전압(VCC) 및 접지전위(VSS)가 각각 공급되며, 그 출력신호 즉 파워 온 리셋신호(POR)는, 클록 콘트롤러(CLKC)에 공급된다. 상기 클록 콘트롤러(CLKC)에는 또한 중앙처리장치(CPU)로부터 완전정지제어 레지스터(RSTP)의 출력신호(RSTP) 및 모드제어 레지스터(RCMD)의 출력신호(RCMD)가 공급되며, 그 출력신호 즉 통상 리셋신호(RS)는 중앙처리장치(CPU)를 포함하는 마이크로컴퓨터(MCU)의 각부에 공급된다.

상기 중앙처리장치(CPU)는, 판독전용기억장치(RPM)에 격납된 사용자 프로그램에 따라 스텝동작을 하고, 소정의 연산처리를 실행함과 동시에 마이크로컴퓨터의 각부를 제어 및 통괄한다. 본 실시예에 있어서, 중앙처리장치(CPU)는 명령에 의해 기록이 가능한 완전정지제어 레지스터 및 모드제어 레지스터를 구비하고, 그 출력신호(RSTP 및 RCMD)는 상술한 바와 같이 클록 콘트롤러(CLKC)에 공급된다. 또한, 중앙처리장치(CPU)의 프로그램 실행상황을 나타내는 내부신호(PR)는, 워치도그타이머(WDT)에 의해 상시 모니터되어, 마이크로컴퓨터(MCU)의 이상검출에 제공된다. 판독전용기억장치(ROM)는 예를들어 소정의 기억용량을 가지는 마스크 ROM 등으로 이루어지며, 중앙처리장치(CPU)의 제어에 필요한 프로그램이나 고정데이터를 격납한다.

랜덤 액세스메로리(RAM)는, 예를들어 소정의 기억용량을 가지는 스태틱(static)형 RAM 등으로 이루어지며, 중앙처리장치(CPU)의 연산결과나 제어데이터 등을 일시적으로 격납한다. 플래쉬 EPROM은 전기적으로 변경가능한 ROM이며, 전원이 차단되었을 때에 보지해야할 데이터를 기억한다.

아날로그디지털 변환회로(A/D)는, 외부의 각종 센서로부터 입력되는 아날로그입력신호를 소정비트의 디지털신호로 변환하여, 내부버스(IBUS)를 매개로 중앙처리장치(CPU) 등에 전달한다. 본 실시예에서는, 상기와 같은 예비 충방전전압을 형성하기 위하여 이용되는 기준전압(Vref)이 공급된다. 이 기준전압(Vref)은, A/D변호나기에도 공급되며, A/D변환동작을 위한 기준전압으로 이용되도록 하여도 관계없다. 아날로그디지털 변환기(A/D)에 포함되는 상기와 같은 샘플·홀드수단, 예비 충 방전수단에 이용되는 샘플링 클록 및 예비충방전 클록은, 상기 클록 발생회로(CPG)에 의해 형성된 클록을 바탕으로 형성된다. 또한, A/변환기(ADC) 그 자체에 이용되는 클록신호도 동일하다.

타이머회로(TIM)는, 클록 발생회로(CPG)로부터 공급되는 클록신호에 따라 시간의 계시를 수행하고, 직렬 통신 인터페이스(SCI)는, 예를들어 마이크로컴퓨터의 외부에 공급된 직렬 입출력장치와 랜덤 액세스메모리(RAM)와의 사이의 고속 데이터전송을 서포트한다.

워치도그타이머(WDT)는, 중앙처리장치(CPU)로부터 출력되는 내부신호(PR)를 모니터하여, 이 내부신호(PR)가 소정시간을 넘어 형성되지 않는 것을 받아, 다시말해 중앙처리장치(CPU)에 의한 명령 페치(fetch)가 장시간에 걸쳐 이루어지지 않는 것을 받아 중앙처리장치, 즉 마이크로컴퓨터의 이상을 검출하고, 그 출력신호, 즉 이상검출신호(TD)를 선택적으로 하이레벨로 한다. 상기 파워 온 리셋회로(POR)는 외부단자(VCC 및 VSS)를 매개로 공급되는 전원전압(VCC) 및 접지전위(VSS)의 전위를 모니터하고, 동작전원이 투입된 당초에 있어서 그 출력신호, 즉 파워 온 리셋신호(POR)를 소정기간 동안만 일시적으로 하이레벨로 한다. 워치도그타이머(WDT)에 의한 이상검출신호(TD) 및 파워 온 리셋회로(POR)에 의한 파워 온 리셋신호(POR)는 클록 콘트롤러(CLKC)에 공급된다.

자동차나 산업용 기계 등에 내장되는 싱글칩 마이크로컴퓨터 등에 있어서, 워치도그타이머에 의한 이상검출 혹은 중앙처리장치로부터의 명령에 의한 소정 레지스터의 기록을 받아 선택적으로 클록 생성회로의 동작을 정지시킬 수 있는 클록 콘트롤러를 설치하고, 이 완전정지상태의 해제를 전원 재투입시의 파워 온 리셋신호에 의해서만 가능하게 함으로써, 이상발생시에는 동작전원이 절단 후 재투입될때 까지의 사이에 마이크로컴퓨터 등의 동작을 완전하게 정지시킬 수 있다.

상기와 같은 마이크로컴퓨터의 내부전압(+V, +V' 및 -V, -V')과 같은 내부전압을 발생시키는 상기와 같은 전원회로(POW)가 탑재된다. 이 전원회로는, 차지펌프회로와 정전압회로를 조합시켜 안정적인 내부전압(+V, +V' 및 -V, -V')을 발생시킨다. 전압(+V, +V')은 특히 제한되어 있지는 않지만, 12V와 -12V와 같은 높은 전압으로 되어 상기 FEPROM의 기록과 소거전압으로서 이용된다.

이로 인해, FEPROM을 시스템에 탑재한 상태에서 변경이 기능하게 된다. -V, -V'는, 상기 A/D 변환기의 동작전압으로 된다. 이와 같이 A/D 변환기가 양과 음의 두 전압에서 동작되기 때문에 아날로그신호를 외부단자로부터 직접 입력시킬 수 있다. 즉, 한 전원에서 동작되는 A/D 변환회로와 같이 직류저지용 커플링용량을 설치하지 않고도 아날로그신호를 입력할 수 있기 때문에, 낮은 주파수의 입력신호도 접수할 수 있음과 동시에 대용량의 외부용량이 필요없게 된다.

도 32에는, 본 발명에 관한 기준전압 발생회로의 다른 한 실시예의 회로도가 나타나 있다. 본 실시예에서는, MOSFET의 임계값 전압이 높게 되어도 차동앰프에 충분한 전류가 흐르도록 입력트랜지스터에 P채널형 MOSFET를 이용하고, 또한 종래대로 P채널형 출력버퍼를 구동할 수 있도록 더블엔드(double end) 구성의 푸시풀(push-pull) 변환회로가 설치된다.

트랜지스터(T3, T4)의 베이스, 이미터간 전압으로 형성되는 노드(a), (b)의 전위는 0.6V∼0.7V로 낮다. 이 때문에, 상기 도 17에 나타낸 실시예의 회로에서는, 전원전압이 3.3V∼5V용의 MOSFET에서는 임계값 전압이 상기 노드(a), (b)의 전위와 동일한 정도로 되어 충분한 전류를 흘려보낼 수 없게 되기 때문에, 파워-온 특성이나 안정성 등이 악화된다. 특히, 파워-온 시에는 노드(a), (b)의 전위는 0V이기 때문에 차동앰프가 동작할 수 없어 기준전압(Vref)이 올라가지 않을 가능성도 생긴다.

본 실시예에서는, 상기 노드(a), (b)의 비교적 낮은 전압을 P채널형 MOSFET(MP1)와 MOSFET(MP2)의 임계값 전압이 상기와 같이 높게 설정되어 버려도 충분한 노드, 소스간 전압을 확보할 수 있어, 전류를 보다 많이 흘려보낼 수 있다. 이로 인해, 상기 파워-온 특성이나 안정성 등을 개선할 수 있다.

또한, 기준전압(Vref)을 접지전위(VSS) 기준으로 만들기 위해서는 바이폴러 트랜지스터의 베이스 또는 이미터단자를 접지전위(VSS)에 접속할 필요가 있다. 이것을 낮은 전원전압에서 동작시키기 위해서는, P채널형 MOSFET의 드라이버가 필요하게 된다. 이것을 통상의 P채널형 MOSFET 입력의 전류밀러 부하형 앰프로 구동하면, 하이레벨이 충분히 나오지 않아 P채널형 MOS 드라이버를 잘라내지 못하게 되어 버린다. 본 실시예에서는, 그것을 해결하기 위하여 더블엔드 구성의 푸시풀 변환회로를 설치하여 충분한 하이레벨을 확보할 수 있도록 되어 있다.

즉, 상기 차동앰프를 구성하는 한쪽의 P채널형 MOSFET(MP1)의 드레인과 회로의 접지전위 사이에는, 다이오드형태의 N채널형 MOSFET(Q80)과, 그것과 전류밀러형태로 N채널형 MOSFET(Q81)를 접속한다. 이 MOSFET(Q81)는 전원전압측에 설치된 다이오드형태의 P채널형 MOSFET(Q82)를 구동한다. 상기 차동앰프를 구성하는 다른쪽의 P채널형 MOSFET(MP2)의 드레인과 회로의 접지전위 사이에도 다이오드형태의 N채널형 MOSFET(Q83)과, 그것과 전류밀러형태로 N채널형 MOSFET(Q84)를 접속한다. 이 MOSFET(Q84)의 드레인과, 상기 P채널형 MOSFET(Q82)와 전류밀러접속된 P채널형 MOSFET(Q85)의 드레인과 접속하고, 더블엔드 구성의 푸시풀 변환회로를 구성한다. 이 푸시풀 회로에 의해 P채널형 MOSFET(MP3)를 구동하고, 상기 트랜지스터(T3, T4)를 드라이브하는 것이다. 또한, P채널형 MOSFET(Q87)는, 게이트가 정상적으로 회로의 접지전위에 접속되어 저항소자로서 작용하여 파워-온 시의 노드(a), (b)의 전위를 올리는 역할을 한다. 따라서, 온저항치는 충분히 크게 설정된다.

본 실시예에서는, MOSFET의 임계값 전압이 높게 되어도, 충분히 낮은 전원전압에서 안정적으로 동작시킬 수 있다. 또한, 파워-온 시에 전위도 빠르게 올릴 수 있으며 안정성도 높일 수 있다.

도 33에는, 본 발명에 관한 전원회로의 다른 한 실시예의 회로도가 나타나 있다. 본 실시예에서는, 차지펌프회로를 동작시키는 발진펄스의 주파수를 부하전류에 대응하여 변화시키도록 고안되어진 것이다.

차지펌프회로로서, 소비전류를 절감시키기 위하여 발진회로의 주파수를 동작시와 스탠바이시에 맞추어 2종류로 설정하는 것을 생각할 수 있다. 그러나, 이 구성에서는, 각각의 모드에서의 최대전류에 맞추어 발진주파수를 정할 필요가 있다. 상술한 바와 같이 저전원전압에서 동작하는 회로에서는, 고속동작화를 위해서는 MOSFET의 임계값 전압을 내릴 필요가 있다. 이 때문에, 스탠바이시와 같이 회로가 동작을 하고 있지 않을 때, 즉 오프상태의 MOSFET에 있어서도 비교적 큰 서브임계값 누설전류가 흐르게 된다. 이 전류는, 온도에 대해서 지수함수적으로 변화하기 때문에, 그것에 맞추어 발진주파수도 높게 설정할 필요가 있어 소비전류가 필요 이상으로 커지게 된다고 하는 문제가 있다.

본 실시예에서는, 승압전압(VCH)을 형성하는 P채널형의 출력 MOSFET(M1)에 병렬로 P채널형의 전류검출용 MOSFET(M2)를 설치한다. 이 MOSFET(M2)에는 상기 출력 MOSFET(M1)와의 사이즈비(k)에 대응한 검출전류(kIL)가 형성되고, 이와 같은 전류(kIL)를 다이오드형태로 된 N채널형 MOSFET(M3)에 흐르도록 하여, 그것에 대응한 전압신호(CFB)를 발진회로에 공급하고, 발진주파수를 연속적으로 변화시키도록 하는 것이다. 즉, 검출전류(kIL)의 증가에 대응하여 발진주파수가 높게 되도록 발진회로를 제어하는 것이다.

도 34에는, 상기 도 33의 실시예의 회로에 이용되는 발진회로의 한 실시예의 회로도가 나타나 있다. 발진회로는, 인버터회로를 링모양으로 종렬접속시킨 링 발진기가 이용된다. 상기 각 인버터회로의 동작전류를 흐르게 하는 N채널형 MOSFET(M5)∼MOSFET(M9)는, 상기 전류검출을 수행하는 N채널형 MOSFET(M3)와 전류밀러형태로 된다. 즉, 상기 MOSFET(M5)∼MOSFET(M9)의 게이트에는 상기 신호(CFB)가 공급된다.

상기 신호(CFB)가 게이트에 공급된 N채널형 MOSFET(M4)에 의해 aIL의 전류로 변환되고, 그것을 다이오드형태로 된 P채널형 MOSFET(M10)로 흐르게 하고, 그것과 상기 각 인버터회로에 동작전류를 흐르게 하는 P채널형 MOSFET(M11)∼MOSFET(M15)를 전류밀러형태로 하고, 상기 신호(CFB)에 대응하여 각 인버터회로의 지연시간을 제어하고, 전류의 증가에 반비례시켜 지연시간을 변화시켜 발진주파수를 제어하는 것이다.

상기 전원회로의 부하전류(IL)가 증가하면, 발진주파수도 높아져서 단위시간당의 차지펌프 횟수가 증가하고, 전원회로는 상기 부하전류의 증가에 대응한 전류공급능력을 가지도록 된다. 이 때, 발진출력 펄스의 듀티(duty)비는 거의 일정하게 유지되기 때문에 차지펌프회로의 효율도 거의 일정하게 된다.

본 실시예에 의하면, MOSFET의 임계값 전압이 낮아지거나, 고온도로 되어 부하전류가 증가하여도, 차지펌프회로에 입력되는 발진펄스의 발진주파수가 그것에 응답하여 자동적으로 높아지기 때문에, 전류공급능력이 부족하게 되는 일은 없다. 또한, 저온도시에는 자동적으로 발진주파수가 낮아져서 소비전류를 줄일 수 있기 때문에 저소비전류화가 중요시 되는 휴대용 전자기기에 탑재되는 전원회로에 적절하게 된다.

상기 실시예에서는, 승압회로를 예로 들어 구체적으로 설명하였지만, 음전압을 형성하는 음전압 펌프회로에 대해서도 마찬가지로 적용할 수 있는 것은 물론이다.

도 35에는, 본 발명에 관한 출력회로의 한 실시예의 회로도가 나타나 있다. 본 실시예는, 누설전류를 줄이면서 구동능력을 증강시킬 수 있도록 고안된 푸시풀 출력회로에 적합한 것이다. 본 실시예의 회로는, 도 1에 나타낸 센스앰프 구동회로와 마찬가지로, 구동능력을 증강시키기 위하여 N채널형 구동 MOSFET(MO1)와 P채널형 구동 MOSFET(MO2)를 저임계값 전압의 것으로 한다. 그리고, 이들 MOSFET(MO1) 또는 MOSFET(MO2)가 오프상태일 때의 서브임계값 누설전류에 의한 양 MOSFET(MO1)과 MOSFET(MO2)를 통하여 흐르는 직류전류(관통전류)를 절감시키기 위하여, 이들 MOSFET(MO1)와 MOSFET(MO2)의 게이트에 공급되는 오프상태에서의 소스, 게이트간이 역 바이어스상태로 되도록 하는 입력신호를 형성하는 레벨 변환회로(LSN과 LSP)가 설치된다.

한쪽의 레벨 변환회로(LSN)는, VSS-VDD와 같은 입력신호를 받아 VDD-VNN으로 레벨변환한다. 이로 인해, VNN이 출력된 상태에서는, MOSFET(MO1)의 게이트와 소스간에 VNN-VSS의 역 바이어스전압이 인가되게 된다. 다른 쪽의 레벨 변환회로(LSP)는, VSS-VDD와 같은 입력신호를 받아 VCH-VSS로 레벨변환한다. 따라서, VCH가 출력된 상태에서는 MOSFET(MO2)의 게이트와 소스간에 VDD-VCH의 역 바이어스전압이 인가되어지게 된다.

상기 VDD는 반도체집적회로장치의 내부에서 형성되는 것일 수도 있으며, 외부단자로부터 공급된 동작전압을 그대로 이용할 수도 있다.

본 실시예에서는, CMOS(푸시풀)회로에 있어서, 출력 MOSFET의 임계값 전압을 작게하여 구동능력을 증강시키면서 그것을 구동하는 구동회로에 레벨 변환회로를 이용하고, 오프상태로 만드는 신호레벨이 MOSFET의 게이트, 소스간을 역 바이어스 상태로 만드는 전압으로 설정함으로써, 서브임계값 누설전류에 의한 관통전류를 억제할 수 있다. 따라서, 3V 이하의 저전압에서 동작하는 회로 또는 시스템에 적절하게 된다.

도 36은, 본 발명에 관한 출력회로를 출력버퍼에 적용한 경우의 한 실시예를 나타내는 회로도이다. 본 실시예의 출력버퍼도 구동능력을 증강시키면서 서브임계값 누설전류에 의한 관통전류를 억제할 수 있다. 본 실시예의 회로에서는, 레벨 변환회로(LSP와 LSN)와, 출력 MOSFET(MO2)와 MOSFET(MO1)의 게이트와의 사이에 저항(Rg1과 Rg2), 게이트보호 MOSFET(ME2)와 MOSFET(ME1)가 삽입된다.

상기 저항(Rg1, Rg2)은, 구동 MOSFET의 게이트전압의 변화시간을 길게하여 출력의 올라감과 내려감의 파형을 둔하게 하여 오버슈트와 언더슈트를 방지하도록 작용한다.

게이트보호 MOSFET(ME1)와 MOSFET(ME2)는, 출력단자(DO)에 외부로부터 고전압이 인가되었을 때에 출력 MOSFET(MO1)와 MOSFET(MO2)의 게이트절연막(산화막)이 파괴되는 것을 방지하도록 작용한다. 즉, 출력단자(DO)의 전위가 전원전압(VDD) 이상으로 높게 되면, P채널형 MOSFET(ME1)가 온상태로 되어 출력 MOSFET(MO2)의 게이트와 출력단자(DO)를 단락시키고, 출력단자(DO)의 전위가 접지전위(VSS) 이하에 있으면, N채널형 MOSFET(ME2)가 온상태로 되어 출력 MOSFET(MO1)의 게이트와 출력단자(DO)를 단락시켜 상기 게이트절연막에 고전압이 인가되지 않도록 한다.

본 실시예에서는, 상기 레벨 변환회로(LSN과 LSP)에 대하여 출력제어신호(HIZ)로 제어되는 게이트회로나 인버터회로 등에 의한 제어회로를 매개로 서로 다른 입력신호를 입력한다. 이 제어회로에 의해 출력버퍼의 관통전류방지와, 양 출력 MOSFET(MO1)와 MOSFET(MO2)를 함께 오프상태로 하여 출력 고 임피던스상태로 하는 것이다.

이상과 같은 본 실시예의 회로에서는, 푸시풀형 출력버퍼에 있어서, 구동능력을 증강시키면서 서브임계값 누설전류에 의한 관통전류를 억제할 수 있다. 따라서, 3V 이하의 저전압에서 동작하는 회로 또는 시스템에 적절하게 된다.

상기의 실시예로부터 얻어지는 작용효과는 다음과 같다.

(1) 외부단자로부터 공급되는 전원전압에 의해 동작되는 제 1 회로블럭과 전원회로에 의해 형성된 내부전압에서 동작되는 제 2 회로블럭을 구비하여 이루어지는 반도체집적회로장치에 있어서, 상기 내부전압에 대하여 절대치적으로 큰 전압을 차지펌프회로에서 형성하고, 이 출력전압과 상기 내부전압과의 사이에 가변 임피던스수단을 설치하고, 상기 차지펌프회로에서 형성된 출력전압을 동작전압으로 하는 차동증폭회로에 의해 기준전압과 상기 내부전압을 비교하여 양자가 일치하도록 상기 가변임피던스수단을 제어하여 상기 내부전압을 형성함으로써, 임의의 내부전압을 안정적으로 발생시킬 수 있는 효과를 얻을 수 있다.

(2) 상기 전원회로를 2종류로 설치함으로써, 상기 전원회로에 의해 상기 외부단자로부터 공급된 전압과 동일한 극성의 절대치적으로 큰 전압이나 외부단자로부터 공급된 전압과 다른 극성의 전압을 안정적으로 발생시킬 수 있는 효과를 얻을 수 있다.

(3) 상기 다이나믹형 RAM의 워드선 선택레벨과 음전압의 비선택 레벨을 상기 전원회로에서 형성함으로써, 메모리셀의 데이터보지특성의 개선과 디바이스의 고신뢰성을 확보할 수 있다는 효과를 얻을 수 있다.

(4) 상기 전원회로에 설치되는 차동증폭회로로서, 내부전압을 유지할 수 있는 정도의 작은 전류에 의해 정상적으로 동작되는 것과, 내부회로가 동작상태로 될 때에 대응하여 상기 내부전압을 유지하는 데에 필요한 큰 전류에 의해 동작되는 것을 조합시킴으로써, 필요한 전압을 저소비전력으로 형성할 수 있다는 효과를 볼 수 있다.

(5) 상기 제 1 전원회로의 차지펌프회로에서 형성된 출력전압을 상기 다이나믹형 메모리셀이 형성되는 P형 웰영역이 형성되는 깊이가 깊은 N형 웰영역이 인가됨으로써, 거기서의 기생용량을 이용할 수 있음과 동시에 래치앰프를 위한 각별한 대책 없이도 할 수 있다는 효과를 얻을 수 있다.

(6) 상기 제 2 전원회로의 차지펌프회로에서 형성된 출력전압은, 상기 다이나믹형 메모리셀이 형성되는 상기 P형 웰영역에 주어지는 기판 백 바이어스전압으로도 이용함으로써, 상기 접합용량을 이용할 수 있는 것 외에도, α선에 의한 소프트에러의 개선과 회로의 공용화에 의한 간소화가 가능하게 된다고 하는 효과를 얻을 수 있다.

(7) 상기 내부회로는, 상기 외부단자로부터 공급된 전원전압을 강압하여 정전압을 형성하는 제 3 전원회로와, 이와 같은 제 3 전원회로에서 형성된 강압전압에 의해 동작되는 회로부분에 의해 구성함으로써, 외부전원의 의존성을 없애고 내부회로를 안정적으로 동작시킬 수 있다는 효과를 얻을 수 있다.

(8) 상기 내부회로를 구성하고, 상기 제 1 전원회로에서 형성된 하이레벨과, 제 2 전원회로에서 형성된 로우레벨을 출력하는 출력회로에 있어서, 상기 제 1 전원회로에서 형성된 내부전압을 출력시키는 제 1 도전형 출력 MOSFET와, 상기 제 2 전원회로에서 형성된 내부전압을 출력시키는 제 2 도전형 출력 MOSFET에 대하여 각각 접지전위가 게이트에 공급된 제 1 도전형 MOSFET와 내부전압이 게이트에 공급된 제 2 도전형 MOSFET를 각각 직렬로 설치함으로써, 각 MSOFET에 인가되는 전압을 분할시킬 수 있기 때문에 고신뢰성을 확보할 수 있다는 효과를 얻을 수 있다.

(9) 상기 출력회로를 구성하는 제 1 도전형 출력 MOSFET 게이트에 공급되는 구동신호를 형성하는 제 1 구동회로로서, 상기 전원전압 또는 내부강압전압과 회로의 접지전위로 동작되는 내부회로에서 형성된 입력신호를 상기 제 1 전원회로의 출력전압과 상기 회로의 접지전위에 대응된 제 1 신호레벨로 변환하는 제 1 레벨 변환회로를 이용하고, 상기 출력회로를 구성하는 제 2 도전형 출력 MOSFET 게이트에 공급되는 구동신호를 형성하는 제 2 구동회로로서, 상기 입력신호를 상기 내부전압과 상기 제 2 전원회로의 출력전압에 대응된 제 2 신호레벨로 변환하는 제 2 레벨 변환회로를 이용함으로써, 상기 출력 MOSFET에 인가되는 전압을 낮게 억제하여 한층 더 고신뢰성을 확보할 수 있다고 하는 효과를 얻을 수 있다.

(10) 상기 다이나믹형 메모리셀을 구성하는 어드레스 선택 MOSFET의 게이트절연막과, 상기 워드선의 선택신호를 형성하는 출력 MOSFET의 게이트절연막을 동일한 제 1 막두께로 설정하고, 센스앰프 및 어드레스 선택회로를 구성하는 MOSFET의 게이트절연막을 상기 제 1 막두께에 대하여 얇게 형성된 제 2 막두께로 설정함으로써, 고신뢰성과 함께 동작의 고속화를 도모할 수 있다고 하는 효과를 얻을 수 있다.

(11) 상기 내부회로로서, 기하학적으로 나뉘어진 복수회로로 구성하고, 상기 전원회로로서 상기 복수회로에 일대일로 대응하고, 상기 외부단자로부터 공급된 전압과 동일한 극성의 절대치적으로 큰 전압을 발생시키는 복수로 이루어지는 제 1 전원회로와, 상기 외부단자로부터 공급된 전압과 다른 극성의 전압을 발생시키는 복수로 이루어지는 제 2 전원회로로 하고, 상기 제 1과 제 2 차지펌프 회로를 공통으로 하고, 상기 복수회로의 각각에 인접하여 상기 가변 임피던스수단과 차동증폭회로를 복수개 설치함으로써, 회로의 간소화를 도모하면서 효율적으로 동작전압의 공급을 가능하게 한다고 하는 효과를 얻을 수 있다.

(12) 상기 다이나믹형 메모리셀의 복수개가 매트릭스구성으로 되어 이루어지는 메모리어레이를 복수쌍으로 분할하고, 상기 제 1과 제 2 전원회로로서 상기 제 1과 제 2 차지펌프 회로를 공통으로 하고, 상기 각 쌍의 메모리어레이에 대응하여 상기 가변 임피던스수단과 차동증폭회로를 복수개 설치하도록 함으로써, 회로의 간소화를 도모하면서 효율적으로 동작전압의 공급과 기억용량을 대규모로 할 수 있다고 하는 효과를 얻을 수 있다.

(13) 상기 내부회로로서, 중앙처리장치, 플래쉬 EPROM, 아날로그/디지털 변환회로를 포함하는 1칩의 마이크로컴퓨터에 적용하고, 상기 제 1 전원회로와 제 2 전원회로를 상기 플래쉬 EPROM과 아날로그/디지털 변환회로의 동작에 이용되는 양과 음의 전압을 형성함으로써, 온칩에서의 기억정보의 일괄소거나 커플링콘덴서를 이용하지 않고도 아날로그신호를 그대로 입력할 수 있다고 하는 효과를 얻을 수 있다.

(14) 상기 내부회로로서, 상기 전원전압 또는 그 이하의 전압을 출력시키는 P채널형 MOSFET와, 회로의 접지전위를 출력시키는 N채널형 MOSFET와, 상기 제 1 전원회로의 출력전압 또는 차지펌프 출력전압에 의해 상기 P채널형 MOSFET를 오프상태로 하는 신호레벨에 이용하고, 상기 제 2 전원회로의 출력전압 또는 차지펌프 출력전압에 의해 상기 N채널형 MOSFET를 오프상태로 하는 신호레벨에 이용하는 회로를 구비함으로써, MOSFET를 소스, 게이트간을 역 바이어스상태에서 오프상태로 할 수 있기 때문에 임계값 누설전류를 대폭적으로 절감시킬 수 있다는 효과를 얻을 수 있다.

(15) 상기 기준전압으로서, 이미터 전류밀도차에 대응하여 형성된 실리콘 밴드갭을 이용하여 형성된 정전압을 전압전류 변환회로에서 정전류로 변환시키고, 1내지 복수로 이루어지는 전류밀러회로를 매개로 상기 전원회로를 구성하는 차지펌프전압이 인가된 전류밀러회로로부터의 정전류로 변환시켜 저항의 일단으로 흘려보내고, 이와 같은 저항의 타단을 소정의 내부전압단자에 접속시킴으로써 고정도 및 고안정의 전압설정을 용이하게 할 수 있다는 효과를 얻을 수 있다.

(16) 이미터면적이 작게 형성되어, 공통화된 베이스와 컬렉터가 회로의 접지전위에 접속된 제 1 트랜지스터의 이미터에 큰 저항값을 가지도록 된 제 1 저항의 일단을 접속시키고, 이미터면적이 크게 형성되어, 공통화된 베이스와 컬렉터가 회로의 접지전위에 접속된 제 2 트랜지스터의 이미터에 상기 제 1 저항의 저항값에 비해 무시할 수 있는 정도로 작게 된 제 2 저항의 일단을 접속시키고, 그 타단에 상기 제 1 저항과 거의 동일하게 큰 저항값을 가지도록 된 제 3 저항의 일단을 접속시키고, 상기 제 1 트랜지스터의 이미터전위와 상기 제 2 저항과 제 3 저항의 접속점의 전위를 받는 P채널형의 차동 MOSFET를 포함하는 차동증폭회로에 의해 상기 양 전압이 동일하게 되도록 전압을 형성하여, 상기 제 1 저항과 제 3 저항의 공통접속된 타단에 공급하여 상기 정전압을 형성함으로써, 저전압까지 안정적으로 정전압을 형성할 수 있다고 하는 효과를 얻을 수 있다.

(17) 상기 전원회로에 있어서, 상기 가변 임피던스수단을 구성하는 MOSFET에 게이트와 소스를 공통접속시키고, 그 사이즈비에 대응한 작은 MOSFET에 의해 부하전류에 대응한 센스전류를 형성하는 전류센스 MOSFET를 설치하고, 상기 센스전류에 대응하여 발진주파수가 변화되는 발진회로에서 형성된 발진펄스에서 상기 차지펌프회로의 펌핑주기를 제어함으로써, 차지펌프회로의 효율을 높게 할 수 있다고 하는 효과를 얻을 수 있다.

이상, 본 발명자에 의해 이루어진 발명을 실시예를 바탕으로 구체적으로 설명하였는데, 본원 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위에서 다양하게 변경할 수 있는 것은 물론이다. 예를들어, 다이나믹형 RAM을 구성하는 각 회로의 구체적 구성이나 그 레이아웃 구성은, 다양하게 실시예를 취할 수 있다. 상기 정전압회로는, 차동증폭회로와 가변저항소자로서의 MOSFET를 이용하는 것 외에도, 정전압이 게이트에 인가된 소스폴로어 MOSFET를 이용하는 것 등, 다양한 실시예를 취할 수 있다. 다이나믹형 RAM의 입출력 인터페이스는 동기식(synchronous) DRAM에 대응된 것, 혹은 LAN버스 사양에 대응된 것 등 각종 실시예를 취할 수 있다.

본 발명은, 상기와 같은 다이나믹형 RAM이나 1칩의 마이크로컴퓨터 등과 같이 외부단자로부터 공급되는 전압에 대하여 그것과 다른 내부전압을 필요로 하는 각종 반도체집적회로장치에 폭넓게 이용할 수 있는 것이다.

Claims

외부단자로부터 공급된 전원전압으로 동작되고, 상기 외부단자로부터 공급된 전압과는 다른 내부전압을 형성하는 전원회로와,

상기 전원회로에서 형성된 내부전압이 인가되는 내부회로를 구비하고 있으며,

상기 전원회로는,

상기 내부전압에 대하여 절대치적으로 큰 전압을 형성하는 차지펌프회로와,

상기 차지펌프회로에서 형성된 출력전압과 상기 내부전압 간에 설치된 가변 임피던스수단과,

상기 차지펌프회로에서 형성된 출력전압을 동작전압으로 하고, 상기 필요한 내부전압에 대응된 기준전압과 상기 내부전압을 비교하여 양자가 일치하도록 상기 가변 임피던스수단을 제어하여 이루어지는 차동증폭회로를 포함하는 것임을 특징으로 하는 반도체집적회로장치.
청구항 1에 있어서,

상기 전원회로는,

상기 외부단자로부터 공급된 전압과 동일한 극성의 절대치적으로 큰 전압을 발생시키는 제 1 전원회로와,

상기 외부단자로부터 공급된 전압과 다른 극성의 전압을 발생시키는 제 2 전원회로로 이루어지는 것임을 특징으로 하는 반도체집적회로장치.
청구항 2에 있어서,

상기 내부회로는,

어드레스선택 MOSFET와 기억 커패시터로 이루어지는 다이나믹형 메모리셀을 기억셀로 하는 메모리회로를 포함하는 것으로,

상기 제 1 전원회로는,

상기 다이나믹형 메모리셀 어드레스선택 MOSFET의 게이트가 접속된 워드선의 선택레벨을 형성하는 것이며,

상기 제 2 전원회로는,

상기 다이나믹형 메모리셀의 어드레스선택 MOSFET의 게이트가 접속된 워드선의 음전압으로 된 비선택 레벨을 형성하는 것임을 특징으로 하는 반도체집적회로장치.
청구항 2에 있어서,

상기 제 1 및 제 2 전원회로에 각각 설치되는 차동증폭회로는,

상기 내부전압을 유지할 수 있는 정도의 작은 전류에 의해 정상적으로 동작되는 제 1 차동증폭회로와,

상기 내부회로가 동작상태로 될 때에 상기 내부전압을 유지하는데 필요하게 되는 전류에 대응한 커다란 전류에 의해 동작되는 제 2 차동증폭회로로 이루어지는 것임을 특징으로 하는 반도체집적회로장치.
청구항 2에 있어서,

상기 제 1 전원회로의 차지펌프회로에서 형성된 출력전압은,

상기 내부회로를 구성하는 소자가 형성되는 P형 웰영역이 형성되는 깊은 깊이의 N형 웰영역에 인가되는 것임을 특징으로 하는 반도체집적회로장치.
청구항 2에 있어서,

상기 제 2 전원회로의 차지펌프회로에서 형성된 출력전압은,

상기 내부회로를 구성하는 소자가 형성되는 상기 P형 웰영역에 부여되는 기판 백바이어스전압으로서도 이용되는 것임을 특징으로 하는 반도체집적회로장치.
청구항 1에 있어서,

상기 내부회로는,

상기 외부단자로부터 공급된 전원전압을 강압시켜 정전압을 형성하는 제 3 전원회로와,

상기 제 3 전원회로에서 형성된 강압전압에 의해 동작되는 회로부분을 포함하는 것임을 특징으로 하는 반도체집적회로장치.
청구항 2에 있어서,

상기 내부회로는,

상기 제 1 전원회로에서 형성된 하이레벨과,

제 2 전원회로에서 형성된 로우레벨을 출력하는 출력회로를 포함하며,

상기 출력회로는,

상기 제 1 전원회로에서 형성된 내부전압을 출력시키는 제 1 도전형 출력 MOSFET와,

상기 제 2 전원회로에서 형성된 내부전압을 출력시키는 제 2 도전형 출력 MOSFET와,

상기 제 1 도전형 출력 MOSFET와 출력단자와의 사이에 소스-드레인경로가 접속되고, 게이트에 접지전위가 공급된 전압분할용 제 1 도전형 MOSFET와,

상기 제 2 도전형 출력 MOSFET와 출력단자와의 사이에 소스-드레인경로가 접속되고, 게이트에 전원전압이 공급된 전압분할용 제 2 도전형 MOSFET로 이루어지는 것임을 특징으로 하는 반도체집적회로장치.
청구항 8에 있어서,

상기 출력회로를 구성하는 제 1 도전형 출력 MOSFET 게이트에는 그 구동신호를 형성하는 제 1 구동회로가 설치되고,

상기 제 1 구동회로는,

상기 전원전압 또는 내부강압전압과 회로의 접지전위에서 동작되는 내부회로에서 형성된 입력신호를 상기 제 1 전원회로의 출력전압과 상기 회로의 접지전위에 대응된 제 1 신호레벨로 변환하는 제 1 레벨 변환회로로 이루어지며,

상기 출력회로를 구성하는 제 2 도전형 출력 MOSFET 게이트에는 그 구동신호를 형성하는 제 2 구동회로가 설치되고,

상기 제 2 구동회로는,

상기 입력신호를 상기 내부전압과 상기 제 2 전원회로의 출력전압에 대응된 제 2 신호레벨로 변환하는 제 2 레벨 변환회로로 이루어지는 것을 특징으로 하는 반도체집적회로장치.
청구항 2에 있어서,

상기 내부회로는,

어드레스선택 MOSFET와 기억 커패시터로 이루어지는 다이나믹형 메모리셀을 기억셀로 하고, 상기 어드레스선택 MOSFET의 게이트가 접속된 워드선, 상기 어드레스선택 MOSFET의 드레인이 접속된 비트선, 상기 비트선에 판독된 신호를 증폭하는 센스앰프, 및 상기 워드선의 선택신호를 형성하는 출력 MOSFET, 그 선택신호를 형성하는 어드레스 선택회로를 가지는 메모리회로를 포함하는 것이며,

상기 어드레스선택 MOSFET의 게이트절연막과,

상기 어드레스선택 MOSFET의 게이트가 접속된 워드선의 선택신호를 형성하는 출력 MOSFET의 게이트절연막과는 동일한 제 1 막두께로 설정되고,

상기 다이나믹형 메모리셀의 판독신호를 증폭하는 센스앰프 및 어드레스 선택회로를 구성하는 MOSFET의 게이트절연막은,

상기 제 1 막두께에 대하여 얇게 형성되는 제 2 막두께로 설정되는 것임을 특징으로 하는 반도체집적회로장치.
청구항 1에 있어서,

상기 내부회로는,

기하학적으로 나뉘어진 복수회로로 구성되는 것으로,

상기 전원회로는,

상기 복수회로에 일대일로 대응하고, 상기 외부단자로부터 공급된 전압과 동일한 극성의 절대치적으로 큰 전압을 발생시키는 복수로 이루어지는 제 1 전원회로와,

상기 외부단자로부터 공급된 전압과 다른 극성의 전압을 발생시키는 복수로 이루어지는 제 2 전원회로로 이루어지며,

상기 제 1과 제 2 전원회로는,

상기 제 1과 제 2 차지펌프회로를 공통으로 하고, 상기 복수회로의 각각에 인접하여 상기 가변 임피던스수단과 차동증폭회로가 복수개 설치되는 것임으로 특징으로 하는 반도체집적회로장치.
청구항 11에 있어서,

상기 복수회로의 각각은,

다이나믹형 메모리셀의 복수개가 매트릭스 구성으로 되어 이루어지는 메모리어레이, 센스앰프 및 그것에 대응한 어드레스 선택회로로 이루어지는 것임을 특징으로 하는 반도체집적회로장치.
청구항 1에 있어서,

상기 내부회로는,

중앙처리장치와 플래쉬 EPROM과 아날로그/디지털 변환회로를 포함하는 것으로,

상기 제 1 전원회로와 제 2 전원회로는,

상기 플래쉬 EPROM과 아날로그/디지털 변환회로의 동작에 이용되는 양과 음의 전압을 형성하는 것임을 특징으로 하는 반도체집적회로장치.
청구항 1에 있어서,

상기 내부회로는,

상기 전원전압 또는 그 이하의 전압을 출력시키는 P채널형 MOSFET와,

회로의 접지전위를 출력시키는 N채널형 MOSFET와,

상기 제 1 전원회로의 출력전압 또는 차지펌프 출력전압에 의해 상기 P채널형 MOSFET를 오프상태로 하는 신호레벨에 이용하고, 상기 제 2 전원회로의 출력전압 또는 차지펌프 출력전압에 의해 상기 N채널형 MOSFET를 오프상태로 하는 신호레벨에 이용하는 회로를 구비한 것임을 특징으로 하는 반도체집적회로장치.
청구항 1에 있어서,

상기 기준전압은,

이미터 전류밀도차에 대응하여 형성된 실리콘 밴드갭을 이용하여 형성된 정전압을 정전류로 변환하는 전압전류 변환회로와,

상기 정전류를 1 내지 복수로 이루어지는 전류밀러회로를 매개로 상기 전원회로를 구성하는 차지펌프 전압이 인가된 전류밀러회로로부터의 정전류로 변환하여 저항의 일단으로 흘려보내고, 이와 같은 저항의 타단을 소정의 내부전압단자에 접속시켜 형성되는 것임을 특징으로 하는 반도체집적회로장치.
청구항 1에 있어서,

상기 전원회로는,

이미터면적이 작게 형성되고, 공통화된 베이스와 컬렉터가 회로의 접지전위에 접속된 제 1 트랜지스터와,

이미터면적이 크게 형성되고, 공통화된 베이스와 컬렉터가 회로의 접지전위에 접속된 제 2 트랜지스터와,

상기 제 1 트랜지스터의 이미터에 일단이 접속된 커다란 저항치를 가지도록 된 제 1 저항과,

상기 제 2 트랜지스터의 이미터에 일단이 접속되어 상기 제 1 저항의 저항치에 비해 무시할 수 있는 정도로 작게 된 제 2 저항과,

상기 제 2 저항의 타단에 일단이 접속되어 상기 제 1 저항과 거의 동일한 크기의 저항치를 가지게 된 제 3 저항과,

상기 제 1 트랜지스터의 이미터전위와 상기 제 2 저항과 제 3 저항의 접속점의 전위를 받고, 양 전압이 동일하게 되도록 전압을 형성하여 상기 제 1 저항과 제 3 저항의 공통접속된 타단에 공급하는 P채널형 차동 MOSFET를 포함하는 차동증폭회로를 구비하고,

상기 제 1 저항과 제 3 저항의 공통접속점으로부터 상기 정전압이 형성되는 것임을 특징으로 하는 반도체집적회로장치.
청구항 1에 있어서,

상기 전원회로는,

상기 가변 임피던스수단을 구성하는 MOSFET에 게이트와 소스가 공통접속되어, 그 사이즈비에 대응한 작은 MOSFET에 의해 부하전류에 대응한 센스전류를 형성하는 전류센스 MOSFET가 설치되고,

상기 센스전류에 대응하여 발진주파수가 변화되는 발진회로에서 형성된 발진펄스를 받아 상기 차지펌프회로의 펌핑주기가 제어되는 것임을 특징으로 하는 반도체집적회로장치.