JP2001228219A - 半導体装置およびその耐圧不良自己検出システム - Google Patents
半導体装置およびその耐圧不良自己検出システムInfo
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/3167—Testing of combined analog and digital circuits
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- G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
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- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】 デバイス単体で入力端子耐圧不良ないしはリ
ーク電流不良の検出が可能な半導体デバイス内蔵入力端
子耐圧不良自己検出システムを得る。 【解決手段】 プログラム記憶手段４５を有し、Ａ／Ｄ
変換入力端子２ｂから入力されたアナログ信号をデジタ
ル信号に変換するＡ／Ｄ変換器２３を備えた半導体デバ
イス２１において、耐圧不良試験端子２ａと、プログラ
ム記憶手段２５によるプログラムにより作動して、通常
動作時にＡ／Ｄ変換入力端子２ｂを選択し、試験動作時
に耐圧不良試験端子２ａを選択する選択手段２２とを設
け、プログラム記憶手段２５によるプログラムに基づい
て、試験動作時における耐圧不良試験端子２ａの電位信
号をＡ／Ｄ変換器２３によりデジタル値として検出し、
その良否を判定する。
ーク電流不良の検出が可能な半導体デバイス内蔵入力端
子耐圧不良自己検出システムを得る。 【解決手段】 プログラム記憶手段４５を有し、Ａ／Ｄ
変換入力端子２ｂから入力されたアナログ信号をデジタ
ル信号に変換するＡ／Ｄ変換器２３を備えた半導体デバ
イス２１において、耐圧不良試験端子２ａと、プログラ
ム記憶手段２５によるプログラムにより作動して、通常
動作時にＡ／Ｄ変換入力端子２ｂを選択し、試験動作時
に耐圧不良試験端子２ａを選択する選択手段２２とを設
け、プログラム記憶手段２５によるプログラムに基づい
て、試験動作時における耐圧不良試験端子２ａの電位信
号をＡ／Ｄ変換器２３によりデジタル値として検出し、
その良否を判定する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体デバイス
に内蔵される入力端子耐圧不良自己検出システムに関す
るものである。
に内蔵される入力端子耐圧不良自己検出システムに関す
るものである。
【０００２】
【従来の技術】従来の耐圧不良試験はデバイスが実装さ
れたターゲットシステムの出荷前に実施されることが多
く、この手法では、当初の試験時には耐圧不良は発生し
ていなかったが、ユーザのデバイス使用などによる経時
的な端子耐圧劣化が発生した場合、これを検出できなか
った。また、これ以外の手法としては、ターゲットシス
テムにデバイス外部からトリガを入力して端子耐圧を検
出していたため、デバイス単体で不良を自己検出するこ
とは不可能であった。例えば、マイクロコンピュータに
おいて、通常使用時に“Ｈｉ”レベルにすることの多い
リセット入力端子が長時間の使用などにより耐圧劣化し
て、外部から“Ｈｉ”レベルを印加しても、内部リセッ
ト信号線を“Ｈｉ”レベルにできなくなったような場
合、マイクロコンピュータは常にリセット状態となり、
リセット解除ができなくなる。
れたターゲットシステムの出荷前に実施されることが多
く、この手法では、当初の試験時には耐圧不良は発生し
ていなかったが、ユーザのデバイス使用などによる経時
的な端子耐圧劣化が発生した場合、これを検出できなか
った。また、これ以外の手法としては、ターゲットシス
テムにデバイス外部からトリガを入力して端子耐圧を検
出していたため、デバイス単体で不良を自己検出するこ
とは不可能であった。例えば、マイクロコンピュータに
おいて、通常使用時に“Ｈｉ”レベルにすることの多い
リセット入力端子が長時間の使用などにより耐圧劣化し
て、外部から“Ｈｉ”レベルを印加しても、内部リセッ
ト信号線を“Ｈｉ”レベルにできなくなったような場
合、マイクロコンピュータは常にリセット状態となり、
リセット解除ができなくなる。
【０００３】この発明によるとリセット端子において経
時劣化により徐々に耐圧劣化が進行し、リーク電流が増
加してきたような場合、リセット解除ができなくなる前
の段階でこの耐圧異常を検出することが可能であり、し
かるべき後処理が実行可能である。
時劣化により徐々に耐圧劣化が進行し、リーク電流が増
加してきたような場合、リセット解除ができなくなる前
の段階でこの耐圧異常を検出することが可能であり、し
かるべき後処理が実行可能である。
【０００４】刊行物による先行技術としては、（１）特
開平５−３８０３９号公報，（２）特開平９−１１３５
６４号公報，（３）特開昭６１−１３２８８２号公報，
（４）特開平１０−１４０９９号公報がある。
開平５−３８０３９号公報，（２）特開平９−１１３５
６４号公報，（３）特開昭６１−１３２８８２号公報，
（４）特開平１０−１４０９９号公報がある。
【０００５】（１）特開平５−３８０３９号公報につい
て、この先行技術はラッチアップ過電流検出装置に関す
るものであるが、ここでの過電流検出装置は検出対象と
は独立した異なる電源系を用いている。ＣＭＯＳチップ
等の半導体デバイスにて一旦ラッチアップが発生する
と、そのチップは一般的に正常動作が期待できなくな
る。つまり、この先行技術における装置群が同一チップ
上に実現されていた場合に、一旦ラッチアップが発生す
ると、Ａ／Ｄ変換器やＣＰＵなどにおいて正常動作が期
待できない。これに対し、この発明は、ラッチアップの
ようにチップの正常動作が期待できない程の過電流検出
を目的とするものではなく、微小なリーク電流の検出を
目的とするものであって、１チップ内で同一の電源を使
用するものである。
て、この先行技術はラッチアップ過電流検出装置に関す
るものであるが、ここでの過電流検出装置は検出対象と
は独立した異なる電源系を用いている。ＣＭＯＳチップ
等の半導体デバイスにて一旦ラッチアップが発生する
と、そのチップは一般的に正常動作が期待できなくな
る。つまり、この先行技術における装置群が同一チップ
上に実現されていた場合に、一旦ラッチアップが発生す
ると、Ａ／Ｄ変換器やＣＰＵなどにおいて正常動作が期
待できない。これに対し、この発明は、ラッチアップの
ようにチップの正常動作が期待できない程の過電流検出
を目的とするものではなく、微小なリーク電流の検出を
目的とするものであって、１チップ内で同一の電源を使
用するものである。
【０００６】（２）特開平９−１１３５６４号公報につ
いて、この先行技術では、４ページの段落００２４に
「遅延用コンデンサＣの耐圧チェックは、パッケージン
グ前のチップの状態で実施される。」とあり、この発明
のユーザ基板実装後にチップ内部のＣＰＵを用いて自己
で耐圧試験を実施するものとは明らかに異なるものであ
る。この先行技術は、この発明と相違している。
いて、この先行技術では、４ページの段落００２４に
「遅延用コンデンサＣの耐圧チェックは、パッケージン
グ前のチップの状態で実施される。」とあり、この発明
のユーザ基板実装後にチップ内部のＣＰＵを用いて自己
で耐圧試験を実施するものとは明らかに異なるものであ
る。この先行技術は、この発明と相違している。
【０００７】（３）特開昭６１−１３２８８２号公報に
ついて、この先行技術のアイデアは、評価装置に関する
ものであり、実使用中に耐圧試験を行うとするこの発明
とは、基本的に異なるものと考えられる。この先行技術
では、発明の詳細な説明の欄における「発明の背景」の
項に、「半導体ランダムアクセスメモリ装置のゲート絶
縁薄膜耐圧の経時的劣化の原因とは初期スクリーニング
が不完全だったため、耐圧の経時劣化品を十分に除去し
得なかったことに求められるものとなっている。」と記
述されており、これからもこの先行技術は、実使用中の
耐圧試験を意図したものではないことが解る。この発明
のように、デバイスの実使用中に耐圧試験が可能である
ということは、それが後に引き起こす可能性のある誤動
作を未然に防止できるという点でメリットである。この
先行技術は、この発明と相違している。
ついて、この先行技術のアイデアは、評価装置に関する
ものであり、実使用中に耐圧試験を行うとするこの発明
とは、基本的に異なるものと考えられる。この先行技術
では、発明の詳細な説明の欄における「発明の背景」の
項に、「半導体ランダムアクセスメモリ装置のゲート絶
縁薄膜耐圧の経時的劣化の原因とは初期スクリーニング
が不完全だったため、耐圧の経時劣化品を十分に除去し
得なかったことに求められるものとなっている。」と記
述されており、これからもこの先行技術は、実使用中の
耐圧試験を意図したものではないことが解る。この発明
のように、デバイスの実使用中に耐圧試験が可能である
ということは、それが後に引き起こす可能性のある誤動
作を未然に防止できるという点でメリットである。この
先行技術は、この発明と相違している。
【０００８】（４）特開平１０−１４０９９号公報につ
いて、この先行技術の目的は、「任意の過電流検出値を
設定でき、かつ、製造上の特性ばらつきの影響を低減で
きる過電流検出回路を提供すること」であり、製造上の
特性ばらつきの影響を目的としないこの発明とは狙いが
異なる。また、この先行技術では、「任意の過電流検出
値を設定できる」と記述されているが、これは設計時の
作り込み設定値が任意ということであり、製造後の変更
は不可能である。この発明によると、デバイス製造後も
設定値が変更できるというメリットがある。さらに、こ
の先行技術の手法では、ＭＯＳトランジスタのゲート酸
化膜部の劣化によるリーク電流は検出できない。この発
明では、後に詳述するように、ゲート酸化膜におけるリ
ークも検出可能である。以上の点から、この先行技術
は、この発明と異なるものである。
いて、この先行技術の目的は、「任意の過電流検出値を
設定でき、かつ、製造上の特性ばらつきの影響を低減で
きる過電流検出回路を提供すること」であり、製造上の
特性ばらつきの影響を目的としないこの発明とは狙いが
異なる。また、この先行技術では、「任意の過電流検出
値を設定できる」と記述されているが、これは設計時の
作り込み設定値が任意ということであり、製造後の変更
は不可能である。この発明によると、デバイス製造後も
設定値が変更できるというメリットがある。さらに、こ
の先行技術の手法では、ＭＯＳトランジスタのゲート酸
化膜部の劣化によるリーク電流は検出できない。この発
明では、後に詳述するように、ゲート酸化膜におけるリ
ークも検出可能である。以上の点から、この先行技術
は、この発明と異なるものである。
【０００９】
【発明が解決しようとする課題】この発明は上述した従
来技術の欠点を解決するためになされたものであり、そ
の目的はデバイス単体で入力端子耐圧不良ないしはリー
ク電流不良の検出が可能なシステムを提供することであ
る。
来技術の欠点を解決するためになされたものであり、そ
の目的はデバイス単体で入力端子耐圧不良ないしはリー
ク電流不良の検出が可能なシステムを提供することであ
る。
【００１０】
【課題を解決するための手段】第１の発明に係る半導体
装置では、プログラム記憶手段を有し、Ａ／Ｄ変換入力
端子から入力されたアナログ信号をデジタル信号に変換
するＡ／Ｄ変換器を備えた半導体装置において、耐圧不
良試験端子と、前記プログラム記憶手段によるプログラ
ムにより作動して、通常動作時に前記Ａ／Ｄ変換入力端
子を選択し、試験動作時に前記耐圧不良試験端子を選択
する選択手段とを設け、前記プログラム記憶手段による
プログラムに基づいて、試験動作時における前記耐圧不
良試験端子の電位信号を前記Ａ／Ｄ変換器によりデジタ
ル値として検出し、その良否を判定するものである。
装置では、プログラム記憶手段を有し、Ａ／Ｄ変換入力
端子から入力されたアナログ信号をデジタル信号に変換
するＡ／Ｄ変換器を備えた半導体装置において、耐圧不
良試験端子と、前記プログラム記憶手段によるプログラ
ムにより作動して、通常動作時に前記Ａ／Ｄ変換入力端
子を選択し、試験動作時に前記耐圧不良試験端子を選択
する選択手段とを設け、前記プログラム記憶手段による
プログラムに基づいて、試験動作時における前記耐圧不
良試験端子の電位信号を前記Ａ／Ｄ変換器によりデジタ
ル値として検出し、その良否を判定するものである。
【００１１】第２の発明に係る半導体装置では、プログ
ラム記憶手段と、データ記憶手段とを有し、Ａ／Ｄ変換
入力端子から入力されたアナログ信号をデジタル信号に
変換するＡ／Ｄ変換器を備えた半導体装置において、外
部からプルアップされている耐圧不良試験端子と、前記
プログラム記憶手段によるプログラムにより作動して、
通常動作時に前記Ａ／Ｄ変換入力端子を選択し、試験動
作時に前記耐圧不良試験端子を選択するＡ／Ｄ入力セレ
クタ回路からなる選択手段とを設け、前記プログラム記
憶手段によるプログラムに基づいて、試験動作時におけ
る前記耐圧不良試験端子の電位信号を前記Ａ／Ｄ変換器
によりデジタル値として検出し、前記データ記憶手段に
設定されている判定基準値と比較して、その良否を判定
するものである。
ラム記憶手段と、データ記憶手段とを有し、Ａ／Ｄ変換
入力端子から入力されたアナログ信号をデジタル信号に
変換するＡ／Ｄ変換器を備えた半導体装置において、外
部からプルアップされている耐圧不良試験端子と、前記
プログラム記憶手段によるプログラムにより作動して、
通常動作時に前記Ａ／Ｄ変換入力端子を選択し、試験動
作時に前記耐圧不良試験端子を選択するＡ／Ｄ入力セレ
クタ回路からなる選択手段とを設け、前記プログラム記
憶手段によるプログラムに基づいて、試験動作時におけ
る前記耐圧不良試験端子の電位信号を前記Ａ／Ｄ変換器
によりデジタル値として検出し、前記データ記憶手段に
設定されている判定基準値と比較して、その良否を判定
するものである。
【００１２】第３の発明に係る半導体装置では、プログ
ラム記憶手段と、データ記憶手段とを有し、Ａ／Ｄ変換
入力端子から入力されたアナログ信号をデジタル信号に
変換するＡ／Ｄ変換器を備えた半導体装置において、外
部からプルダウンされている耐圧不良試験端子と、前記
プログラム記憶手段によるプログラムにより作動して、
通常動作時に前記Ａ／Ｄ変換入力端子を選択し、試験動
作時に前記耐圧不良試験端子を選択するＡ／Ｄ入力セレ
クタ回路からなる選択手段とを設け、前記プログラム記
憶手段によるプログラムに基づいて、試験動作時におけ
る前記耐圧不良試験端子の電位信号を前記Ａ／Ｄ変換器
によりデジタル値として検出し、前記データ記憶手段に
設定されている判定基準値と比較して、その良否を判定
するものである。
ラム記憶手段と、データ記憶手段とを有し、Ａ／Ｄ変換
入力端子から入力されたアナログ信号をデジタル信号に
変換するＡ／Ｄ変換器を備えた半導体装置において、外
部からプルダウンされている耐圧不良試験端子と、前記
プログラム記憶手段によるプログラムにより作動して、
通常動作時に前記Ａ／Ｄ変換入力端子を選択し、試験動
作時に前記耐圧不良試験端子を選択するＡ／Ｄ入力セレ
クタ回路からなる選択手段とを設け、前記プログラム記
憶手段によるプログラムに基づいて、試験動作時におけ
る前記耐圧不良試験端子の電位信号を前記Ａ／Ｄ変換器
によりデジタル値として検出し、前記データ記憶手段に
設定されている判定基準値と比較して、その良否を判定
するものである。
【００１３】第４の発明に係る半導体装置では、プログ
ラム記憶手段を有し、比較電圧入力端子から入力された
比較電圧を基準値と比較する電圧比較器を備えた半導体
装置において、耐圧不良試験端子と、前記プログラム記
憶手段によるプログラムにより作動して、通常動作時に
前記比較電圧入力端子を選択し、試験動作時に前記耐圧
不良試験端子を選択する比較電圧入力セレクタとを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記電圧比較器により基準値と比較し、その良否を
判定するものである。
ラム記憶手段を有し、比較電圧入力端子から入力された
比較電圧を基準値と比較する電圧比較器を備えた半導体
装置において、耐圧不良試験端子と、前記プログラム記
憶手段によるプログラムにより作動して、通常動作時に
前記比較電圧入力端子を選択し、試験動作時に前記耐圧
不良試験端子を選択する比較電圧入力セレクタとを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記電圧比較器により基準値と比較し、その良否を
判定するものである。
【００１４】第５の発明に係る半導体装置では、プログ
ラム記憶手段と、データ記憶手段とを有し、比較電圧入
力端子から入力された比較電圧を基準値と比較する電圧
比較器を備えた半導体装置において、外部からプルアッ
プされている耐圧不良試験端子と、前記プログラム記憶
手段によるプログラムにより作動して、通常動作時に前
記比較電圧入力端子を選択し、試験動作時に前記耐圧不
良試験端子を選択する比較電圧入力セレクタ回路からな
る選択手段とを設け、前記プログラム記憶手段によるプ
ログラムに基づいて、試験動作時における前記耐圧不良
試験端子の電位信号を前記電圧比較器により前記データ
記憶手段に設定された判定基準値に相当する参照電位と
比較し、その良否を判定するものである。
ラム記憶手段と、データ記憶手段とを有し、比較電圧入
力端子から入力された比較電圧を基準値と比較する電圧
比較器を備えた半導体装置において、外部からプルアッ
プされている耐圧不良試験端子と、前記プログラム記憶
手段によるプログラムにより作動して、通常動作時に前
記比較電圧入力端子を選択し、試験動作時に前記耐圧不
良試験端子を選択する比較電圧入力セレクタ回路からな
る選択手段とを設け、前記プログラム記憶手段によるプ
ログラムに基づいて、試験動作時における前記耐圧不良
試験端子の電位信号を前記電圧比較器により前記データ
記憶手段に設定された判定基準値に相当する参照電位と
比較し、その良否を判定するものである。
【００１５】第６の発明に係る半導体装置では、プログ
ラム記憶手段と、データ記憶手段とを有し、比較電圧入
力端子から入力された比較電圧を基準値と比較する電圧
比較器を備えた半導体装置において、外部からプルダウ
ンされている耐圧不良試験端子と、前記プログラム記憶
手段によるプログラムにより作動して、通常動作時に前
記比較電圧入力端子を選択し、試験動作時に前記耐圧不
良試験端子を選択する比較電圧入力セレクタ回路からな
る選択手段とを設け、前記プログラム記憶手段によるプ
ログラムに基づいて、試験動作時における前記耐圧不良
試験端子の電位信号を前記電圧比較器により前記データ
記憶手段に設定された判定基準値に相当する参照電位と
比較し、その良否を判定するものである。
ラム記憶手段と、データ記憶手段とを有し、比較電圧入
力端子から入力された比較電圧を基準値と比較する電圧
比較器を備えた半導体装置において、外部からプルダウ
ンされている耐圧不良試験端子と、前記プログラム記憶
手段によるプログラムにより作動して、通常動作時に前
記比較電圧入力端子を選択し、試験動作時に前記耐圧不
良試験端子を選択する比較電圧入力セレクタ回路からな
る選択手段とを設け、前記プログラム記憶手段によるプ
ログラムに基づいて、試験動作時における前記耐圧不良
試験端子の電位信号を前記電圧比較器により前記データ
記憶手段に設定された判定基準値に相当する参照電位と
比較し、その良否を判定するものである。
【００１６】第７の発明に係る耐圧不良自己検出システ
ムでは、第１の発明における半導体装置の耐圧不良検出
システムにおいて、耐圧不良試験端子と、前記プログラ
ム記憶手段によるプログラムにより作動して、通常動作
時に前記Ａ／Ｄ変換入力端子を選択し、試験動作時に前
記耐圧不良試験端子を選択する選択手段とを設け、前記
プログラム記憶手段によるプログラムに基づいて、試験
動作時における前記耐圧不良試験端子の電位信号を前記
Ａ／Ｄ変換器によりデジタル値として検出し、その良否
を判定するものである。
ムでは、第１の発明における半導体装置の耐圧不良検出
システムにおいて、耐圧不良試験端子と、前記プログラ
ム記憶手段によるプログラムにより作動して、通常動作
時に前記Ａ／Ｄ変換入力端子を選択し、試験動作時に前
記耐圧不良試験端子を選択する選択手段とを設け、前記
プログラム記憶手段によるプログラムに基づいて、試験
動作時における前記耐圧不良試験端子の電位信号を前記
Ａ／Ｄ変換器によりデジタル値として検出し、その良否
を判定するものである。
【００１７】第８の発明に係る耐圧不良自己検出システ
ムでは、第２の発明における半導体装置の耐圧不良検出
システムにおいて、外部からプルアップされている耐圧
不良試験端子と、前記プログラム記憶手段によるプログ
ラムにより作動して、通常動作時に前記Ａ／Ｄ変換入力
端子を選択し試験動作時に前記耐圧不良試験端子を選択
するＡ／Ｄ入力セレクタ回路からなる選択手段とを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記Ａ／Ｄ変換器によりデジタル値として検出し、
前記データ記憶手段に設定されている判定基準値と比較
して、その良否を判定するものである。
ムでは、第２の発明における半導体装置の耐圧不良検出
システムにおいて、外部からプルアップされている耐圧
不良試験端子と、前記プログラム記憶手段によるプログ
ラムにより作動して、通常動作時に前記Ａ／Ｄ変換入力
端子を選択し試験動作時に前記耐圧不良試験端子を選択
するＡ／Ｄ入力セレクタ回路からなる選択手段とを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記Ａ／Ｄ変換器によりデジタル値として検出し、
前記データ記憶手段に設定されている判定基準値と比較
して、その良否を判定するものである。
【００１８】第９の発明に係る耐圧不良自己検出システ
ムでは、第３の発明における半導体装置の耐圧不良検出
システムにおいて、外部からプルダウンされている耐圧
不良試験端子と、前記プログラム記憶手段によるプログ
ラムにより作動して、通常動作時に前記Ａ／Ｄ変換入力
端子を選択し試験動作時に前記耐圧不良試験端子を選択
するＡ／Ｄ入力セレクタ回路からなる選択手段とを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記Ａ／Ｄ変換器によりデジタル値として検出し、
前記データ記憶手段に設定されている判定基準値と比較
して、その良否を判定するものである。
ムでは、第３の発明における半導体装置の耐圧不良検出
システムにおいて、外部からプルダウンされている耐圧
不良試験端子と、前記プログラム記憶手段によるプログ
ラムにより作動して、通常動作時に前記Ａ／Ｄ変換入力
端子を選択し試験動作時に前記耐圧不良試験端子を選択
するＡ／Ｄ入力セレクタ回路からなる選択手段とを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記Ａ／Ｄ変換器によりデジタル値として検出し、
前記データ記憶手段に設定されている判定基準値と比較
して、その良否を判定するものである。
【００１９】第１０の発明に係る耐圧不良自己検出シス
テムでは、第４の発明における半導体装置の耐圧不良検
出システムにおいて、耐圧不良試験端子と、前記プログ
ラム記憶手段によるプログラムにより作動して、通常動
作時に前記比較電圧入力端子を選択し、試験動作時に前
記耐圧不良試験端子を選択する比較電圧入力セレクタと
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により基準値と比較し、その良
否を判定するものである。
テムでは、第４の発明における半導体装置の耐圧不良検
出システムにおいて、耐圧不良試験端子と、前記プログ
ラム記憶手段によるプログラムにより作動して、通常動
作時に前記比較電圧入力端子を選択し、試験動作時に前
記耐圧不良試験端子を選択する比較電圧入力セレクタと
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により基準値と比較し、その良
否を判定するものである。
【００２０】第１１の発明に係る耐圧不良自己検出シス
テムでは、第５の発明における半導体装置の耐圧不良検
出システムにおいて、外部からプルアップされている耐
圧不良試験端子と、前記プログラム記憶手段によるプロ
グラムにより作動して、通常動作時に前記比較電圧入力
端子を選択し、試験動作時に前記耐圧不良試験端子を選
択する比較電圧入力セレクタ回路からなる選択手段とを
設け、前記プログラム記憶手段によるプログラムに基づ
いて、試験動作時における前記耐圧不良試験端子の電位
信号を前記電圧比較器により前記データ記憶手段に設定
された判定基準値に相当する参照電位と比較し、その良
否を判定するものである。
テムでは、第５の発明における半導体装置の耐圧不良検
出システムにおいて、外部からプルアップされている耐
圧不良試験端子と、前記プログラム記憶手段によるプロ
グラムにより作動して、通常動作時に前記比較電圧入力
端子を選択し、試験動作時に前記耐圧不良試験端子を選
択する比較電圧入力セレクタ回路からなる選択手段とを
設け、前記プログラム記憶手段によるプログラムに基づ
いて、試験動作時における前記耐圧不良試験端子の電位
信号を前記電圧比較器により前記データ記憶手段に設定
された判定基準値に相当する参照電位と比較し、その良
否を判定するものである。
【００２１】第１２の発明に係る耐圧不良自己検出シス
テムでは、第６の発明における半導体装置の耐圧不良検
出システムにおいて、外部からプルダウンされている耐
圧不良試験端子と、前記プログラム記憶手段によるプロ
グラムにより作動して、通常動作時に前記比較電圧入力
端子を選択し、試験動作時に前記耐圧不良試験端子を選
択する比較電圧入力セレクタ回路からなる選択手段とを
設け、前記プログラム記憶手段によるプログラムに基づ
いて、試験動作時における前記耐圧不良試験端子の電位
信号を前記電圧比較器により前記データ記憶手段に設定
された判定基準値に相当する参照電位と比較し、その良
否を判定するものである。
テムでは、第６の発明における半導体装置の耐圧不良検
出システムにおいて、外部からプルダウンされている耐
圧不良試験端子と、前記プログラム記憶手段によるプロ
グラムにより作動して、通常動作時に前記比較電圧入力
端子を選択し、試験動作時に前記耐圧不良試験端子を選
択する比較電圧入力セレクタ回路からなる選択手段とを
設け、前記プログラム記憶手段によるプログラムに基づ
いて、試験動作時における前記耐圧不良試験端子の電位
信号を前記電圧比較器により前記データ記憶手段に設定
された判定基準値に相当する参照電位と比較し、その良
否を判定するものである。
【００２２】
【発明の実施の形態】実施の形態１．この発明による実
施の形態１を、図１ないし図３について説明する。図１
は、一般的なＭＯＳ半導体デバイスにおいて従来発生し
うる入力端子の耐圧不良の例で、耐圧不良を起したとき
に電流リークが発生する様子を示した図である。図にお
いて、ＰＴｒはＰチャネルトランジスタ、ＮＴｒはＮチ
ャネルトランジスタ、ＰＤは＋極性過電圧保護ダイオー
ド、ＮＤは−極性過電圧保護ダイオード、Ｔ１は入力端
子、ＵＲはプルアップ抵抗、ＤＲはプルダウン抵抗であ
る。
施の形態１を、図１ないし図３について説明する。図１
は、一般的なＭＯＳ半導体デバイスにおいて従来発生し
うる入力端子の耐圧不良の例で、耐圧不良を起したとき
に電流リークが発生する様子を示した図である。図にお
いて、ＰＴｒはＰチャネルトランジスタ、ＮＴｒはＮチ
ャネルトランジスタ、ＰＤは＋極性過電圧保護ダイオー
ド、ＮＤは−極性過電圧保護ダイオード、Ｔ１は入力端
子、ＵＲはプルアップ抵抗、ＤＲはプルダウン抵抗であ
る。
【００２３】図１（Ａ）は、−極性過電圧保護用のダイ
オードＮＤが耐圧不良を起した場合である。耐圧不良の
要因は、デバイス入力に例えば外来の静電気や偶発的な
外部配線の短絡などにより、瞬間的もしくは継続的に保
証定格値を逸脱したプラス極性の過電圧が印加された場
合、マイナス極性過電圧用保護ダイオードＮＤに逆方向
の過電圧が印加され、ＰＮ接合部に劣化が生じることで
ある。これにより、図１（Ａ）のように外部から入力プ
ルアップされた状況下ではリーク電流が発生し、内部電
位は外部印加電位よりリーク電流と入力抵抗の積による
電位降下分だけ低下する。
オードＮＤが耐圧不良を起した場合である。耐圧不良の
要因は、デバイス入力に例えば外来の静電気や偶発的な
外部配線の短絡などにより、瞬間的もしくは継続的に保
証定格値を逸脱したプラス極性の過電圧が印加された場
合、マイナス極性過電圧用保護ダイオードＮＤに逆方向
の過電圧が印加され、ＰＮ接合部に劣化が生じることで
ある。これにより、図１（Ａ）のように外部から入力プ
ルアップされた状況下ではリーク電流が発生し、内部電
位は外部印加電位よりリーク電流と入力抵抗の積による
電位降下分だけ低下する。
【００２４】図１（Ｂ）は、入力Ｎチャネルトランジス
タＮＴｒが耐圧不良を起した場合である。耐圧不良の要
因は、デバイス入力に例えば外来の静電気や偶発的な外
部配線の短絡などにより、瞬間的もしくは継続的に保証
定格値を逸脱したプラス極性またはマイナス極性の過電
圧が印加された場合、大半の電流が過電圧用保護ダイオ
ードＰＤ，ＮＤを経て電源，グランド側に吸収される
が、吸収されきれない電荷による電位が入力部Ｎｃｈト
ランジスタＮＴｒのゲート−バックゲート間もしくはゲ
ート−ソース間，ゲート−ドレイン間に印加され、ゲー
ト酸化膜が劣化することである。これにより、図１
（Ｂ）のように、外部から入力プルアップされた状況下
ではリーク電流が発生し、内部電位は外部印加電位より
リーク電流と入力抵抗の積による電位降下分だけ低下す
る。
タＮＴｒが耐圧不良を起した場合である。耐圧不良の要
因は、デバイス入力に例えば外来の静電気や偶発的な外
部配線の短絡などにより、瞬間的もしくは継続的に保証
定格値を逸脱したプラス極性またはマイナス極性の過電
圧が印加された場合、大半の電流が過電圧用保護ダイオ
ードＰＤ，ＮＤを経て電源，グランド側に吸収される
が、吸収されきれない電荷による電位が入力部Ｎｃｈト
ランジスタＮＴｒのゲート−バックゲート間もしくはゲ
ート−ソース間，ゲート−ドレイン間に印加され、ゲー
ト酸化膜が劣化することである。これにより、図１
（Ｂ）のように、外部から入力プルアップされた状況下
ではリーク電流が発生し、内部電位は外部印加電位より
リーク電流と入力抵抗の積による電位降下分だけ低下す
る。
【００２５】図１（Ｃ）は、プラス極性過電圧保護用の
ダイオードＰＤが耐圧不良を起した場合である。耐圧不
良の要因は、デバイス入力に例えば外来の静電気や偶発
的な外部配線の短絡などにより、瞬間的もしくは継続的
に保証定格値を逸脱したマイナス極性の過電圧が印加さ
れた場合、プラス極性過電圧用保護ダイオードＰＤに逆
方向の過電圧が印加され、ＰＮ接合部に劣化が生じるこ
とである。これにより、図１（Ｃ）のように外部から入
力プルアップされた状況下では、リーク電流が発生し、
内部電位は外部印加電位よりリーク電流と入力抵抗の積
による電位分だけ上昇する。
ダイオードＰＤが耐圧不良を起した場合である。耐圧不
良の要因は、デバイス入力に例えば外来の静電気や偶発
的な外部配線の短絡などにより、瞬間的もしくは継続的
に保証定格値を逸脱したマイナス極性の過電圧が印加さ
れた場合、プラス極性過電圧用保護ダイオードＰＤに逆
方向の過電圧が印加され、ＰＮ接合部に劣化が生じるこ
とである。これにより、図１（Ｃ）のように外部から入
力プルアップされた状況下では、リーク電流が発生し、
内部電位は外部印加電位よりリーク電流と入力抵抗の積
による電位分だけ上昇する。
【００２６】図１（Ｄ）は、入力Ｐチャネルトランジス
タＰＴｒが耐圧不良を起した場合である。耐圧不良の要
因は、デバイス入力端子に例えば外来の静電気や偶発的
な外部配線の短絡などにより、瞬間的もしくは継続的に
保証定格値を逸脱したプラス極性またはマイナス極性の
過電圧が印加された場合、大半の電流が過電圧用保護ダ
イオードＰＤ，ＮＤを経て電源，グランド側に吸収され
るが、吸収されきれない電荷による電位が入力部Ｐｃｈ
トランジスタＰＴｒのゲート−バックゲート間もしくは
ゲート−ソース間，ゲート−ドレイン間に印加され、ゲ
ート酸化膜が劣化することである。これにより、図１
（Ｄ）のように外部から入力プルダウンされた状況下で
は、リーク電流が発生し、内部電位は外部印加電位より
リーク電流と入力抵抗の積による電位分だけ上昇する。
図１より、いずれの場合にもデバイス内部の入力線電位
は電流リークによる電位降下（上昇）分だけ、耐圧不良
のない場合の電位と比較して変動する。
タＰＴｒが耐圧不良を起した場合である。耐圧不良の要
因は、デバイス入力端子に例えば外来の静電気や偶発的
な外部配線の短絡などにより、瞬間的もしくは継続的に
保証定格値を逸脱したプラス極性またはマイナス極性の
過電圧が印加された場合、大半の電流が過電圧用保護ダ
イオードＰＤ，ＮＤを経て電源，グランド側に吸収され
るが、吸収されきれない電荷による電位が入力部Ｐｃｈ
トランジスタＰＴｒのゲート−バックゲート間もしくは
ゲート−ソース間，ゲート−ドレイン間に印加され、ゲ
ート酸化膜が劣化することである。これにより、図１
（Ｄ）のように外部から入力プルダウンされた状況下で
は、リーク電流が発生し、内部電位は外部印加電位より
リーク電流と入力抵抗の積による電位分だけ上昇する。
図１より、いずれの場合にもデバイス内部の入力線電位
は電流リークによる電位降下（上昇）分だけ、耐圧不良
のない場合の電位と比較して変動する。
【００２７】この発明の実施の形態１は、図１のリーク
電流による入力端子電位変動を半導体デバイス内部にて
予め記憶された基準値とＡ／Ｄ変換器を利用して比較す
ることにより検出し、デバイス単体で耐圧不良を検出す
るというものである。図２に、この発明による実施の形
態１におけるシステム構成のブロック図を示す。図にお
いて、２１は１チップによりＣＭＯＳトランジスタ等が
構成される半導体チップからなる半導体デバイス、２２
はＡ／Ｄ変換器入力セレクタ、２３はＡ／Ｄ変換器、２
４は中央処理装置、２５はプログラムメモリ、２６はデ
ータメモリ、２７は外付けプルアップ入力回路、２８は
外付けプルダウン入力回路、２ａは耐圧不良試験端子
（入力端子）、２ｂはＡ／Ｄ変換入力端子である。２ｃ
はＡ／Ｄ入力セレクタ制御信号、２ｄはアナログ入力信
号、２ｅはＡ／Ｄ変換制御信号、２ｆはＡ／Ｄ変換結果
データ、２ｇはアドレス信号、２ｈはデータ信号、２ｉ
はアドレス信号、２ｊはデータ信号である。
電流による入力端子電位変動を半導体デバイス内部にて
予め記憶された基準値とＡ／Ｄ変換器を利用して比較す
ることにより検出し、デバイス単体で耐圧不良を検出す
るというものである。図２に、この発明による実施の形
態１におけるシステム構成のブロック図を示す。図にお
いて、２１は１チップによりＣＭＯＳトランジスタ等が
構成される半導体チップからなる半導体デバイス、２２
はＡ／Ｄ変換器入力セレクタ、２３はＡ／Ｄ変換器、２
４は中央処理装置、２５はプログラムメモリ、２６はデ
ータメモリ、２７は外付けプルアップ入力回路、２８は
外付けプルダウン入力回路、２ａは耐圧不良試験端子
（入力端子）、２ｂはＡ／Ｄ変換入力端子である。２ｃ
はＡ／Ｄ入力セレクタ制御信号、２ｄはアナログ入力信
号、２ｅはＡ／Ｄ変換制御信号、２ｆはＡ／Ｄ変換結果
データ、２ｇはアドレス信号、２ｈはデータ信号、２ｉ
はアドレス信号、２ｊはデータ信号である。
【００２８】図２は、内部に中央処理装置２４とアドレ
スバス２ｇ，２ｉ，データバス２ｈ，２ｊを介してプロ
グラムメモリ２５，データメモリ２６とを備え、Ａ／Ｄ
変換器２３とＡ／Ｄ入力セレクタ２２とを有する半導体
デバイス２１を示すものである。Ａ／Ｄ入力セレクタ２
２は制御信号２ｃにより、本来の用途であるデバイス外
部のアナログ電位をデジタル変換するために設けられた
アナログ入力端子群２ｂの他に耐圧不良試験端子２ａも
選択できるように構成する。耐圧不良試験端子２ａは本
来の機能である入力端子として内部ロジックにも接続さ
れている。
スバス２ｇ，２ｉ，データバス２ｈ，２ｊを介してプロ
グラムメモリ２５，データメモリ２６とを備え、Ａ／Ｄ
変換器２３とＡ／Ｄ入力セレクタ２２とを有する半導体
デバイス２１を示すものである。Ａ／Ｄ入力セレクタ２
２は制御信号２ｃにより、本来の用途であるデバイス外
部のアナログ電位をデジタル変換するために設けられた
アナログ入力端子群２ｂの他に耐圧不良試験端子２ａも
選択できるように構成する。耐圧不良試験端子２ａは本
来の機能である入力端子として内部ロジックにも接続さ
れている。
【００２９】耐圧不良試験を行う入力端子２ａには一般
にデバイス外部より“Ｈｉ”および“Ｌｏｗ”入力用の
プルアップ２７およびプルダウン入力回路２８、もしく
はこれらに相当する入力回路が設けられていると考えら
れる。Ａ／Ｄ変換器２３は中央処理装置２４より制御信
号２ｅにより制御され、変換結果のデジタル値２ｆを出
力する。プログラムメモリ２５内のプログラムにより、
中央処理装置２４は、耐圧不良試験端子２ａの電位のＡ
／Ｄ変換結果と予めデータメモリ２６内に設定された判
定基準値としての正常／異常電圧境界値とを比較して両
者の大小判定を行う。この比較結果から、端子電位が正
常電圧範囲内に収まっているか否かを判断し、耐圧不良
発生の有無を検出する。
にデバイス外部より“Ｈｉ”および“Ｌｏｗ”入力用の
プルアップ２７およびプルダウン入力回路２８、もしく
はこれらに相当する入力回路が設けられていると考えら
れる。Ａ／Ｄ変換器２３は中央処理装置２４より制御信
号２ｅにより制御され、変換結果のデジタル値２ｆを出
力する。プログラムメモリ２５内のプログラムにより、
中央処理装置２４は、耐圧不良試験端子２ａの電位のＡ
／Ｄ変換結果と予めデータメモリ２６内に設定された判
定基準値としての正常／異常電圧境界値とを比較して両
者の大小判定を行う。この比較結果から、端子電位が正
常電圧範囲内に収まっているか否かを判断し、耐圧不良
発生の有無を検出する。
【００３０】図３に上記システムを用いてデバイス単体
で耐圧不良検出するときのフローチャートを示す。図３
において、耐圧不良を検出するとき、 （１） はじめにＡ／Ｄ入力セレクタ２２により、耐圧
不良試験端子信号線２ａをＡ／Ｄ変換器入力２ｄに接続
されるように設定する。 （２） 逆に、Ａ／Ｄ変換を実行し、端子電位に応じた
デジタル値２ｆを中央処理装置２４が得る。 （３） Ａ／Ｄ変換結果２ｆが予めデータメモリ２６内
に設定しておいた正常／異常電圧境界値より大きいか
（入力プルアップ時。入力プルダウン時は逆）を中央処
理装置２４にて演算処理により比較し、演算結果の正負
を示すフラグをリードすることによって、両者の大小を
判定する。 （４） Ａ／Ｄ変換結果２ｆが正常／異常電圧境界値よ
り大きい場合、耐圧不良は発生していないものと判断し
て通常処理に戻る。 （５） Ａ／Ｄ変換結果２ｆが正常／異常電圧境界値よ
りも小さかった場合、耐圧不良に起因する電流リークに
より端子電位が正常範囲から逸脱しているものと判断し
て耐圧不良発生と判断する。 耐圧不良発生時には出力端子（図示せず）からデバイス
２１の外部にアラーム信号を送出して外部に通知する。
で耐圧不良検出するときのフローチャートを示す。図３
において、耐圧不良を検出するとき、 （１） はじめにＡ／Ｄ入力セレクタ２２により、耐圧
不良試験端子信号線２ａをＡ／Ｄ変換器入力２ｄに接続
されるように設定する。 （２） 逆に、Ａ／Ｄ変換を実行し、端子電位に応じた
デジタル値２ｆを中央処理装置２４が得る。 （３） Ａ／Ｄ変換結果２ｆが予めデータメモリ２６内
に設定しておいた正常／異常電圧境界値より大きいか
（入力プルアップ時。入力プルダウン時は逆）を中央処
理装置２４にて演算処理により比較し、演算結果の正負
を示すフラグをリードすることによって、両者の大小を
判定する。 （４） Ａ／Ｄ変換結果２ｆが正常／異常電圧境界値よ
り大きい場合、耐圧不良は発生していないものと判断し
て通常処理に戻る。 （５） Ａ／Ｄ変換結果２ｆが正常／異常電圧境界値よ
りも小さかった場合、耐圧不良に起因する電流リークに
より端子電位が正常範囲から逸脱しているものと判断し
て耐圧不良発生と判断する。 耐圧不良発生時には出力端子（図示せず）からデバイス
２１の外部にアラーム信号を送出して外部に通知する。
【００３１】このような耐圧不良検出のルーチンをユー
ザプログラム内で定期的に実行するようにプログラミン
グしておくことで後発的な耐圧不良をデバイス単体で検
出し、外部に通知することができる。従来と比較して、
よりフェイルセーフなシステムを構築することが可能と
なる。半導体チップからなる半導体デバイス２１内に集
積化することにより、耐圧不良検出機能の実現にあっ
て、当チップ以外の部品点数の削減が可能となり、さら
にユーザ基板専有面積の縮小が可能となる。したがっ
て、コスト削減の大きなメリットが得られる。特に、Ａ
／Ｄ変換器を元々搭載しているプログラマブルな半導体
チップではＡ／Ｄ入力セレクタとその制御回路を追加す
ることにより、耐圧不良検出機能の実現が可能となるメ
リットがある。さらに、このような構成にすることによ
り、デバイス製造後に耐圧不良境界値をプログラムにて
任意に設定することが可能であるというメリットがあ
る。
ザプログラム内で定期的に実行するようにプログラミン
グしておくことで後発的な耐圧不良をデバイス単体で検
出し、外部に通知することができる。従来と比較して、
よりフェイルセーフなシステムを構築することが可能と
なる。半導体チップからなる半導体デバイス２１内に集
積化することにより、耐圧不良検出機能の実現にあっ
て、当チップ以外の部品点数の削減が可能となり、さら
にユーザ基板専有面積の縮小が可能となる。したがっ
て、コスト削減の大きなメリットが得られる。特に、Ａ
／Ｄ変換器を元々搭載しているプログラマブルな半導体
チップではＡ／Ｄ入力セレクタとその制御回路を追加す
ることにより、耐圧不良検出機能の実現が可能となるメ
リットがある。さらに、このような構成にすることによ
り、デバイス製造後に耐圧不良境界値をプログラムにて
任意に設定することが可能であるというメリットがあ
る。
【００３２】この発明による実施の形態１によれば、プ
ログラムメモリ２５からなるプログラム記憶手段と、デ
ータメモリ２６からなるデータ記憶手段とを有し、Ａ／
Ｄ変換入力端子２ｂから入力されたアナログ信号をデジ
タル信号に変換するＡ／Ｄ変換器２３を備えた１チップ
によりＣＭＯＳトランジスタ等が構成される半導体デバ
イス２１において、外部からプルアップまたはプルダウ
ンされている耐圧不良試験端子２ａと、プログラムメモ
リ２５からなるプログラム記憶手段によるプログラムに
より作動して、通常動作時にＡ／Ｄ変換入力端子２ｂを
選択し、試験動作時に耐圧不良試験端子２ａを選択する
Ａ／Ｄ入力セレクタ回路２２からなる選択手段とを設
け、プログラムメモリ２５からなるプログラム記憶手段
によるプログラムに基づいて、試験動作時における耐圧
不良試験端子２ａの電位信号をＡ／Ｄ変換器２３により
デジタル値として検出し、プログラムメモリ２５からな
るデータ記憶手段に設定されている判定基準値と比較し
て、その良否を判定するようにしたので、内蔵されたＡ
／Ｄ変換器２３を利用することにより、デバイス単体で
入力端子耐圧不良ないしリーク電流不良の検出が可能な
半導体デバイス内蔵入力端子耐圧不良自己検出システム
を得ることができる。
ログラムメモリ２５からなるプログラム記憶手段と、デ
ータメモリ２６からなるデータ記憶手段とを有し、Ａ／
Ｄ変換入力端子２ｂから入力されたアナログ信号をデジ
タル信号に変換するＡ／Ｄ変換器２３を備えた１チップ
によりＣＭＯＳトランジスタ等が構成される半導体デバ
イス２１において、外部からプルアップまたはプルダウ
ンされている耐圧不良試験端子２ａと、プログラムメモ
リ２５からなるプログラム記憶手段によるプログラムに
より作動して、通常動作時にＡ／Ｄ変換入力端子２ｂを
選択し、試験動作時に耐圧不良試験端子２ａを選択する
Ａ／Ｄ入力セレクタ回路２２からなる選択手段とを設
け、プログラムメモリ２５からなるプログラム記憶手段
によるプログラムに基づいて、試験動作時における耐圧
不良試験端子２ａの電位信号をＡ／Ｄ変換器２３により
デジタル値として検出し、プログラムメモリ２５からな
るデータ記憶手段に設定されている判定基準値と比較し
て、その良否を判定するようにしたので、内蔵されたＡ
／Ｄ変換器２３を利用することにより、デバイス単体で
入力端子耐圧不良ないしリーク電流不良の検出が可能な
半導体デバイス内蔵入力端子耐圧不良自己検出システム
を得ることができる。
【００３３】実施の形態２．この発明による実施の形態
２を、図４および図５について説明する。実施の形態２
においても、前述の図１のリーク電流による入力端子電
位変動を半導体デバイス内部もしくは外部にて発生され
た基準値と電圧比較器を利用して比較することにより検
出し、デバイス単体で耐圧不良を検出するというもので
ある。
２を、図４および図５について説明する。実施の形態２
においても、前述の図１のリーク電流による入力端子電
位変動を半導体デバイス内部もしくは外部にて発生され
た基準値と電圧比較器を利用して比較することにより検
出し、デバイス単体で耐圧不良を検出するというもので
ある。
【００３４】図４に、この発明による実施の形態２にお
けるシステム構成のブロック図を示す。図において、４
１は１チップによりＣＭＯＳトランジスタ等が構成され
る半導体チップからなる半導体デバイス、４２は電圧比
較器入力セレクタ、４３は電圧比較器、４４は中央処理
装置、４５はプログラムメモリ、４６はデータメモリ、
４７は外付けプルアップ入力回路、４８は外付けプルダ
ウン入力回路、４９は比較参照電圧発生器、４ａは耐圧
不良試験端子（入力端子）、４ｂは電圧比較器入力端子
である。４ｃは電圧比較器入力セレクタ制御信号、４ｄ
は電圧比較器入力信号、４ｅは電圧比較器変換制御信
号、４ｆは電圧比較結果信号、４ｇはアドレス信号、４
ｈはデータ信号、４ｉはアドレス信号、４ｊはデータ信
号、４ｋは比較参照電圧である。
けるシステム構成のブロック図を示す。図において、４
１は１チップによりＣＭＯＳトランジスタ等が構成され
る半導体チップからなる半導体デバイス、４２は電圧比
較器入力セレクタ、４３は電圧比較器、４４は中央処理
装置、４５はプログラムメモリ、４６はデータメモリ、
４７は外付けプルアップ入力回路、４８は外付けプルダ
ウン入力回路、４９は比較参照電圧発生器、４ａは耐圧
不良試験端子（入力端子）、４ｂは電圧比較器入力端子
である。４ｃは電圧比較器入力セレクタ制御信号、４ｄ
は電圧比較器入力信号、４ｅは電圧比較器変換制御信
号、４ｆは電圧比較結果信号、４ｇはアドレス信号、４
ｈはデータ信号、４ｉはアドレス信号、４ｊはデータ信
号、４ｋは比較参照電圧である。
【００３５】図４は、中央処理装置４４とアドレスバス
４ｇ，４ｉ，データバス４ｈ，４ｊを介してプログラム
メモリ４５，データメモリ４６を備え、電圧比較器４３
と電圧比較器入力セレクタ４２を有する半導体デバイス
４１を示すものである。電圧比較器入力セレクタ４２は
制御信号４ｃにより、本来の用途である参照電位Ｖｒｅ
ｆとの電位比較のために設けられた電圧比較器入力端子
群４ｂの他に耐圧不良試験端子４ａも選択できるように
構成する。耐圧不良試験端子４ａは本来の機能である入
力端子として内部ロジックにも接続されている。
４ｇ，４ｉ，データバス４ｈ，４ｊを介してプログラム
メモリ４５，データメモリ４６を備え、電圧比較器４３
と電圧比較器入力セレクタ４２を有する半導体デバイス
４１を示すものである。電圧比較器入力セレクタ４２は
制御信号４ｃにより、本来の用途である参照電位Ｖｒｅ
ｆとの電位比較のために設けられた電圧比較器入力端子
群４ｂの他に耐圧不良試験端子４ａも選択できるように
構成する。耐圧不良試験端子４ａは本来の機能である入
力端子として内部ロジックにも接続されている。
【００３６】耐圧不良試験を行う入力端子４ａには一般
にデバイス外部より“Ｈｉ”および“Ｌｏｗ”入力用の
プルアップ４７およびプルダウン入力回路４８、もしく
はこれらに相当する入力回路が設けられていると考えら
れる。電圧比較器は中央処理装置４４より制御信号４ｅ
により制御され、デバイス内部の比較参照電圧発生器４
９もしくは外部で生成された、参照電位Ｖｒｅｆ４ｋと
電圧比較し、比較判定値４ｆを出力する。プログラムメ
モリ４５内のプログラムにより、中央処理装置４４は耐
圧不良試験端子４ａと予めデータメモリ４６内に設定さ
れた正常／異常電圧境界値に相当する参照電位Ｖｒｅ
ｆ：４ｋとを比較して両者の大小判定を行う。この比較
結果から、端子電位が正常電圧範囲内に収まっているか
否かを判断し、耐圧不良発生の有無を検出する。
にデバイス外部より“Ｈｉ”および“Ｌｏｗ”入力用の
プルアップ４７およびプルダウン入力回路４８、もしく
はこれらに相当する入力回路が設けられていると考えら
れる。電圧比較器は中央処理装置４４より制御信号４ｅ
により制御され、デバイス内部の比較参照電圧発生器４
９もしくは外部で生成された、参照電位Ｖｒｅｆ４ｋと
電圧比較し、比較判定値４ｆを出力する。プログラムメ
モリ４５内のプログラムにより、中央処理装置４４は耐
圧不良試験端子４ａと予めデータメモリ４６内に設定さ
れた正常／異常電圧境界値に相当する参照電位Ｖｒｅ
ｆ：４ｋとを比較して両者の大小判定を行う。この比較
結果から、端子電位が正常電圧範囲内に収まっているか
否かを判断し、耐圧不良発生の有無を検出する。
【００３７】図５に、上記システムを用いてデバイス単
体で耐圧不良検出するときのフローチャートを示す。図
５において、耐圧不良を検出するとき、 （１） はじめに、電圧比較器入力セレクタ４２によ
り、耐圧不良試験端子信号線４ａを電圧比較器入力４ｄ
に接続されるように設定する。 （２） 次に、これと、予めデータメモリ４６内に設定
した正常／異常電圧境界値に相当するように発生された
参照電位Ｖｒｅｆ：４ｋとの電圧比較を実行し、比較判
定値４ｆを中央処理装置４４が得る。 （３） 中央処理装置４４が読み取った電圧比較判定結
果４ｆが入力端子電圧＞Ｖｒｅｆを示した場合（入力プ
ルアップ時。入力プルダウン時は逆）、中央処理装置４
４は耐圧不良が発生していないものと判断して通常処理
に戻る。 （４） 中央処理装置４４が読み取った電圧比較判定結
果４ｆが入力端子電圧＜Ｖｒｅｆを示した場合（入力プ
ルアップ時。入力プルダウン時は逆）、耐圧不良に起因
する電流リークにより端子電位が正常範囲から逸脱して
いるものと考えられるので中央処理装置４４は耐圧不良
発生と判断する。耐圧不良発生時には出力端子からデバ
イス外部にアラーム信号を送出して外部に通知する。
体で耐圧不良検出するときのフローチャートを示す。図
５において、耐圧不良を検出するとき、 （１） はじめに、電圧比較器入力セレクタ４２によ
り、耐圧不良試験端子信号線４ａを電圧比較器入力４ｄ
に接続されるように設定する。 （２） 次に、これと、予めデータメモリ４６内に設定
した正常／異常電圧境界値に相当するように発生された
参照電位Ｖｒｅｆ：４ｋとの電圧比較を実行し、比較判
定値４ｆを中央処理装置４４が得る。 （３） 中央処理装置４４が読み取った電圧比較判定結
果４ｆが入力端子電圧＞Ｖｒｅｆを示した場合（入力プ
ルアップ時。入力プルダウン時は逆）、中央処理装置４
４は耐圧不良が発生していないものと判断して通常処理
に戻る。 （４） 中央処理装置４４が読み取った電圧比較判定結
果４ｆが入力端子電圧＜Ｖｒｅｆを示した場合（入力プ
ルアップ時。入力プルダウン時は逆）、耐圧不良に起因
する電流リークにより端子電位が正常範囲から逸脱して
いるものと考えられるので中央処理装置４４は耐圧不良
発生と判断する。耐圧不良発生時には出力端子からデバ
イス外部にアラーム信号を送出して外部に通知する。
【００３８】以上のような耐圧不良検出のルーチンをユ
ーザプログラム内で定期的に実行するようにプログラミ
ングしておくことで後発的な耐圧不良をデバイス単体で
検出し、外部に通知することができる。従来と比較し
て、よりフェイルセーフなシステムを構築することが可
能となり、実施の形態１と同様のメリットが得られる。
但し、実施の形態２の場合はＶｒｅｆの値をデバイス製
造後は変更できない。
ーザプログラム内で定期的に実行するようにプログラミ
ングしておくことで後発的な耐圧不良をデバイス単体で
検出し、外部に通知することができる。従来と比較し
て、よりフェイルセーフなシステムを構築することが可
能となり、実施の形態１と同様のメリットが得られる。
但し、実施の形態２の場合はＶｒｅｆの値をデバイス製
造後は変更できない。
【００３９】この発明による実施の形態２によれば、プ
ログラムメモリ４５からなるプログラム記憶手段と、デ
ータメモリ４６からなるデータ記憶手段とを有し、比較
電圧入力端子４ｂから入力された比較電圧を基準値と比
較する電圧比較器４３を備えた１チップによりＣＭＯＳ
トランジスタ等が構成される半導体チップからなる半導
体デバイス４１において、外部からプルアップまたはプ
ルダウンされている耐圧不良試験端子４ａと、プログラ
ムメモリ４５からなるプログラム記憶手段によるプログ
ラムにより作動して、通常動作時に比較電圧入力端子４
ｂを選択し、試験動作時に耐圧不良試験端子４ａを選択
する比較電圧入力セレクタ回路４２からなる選択手段と
を設け、プログラムメモリ４５からなるプログラム記憶
手段によるプログラムに基づいて、試験動作時における
耐圧不良試験端子４ａの電位信号を電圧比較器４３によ
りデータメモリ４６からなるデータ記憶手段に設定され
た判定基準値に相当する参照電位４ｋと比較し、その良
否を判定するようにしたので、内蔵された電圧比較器４
３を利用することにより、デバイス単体で入力端子耐圧
不良ないしはリーク電流不良の検出が可能な半導体デバ
イス内蔵入力端子耐圧不良自己検出システムを得ること
ができる。
ログラムメモリ４５からなるプログラム記憶手段と、デ
ータメモリ４６からなるデータ記憶手段とを有し、比較
電圧入力端子４ｂから入力された比較電圧を基準値と比
較する電圧比較器４３を備えた１チップによりＣＭＯＳ
トランジスタ等が構成される半導体チップからなる半導
体デバイス４１において、外部からプルアップまたはプ
ルダウンされている耐圧不良試験端子４ａと、プログラ
ムメモリ４５からなるプログラム記憶手段によるプログ
ラムにより作動して、通常動作時に比較電圧入力端子４
ｂを選択し、試験動作時に耐圧不良試験端子４ａを選択
する比較電圧入力セレクタ回路４２からなる選択手段と
を設け、プログラムメモリ４５からなるプログラム記憶
手段によるプログラムに基づいて、試験動作時における
耐圧不良試験端子４ａの電位信号を電圧比較器４３によ
りデータメモリ４６からなるデータ記憶手段に設定され
た判定基準値に相当する参照電位４ｋと比較し、その良
否を判定するようにしたので、内蔵された電圧比較器４
３を利用することにより、デバイス単体で入力端子耐圧
不良ないしはリーク電流不良の検出が可能な半導体デバ
イス内蔵入力端子耐圧不良自己検出システムを得ること
ができる。
【００４０】
【発明の効果】第１の発明によれば、プログラム記憶手
段を有し、Ａ／Ｄ変換入力端子から入力されたアナログ
信号をデジタル信号に変換するＡ／Ｄ変換器を備えた半
導体装置において、耐圧不良試験端子と、前記プログラ
ム記憶手段によるプログラムにより作動して、通常動作
時に前記Ａ／Ｄ変換入力端子を選択し、試験動作時に前
記耐圧不良試験端子を選択する選択手段とを設け、前記
プログラム記憶手段によるプログラムに基づいて、試験
動作時における前記耐圧不良試験端子の電位信号を前記
Ａ／Ｄ変換器によりデジタル値として検出し、その良否
を判定するようにしたので、内蔵されたＡ／Ｄ変換器を
利用することにより、デバイス単体で入力端子耐圧不良
ないしはリーク電流不良の検出が可能な半導体装置を得
ることができる。
段を有し、Ａ／Ｄ変換入力端子から入力されたアナログ
信号をデジタル信号に変換するＡ／Ｄ変換器を備えた半
導体装置において、耐圧不良試験端子と、前記プログラ
ム記憶手段によるプログラムにより作動して、通常動作
時に前記Ａ／Ｄ変換入力端子を選択し、試験動作時に前
記耐圧不良試験端子を選択する選択手段とを設け、前記
プログラム記憶手段によるプログラムに基づいて、試験
動作時における前記耐圧不良試験端子の電位信号を前記
Ａ／Ｄ変換器によりデジタル値として検出し、その良否
を判定するようにしたので、内蔵されたＡ／Ｄ変換器を
利用することにより、デバイス単体で入力端子耐圧不良
ないしはリーク電流不良の検出が可能な半導体装置を得
ることができる。
【００４１】第２の発明によれば、プログラム記憶手段
と、データ記憶手段とを有し、Ａ／Ｄ変換入力端子から
入力されたアナログ信号をデジタル信号に変換するＡ／
Ｄ変換器を備えた半導体装置において、外部からプルア
ップされている耐圧不良試験端子と、前記プログラム記
憶手段によるプログラムにより作動して、通常動作時に
前記Ａ／Ｄ変換入力端子を選択し、試験動作時に前記耐
圧不良試験端子を選択するＡ／Ｄ入力セレクタ回路から
なる選択手段とを設け、前記プログラム記憶手段による
プログラムに基づいて、試験動作時における前記耐圧不
良試験端子の電位信号を前記Ａ／Ｄ変換器によりデジタ
ル値として検出し、前記データ記憶手段に設定されてい
る判定基準値と比較して、その良否を判定するようにし
たので、内蔵されたＡ／Ｄ変換器を利用することによ
り、デバイス単体で入力端子耐圧不良ないしはリーク電
流不良の検出が可能な半導体装置を得ることができる。
と、データ記憶手段とを有し、Ａ／Ｄ変換入力端子から
入力されたアナログ信号をデジタル信号に変換するＡ／
Ｄ変換器を備えた半導体装置において、外部からプルア
ップされている耐圧不良試験端子と、前記プログラム記
憶手段によるプログラムにより作動して、通常動作時に
前記Ａ／Ｄ変換入力端子を選択し、試験動作時に前記耐
圧不良試験端子を選択するＡ／Ｄ入力セレクタ回路から
なる選択手段とを設け、前記プログラム記憶手段による
プログラムに基づいて、試験動作時における前記耐圧不
良試験端子の電位信号を前記Ａ／Ｄ変換器によりデジタ
ル値として検出し、前記データ記憶手段に設定されてい
る判定基準値と比較して、その良否を判定するようにし
たので、内蔵されたＡ／Ｄ変換器を利用することによ
り、デバイス単体で入力端子耐圧不良ないしはリーク電
流不良の検出が可能な半導体装置を得ることができる。
【００４２】第３の発明によれば、プログラム記憶手段
と、データ記憶手段とを有し、Ａ／Ｄ変換入力端子から
入力されたアナログ信号をデジタル信号に変換するＡ／
Ｄ変換器を備えた半導体装置において、外部からプルダ
ウンされている耐圧不良試験端子と、前記プログラム記
憶手段によるプログラムにより作動して、通常動作時に
前記Ａ／Ｄ変換入力端子を選択し、試験動作時に前記耐
圧不良試験端子を選択するＡ／Ｄ入力セレクタ回路から
なる選択手段とを設け、前記プログラム記憶手段による
プログラムに基づいて、試験動作時における前記耐圧不
良試験端子の電位信号を前記Ａ／Ｄ変換器によりデジタ
ル値として検出し、前記データ記憶手段に設定されてい
る判定基準値と比較して、その良否を判定するようにし
たので、内蔵されたＡ／Ｄ変換器を利用することによ
り、デバイス単体で入力端子耐圧不良ないしはリーク電
流不良の検出が可能な半導体装置を得ることができる。
と、データ記憶手段とを有し、Ａ／Ｄ変換入力端子から
入力されたアナログ信号をデジタル信号に変換するＡ／
Ｄ変換器を備えた半導体装置において、外部からプルダ
ウンされている耐圧不良試験端子と、前記プログラム記
憶手段によるプログラムにより作動して、通常動作時に
前記Ａ／Ｄ変換入力端子を選択し、試験動作時に前記耐
圧不良試験端子を選択するＡ／Ｄ入力セレクタ回路から
なる選択手段とを設け、前記プログラム記憶手段による
プログラムに基づいて、試験動作時における前記耐圧不
良試験端子の電位信号を前記Ａ／Ｄ変換器によりデジタ
ル値として検出し、前記データ記憶手段に設定されてい
る判定基準値と比較して、その良否を判定するようにし
たので、内蔵されたＡ／Ｄ変換器を利用することによ
り、デバイス単体で入力端子耐圧不良ないしはリーク電
流不良の検出が可能な半導体装置を得ることができる。
【００４３】第４の発明によれば、プログラム記憶手段
を有し、比較電圧入力端子から入力された比較電圧を基
準値と比較する電圧比較器を備えた半導体装置におい
て、耐圧不良試験端子と、前記プログラム記憶手段によ
るプログラムにより作動して、通常動作時に前記比較電
圧入力端子を選択し、試験動作時に前記耐圧不良試験端
子を選択する比較電圧入力セレクタとを設け、前記プロ
グラム記憶手段によるプログラムに基づいて、試験動作
時における前記耐圧不良試験端子の電位信号を前記電圧
比較器により基準値と比較し、その良否を判定するよう
にしたので、内蔵された電圧比較器を利用することによ
り、デバイス単体で入力端子耐圧不良ないしはリーク電
流不良の検出が可能な半導体装置を得ることができる。
を有し、比較電圧入力端子から入力された比較電圧を基
準値と比較する電圧比較器を備えた半導体装置におい
て、耐圧不良試験端子と、前記プログラム記憶手段によ
るプログラムにより作動して、通常動作時に前記比較電
圧入力端子を選択し、試験動作時に前記耐圧不良試験端
子を選択する比較電圧入力セレクタとを設け、前記プロ
グラム記憶手段によるプログラムに基づいて、試験動作
時における前記耐圧不良試験端子の電位信号を前記電圧
比較器により基準値と比較し、その良否を判定するよう
にしたので、内蔵された電圧比較器を利用することによ
り、デバイス単体で入力端子耐圧不良ないしはリーク電
流不良の検出が可能な半導体装置を得ることができる。
【００４４】第５の発明によれば、プログラム記憶手段
と、データ記憶手段とを有し、比較電圧入力端子から入
力された比較電圧を基準値と比較する電圧比較器を備え
た半導体装置において、外部からプルアップされている
耐圧不良試験端子と、前記プログラム記憶手段によるプ
ログラムにより作動して、通常動作時に前記比較電圧入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択する比較電圧入力セレクタ回路からなる選択手段と
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により前記データ記憶手段に設
定された判定基準値に相当する参照電位と比較し、その
良否を判定するようにしたので、内蔵された電圧比較器
を利用することにより、デバイス単体で入力端子耐圧不
良ないしはリーク電流不良の検出が可能な半導体装置を
得ることができる。
と、データ記憶手段とを有し、比較電圧入力端子から入
力された比較電圧を基準値と比較する電圧比較器を備え
た半導体装置において、外部からプルアップされている
耐圧不良試験端子と、前記プログラム記憶手段によるプ
ログラムにより作動して、通常動作時に前記比較電圧入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択する比較電圧入力セレクタ回路からなる選択手段と
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により前記データ記憶手段に設
定された判定基準値に相当する参照電位と比較し、その
良否を判定するようにしたので、内蔵された電圧比較器
を利用することにより、デバイス単体で入力端子耐圧不
良ないしはリーク電流不良の検出が可能な半導体装置を
得ることができる。
【００４５】第６の発明によれば、プログラム記憶手段
と、データ記憶手段とを有し、比較電圧入力端子から入
力された比較電圧を基準値と比較する電圧比較器を備え
た半導体装置において、外部からプルダウンされている
耐圧不良試験端子と、前記プログラム記憶手段によるプ
ログラムにより作動して、通常動作時に前記比較電圧入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択する比較電圧入力セレクタ回路からなる選択手段と
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により前記データ記憶手段に設
定された判定基準値に相当する参照電位と比較し、その
良否を判定するようにしたので、内蔵された電圧比較器
を利用することにより、デバイス単体で入力端子耐圧不
良ないしはリーク電流不良の検出が可能な半導体装置を
得ることができる。
と、データ記憶手段とを有し、比較電圧入力端子から入
力された比較電圧を基準値と比較する電圧比較器を備え
た半導体装置において、外部からプルダウンされている
耐圧不良試験端子と、前記プログラム記憶手段によるプ
ログラムにより作動して、通常動作時に前記比較電圧入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択する比較電圧入力セレクタ回路からなる選択手段と
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により前記データ記憶手段に設
定された判定基準値に相当する参照電位と比較し、その
良否を判定するようにしたので、内蔵された電圧比較器
を利用することにより、デバイス単体で入力端子耐圧不
良ないしはリーク電流不良の検出が可能な半導体装置を
得ることができる。
【００４６】第７の発明によれば、第１の発明における
半導体装置の耐圧不良検出システムにおいて、耐圧不良
試験端子と、前記プログラム記憶手段によるプログラム
により作動して、通常動作時に前記Ａ／Ｄ変換入力端子
を選択し、試験動作時に前記耐圧不良試験端子を選択す
る選択手段とを設け、前記プログラム記憶手段によるプ
ログラムに基づいて、試験動作時における前記耐圧不良
試験端子の電位信号を前記Ａ／Ｄ変換器によりデジタル
値として検出し、その良否を判定するようにしたので、
内蔵されたＡ／Ｄ変換器を利用することにより、デバイ
ス単体で入力端子耐圧不良ないしはリーク電流不良の検
出が可能な耐圧不良自己検出システムを得ることができ
る。
半導体装置の耐圧不良検出システムにおいて、耐圧不良
試験端子と、前記プログラム記憶手段によるプログラム
により作動して、通常動作時に前記Ａ／Ｄ変換入力端子
を選択し、試験動作時に前記耐圧不良試験端子を選択す
る選択手段とを設け、前記プログラム記憶手段によるプ
ログラムに基づいて、試験動作時における前記耐圧不良
試験端子の電位信号を前記Ａ／Ｄ変換器によりデジタル
値として検出し、その良否を判定するようにしたので、
内蔵されたＡ／Ｄ変換器を利用することにより、デバイ
ス単体で入力端子耐圧不良ないしはリーク電流不良の検
出が可能な耐圧不良自己検出システムを得ることができ
る。
【００４７】第８の発明によれば、第２の発明における
半導体装置の耐圧不良検出システムにおいて、外部から
プルアップされている耐圧不良試験端子と、前記プログ
ラム記憶手段によるプログラムにより作動して、通常動
作時に前記Ａ／Ｄ変換入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択するＡ／Ｄ入力セレクタ回
路からなる選択手段とを設け、前記プログラム記憶手段
によるプログラムに基づいて、試験動作時における前記
耐圧不良試験端子の電位信号を前記Ａ／Ｄ変換器により
デジタル値として検出し、前記データ記憶手段に設定さ
れている判定基準値と比較して、その良否を判定するよ
うにしたので、内蔵されたＡ／Ｄ変換器を利用すること
により、デバイス単体で入力端子耐圧不良ないしはリー
ク電流不良の検出が可能な耐圧不良自己検出システムを
得ることができる。
半導体装置の耐圧不良検出システムにおいて、外部から
プルアップされている耐圧不良試験端子と、前記プログ
ラム記憶手段によるプログラムにより作動して、通常動
作時に前記Ａ／Ｄ変換入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択するＡ／Ｄ入力セレクタ回
路からなる選択手段とを設け、前記プログラム記憶手段
によるプログラムに基づいて、試験動作時における前記
耐圧不良試験端子の電位信号を前記Ａ／Ｄ変換器により
デジタル値として検出し、前記データ記憶手段に設定さ
れている判定基準値と比較して、その良否を判定するよ
うにしたので、内蔵されたＡ／Ｄ変換器を利用すること
により、デバイス単体で入力端子耐圧不良ないしはリー
ク電流不良の検出が可能な耐圧不良自己検出システムを
得ることができる。
【００４８】第９の発明によれば、第３の発明における
半導体装置の耐圧不良検出システムにおいて、外部から
プルダウンされている耐圧不良試験端子と、前記プログ
ラム記憶手段によるプログラムにより作動して、通常動
作時に前記Ａ／Ｄ変換入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択するＡ／Ｄ入力セレクタ回
路からなる選択手段とを設け、前記プログラム記憶手段
によるプログラムに基づいて、試験動作時における前記
耐圧不良試験端子の電位信号を前記Ａ／Ｄ変換器により
デジタル値として検出し、前記データ記憶手段に設定さ
れている判定基準値と比較して、その良否を判定するよ
うにしたので、内蔵されたＡ／Ｄ変換器を利用すること
により、デバイス単体で入力端子耐圧不良ないしはリー
ク電流不良の検出が可能な耐圧不良自己検出システムを
得ることができる。
半導体装置の耐圧不良検出システムにおいて、外部から
プルダウンされている耐圧不良試験端子と、前記プログ
ラム記憶手段によるプログラムにより作動して、通常動
作時に前記Ａ／Ｄ変換入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択するＡ／Ｄ入力セレクタ回
路からなる選択手段とを設け、前記プログラム記憶手段
によるプログラムに基づいて、試験動作時における前記
耐圧不良試験端子の電位信号を前記Ａ／Ｄ変換器により
デジタル値として検出し、前記データ記憶手段に設定さ
れている判定基準値と比較して、その良否を判定するよ
うにしたので、内蔵されたＡ／Ｄ変換器を利用すること
により、デバイス単体で入力端子耐圧不良ないしはリー
ク電流不良の検出が可能な耐圧不良自己検出システムを
得ることができる。
【００４９】第１０の発明によれば、第４の発明におけ
る半導体装置の耐圧不良検出システムにおいて、耐圧不
良試験端子と、前記プログラム記憶手段によるプログラ
ムにより作動して、通常動作時に前記比較電圧入力端子
を選択し、試験動作時に前記耐圧不良試験端子を選択す
る比較電圧入力セレクタとを設け、前記プログラム記憶
手段によるプログラムに基づいて、試験動作時における
前記耐圧不良試験端子の電位信号を前記電圧比較器によ
り基準値と比較し、その良否を判定するようにしたの
で、内蔵された電圧比較器を利用することにより、デバ
イス単体で入力端子耐圧不良ないしはリーク電流不良の
検出が可能な耐圧不良自己検出システムを得ることがで
きる。
る半導体装置の耐圧不良検出システムにおいて、耐圧不
良試験端子と、前記プログラム記憶手段によるプログラ
ムにより作動して、通常動作時に前記比較電圧入力端子
を選択し、試験動作時に前記耐圧不良試験端子を選択す
る比較電圧入力セレクタとを設け、前記プログラム記憶
手段によるプログラムに基づいて、試験動作時における
前記耐圧不良試験端子の電位信号を前記電圧比較器によ
り基準値と比較し、その良否を判定するようにしたの
で、内蔵された電圧比較器を利用することにより、デバ
イス単体で入力端子耐圧不良ないしはリーク電流不良の
検出が可能な耐圧不良自己検出システムを得ることがで
きる。
【００５０】第１１の発明によれば、第５の発明におけ
る耐圧不良検出システムにおいて、外部からプルアップ
されている耐圧不良試験端子と、前記プログラム記憶手
段によるプログラムにより作動して、通常動作時に前記
比較電圧入力端子を選択し、試験動作時に前記耐圧不良
試験端子を選択する比較電圧入力セレクタ回路からなる
選択手段とを設け、前記プログラム記憶手段によるプロ
グラムに基づいて、試験動作時における前記耐圧不良試
験端子の電位信号を前記電圧比較器により前記データ記
憶手段に設定された判定基準値に相当する参照電位と比
較し、その良否を判定するようにしたので、内蔵された
電圧比較器を利用することにより、デバイス単体で入力
端子耐圧不良ないしはリーク電流不良の検出が可能な耐
圧不良自己検出システムを得ることができる。
る耐圧不良検出システムにおいて、外部からプルアップ
されている耐圧不良試験端子と、前記プログラム記憶手
段によるプログラムにより作動して、通常動作時に前記
比較電圧入力端子を選択し、試験動作時に前記耐圧不良
試験端子を選択する比較電圧入力セレクタ回路からなる
選択手段とを設け、前記プログラム記憶手段によるプロ
グラムに基づいて、試験動作時における前記耐圧不良試
験端子の電位信号を前記電圧比較器により前記データ記
憶手段に設定された判定基準値に相当する参照電位と比
較し、その良否を判定するようにしたので、内蔵された
電圧比較器を利用することにより、デバイス単体で入力
端子耐圧不良ないしはリーク電流不良の検出が可能な耐
圧不良自己検出システムを得ることができる。
【００５１】第１２の発明によれば、第６の発明におけ
る半導体装置の耐圧不良検出システムにおいて、外部か
らプルダウンされている耐圧不良試験端子と、前記プロ
グラム記憶手段によるプログラムにより作動して、通常
動作時に前記比較電圧入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択する比較電圧入力セレクタ
回路からなる選択手段とを設け、前記プログラム記憶手
段によるプログラムに基づいて、試験動作時における前
記耐圧不良試験端子の電位信号を前記電圧比較器により
前記データ記憶手段に設定された判定基準値に相当する
参照電位と比較し、その良否を判定するようにしたの
で、内蔵された電圧比較器を利用することにより、デバ
イス単体で入力端子耐圧不良ないしはリーク電流不良の
検出が可能な耐圧不良自己検出システムを得ることがで
きる。
る半導体装置の耐圧不良検出システムにおいて、外部か
らプルダウンされている耐圧不良試験端子と、前記プロ
グラム記憶手段によるプログラムにより作動して、通常
動作時に前記比較電圧入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択する比較電圧入力セレクタ
回路からなる選択手段とを設け、前記プログラム記憶手
段によるプログラムに基づいて、試験動作時における前
記耐圧不良試験端子の電位信号を前記電圧比較器により
前記データ記憶手段に設定された判定基準値に相当する
参照電位と比較し、その良否を判定するようにしたの
で、内蔵された電圧比較器を利用することにより、デバ
イス単体で入力端子耐圧不良ないしはリーク電流不良の
検出が可能な耐圧不良自己検出システムを得ることがで
きる。
【図１】 一般的なＭＯＳ半導体デバイスにおいて発生
し得る入力端子の耐圧不良の例を示す接続図。
し得る入力端子の耐圧不良の例を示す接続図。
【図２】 この発明による実施の形態１におけるシステ
ム構成を示すブロック図。
ム構成を示すブロック図。
【図３】 この発明による実施の形態１における耐圧不
良検出ステップを示すフローチャート図。
良検出ステップを示すフローチャート図。
【図４】 この発明による実施の形態２におけるシステ
ム構成を示すブロック図。
ム構成を示すブロック図。
【図５】 この発明による実施の形態２における耐圧不
良検出ステップを示すフローチャート図。
良検出ステップを示すフローチャート図。
２１ 半導体デバイス、２２ Ａ／Ｄ変換器入力セレク
タ、２３ Ａ／Ｄ変換器、２４ 中央処理装置、２５
プログラムメモリ、２６ データメモリ、２７外付けプ
ルアップ入力回路、２８ 外付けプルダウン入力回路、
２ａ 耐圧不良試験端子（入力端子）、２ｂ Ａ／Ｄ変
換入力端子、２ｃ Ａ／Ｄ入力セレクタ制御信号、２ｄ
アナログ入力信号、２ｅ Ａ／Ｄ変換制御信号、２ｆ
Ａ／Ｄ変換結果データ、２ｇ アドレス信号、２ｈ
データ信号、２ｉ アドレス信号、２ｊ データ信号、
４１ 半導体デバイス、４２ 電圧比較器入力セレク
タ、４３ 電圧比較器、４４ 中央処理装置、４５ プ
ログラムメモリ、４６ データメモリ、４７ 外付けプ
ルアップ入力回路、４８ 外付けプルダウン入力回路、
４９ 比較参照電圧発生器、４ａ 耐圧不良試験端子
（入力端子）、４ｂ電圧比較器入力端子、４ｃ 電圧比
較器入力セレクタ制御信号、４ｄ 電圧比較器入力信
号、４ｅ 電圧比較器変換制御信号、４ｆ 電圧比較結
果信号、４ｇアドレス信号、４ｈ データ信号、４ｉ
アドレス信号、４ｊ データ信号、４ｋ 比較参照電
圧。
タ、２３ Ａ／Ｄ変換器、２４ 中央処理装置、２５
プログラムメモリ、２６ データメモリ、２７外付けプ
ルアップ入力回路、２８ 外付けプルダウン入力回路、
２ａ 耐圧不良試験端子（入力端子）、２ｂ Ａ／Ｄ変
換入力端子、２ｃ Ａ／Ｄ入力セレクタ制御信号、２ｄ
アナログ入力信号、２ｅ Ａ／Ｄ変換制御信号、２ｆ
Ａ／Ｄ変換結果データ、２ｇ アドレス信号、２ｈ
データ信号、２ｉ アドレス信号、２ｊ データ信号、
４１ 半導体デバイス、４２ 電圧比較器入力セレク
タ、４３ 電圧比較器、４４ 中央処理装置、４５ プ
ログラムメモリ、４６ データメモリ、４７ 外付けプ
ルアップ入力回路、４８ 外付けプルダウン入力回路、
４９ 比較参照電圧発生器、４ａ 耐圧不良試験端子
（入力端子）、４ｂ電圧比較器入力端子、４ｃ 電圧比
較器入力セレクタ制御信号、４ｄ 電圧比較器入力信
号、４ｅ 電圧比較器変換制御信号、４ｆ 電圧比較結
果信号、４ｇアドレス信号、４ｈ データ信号、４ｉ
アドレス信号、４ｊ データ信号、４ｋ 比較参照電
圧。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AB11 AD01 AH07 AK11 AK14 AK19 AL00
Claims (12)
- 【請求項１】 プログラム記憶手段を有し、Ａ／Ｄ変換
入力端子から入力されたアナログ信号をデジタル信号に
変換するＡ／Ｄ変換器を備えた半導体装置において、耐
圧不良試験端子と、前記プログラム記憶手段によるプロ
グラムにより作動して、通常動作時に前記Ａ／Ｄ変換入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択する選択手段とを設け、前記プログラム記憶手段に
よるプログラムに基づいて、試験動作時における前記耐
圧不良試験端子の電位信号を前記Ａ／Ｄ変換器によりデ
ジタル値として検出し、その良否を判定することを特徴
とする半導体装置。 - 【請求項２】 プログラム記憶手段と、データ記憶手段
とを有し、Ａ／Ｄ変換入力端子から入力されたアナログ
信号をデジタル信号に変換するＡ／Ｄ変換器を備えた半
導体装置において、外部からプルアップされている耐圧
不良試験端子と、前記プログラム記憶手段によるプログ
ラムにより作動して、通常動作時に前記Ａ／Ｄ変換入力
端子を選択し、試験動作時に前記耐圧不良試験端子を選
択するＡ／Ｄ入力セレクタ回路からなる選択手段とを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記Ａ／Ｄ変換器によりデジタル値として検出し、
前記データ記憶手段に設定されている判定基準値と比較
して、その良否を判定することを特徴とする半導体装
置。 - 【請求項３】 プログラム記憶手段と、データ記憶手段
とを有し、Ａ／Ｄ変換入力端子から入力されたアナログ
信号をデジタル信号に変換するＡ／Ｄ変換器を備えた半
導体装置において、外部からプルダウンされている耐圧
不良試験端子と、前記プログラム記憶手段によるプログ
ラムにより作動して、通常動作時に前記Ａ／Ｄ変換入力
端子を選択し、試験動作時に前記耐圧不良試験端子を選
択するＡ／Ｄ入力セレクタ回路からなる選択手段とを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記Ａ／Ｄ変換器によりデジタル値として検出し、
前記データ記憶手段に設定されている判定基準値と比較
して、その良否を判定することを特徴とする半導体装
置。 - 【請求項４】 プログラム記憶手段を有し、比較電圧入
力端子から入力された比較電圧を基準値と比較する電圧
比較器を備えた半導体装置において、耐圧不良試験端子
と、前記プログラム記憶手段によるプログラムにより作
動して、通常動作時に前記比較電圧入力端子を選択し、
試験動作時に前記耐圧不良試験端子を選択する比較電圧
入力セレクタとを設け、前記プログラム記憶手段による
プログラムに基づいて、試験動作時における前記耐圧不
良試験端子の電位信号を前記電圧比較器により基準値と
比較し、その良否を判定することを特徴とする半導体装
置。 - 【請求項５】 プログラム記憶手段と、データ記憶手段
とを有し、比較電圧入力端子から入力された比較電圧を
基準値と比較する電圧比較器を備えた半導体装置におい
て、外部からプルアップされている耐圧不良試験端子
と、前記プログラム記憶手段によるプログラムにより作
動して、通常動作時に前記比較電圧入力端子を選択し、
試験動作時に前記耐圧不良試験端子を選択する比較電圧
入力セレクタ回路からなる選択手段とを設け、前記プロ
グラム記憶手段によるプログラムに基づいて、試験動作
時における前記耐圧不良試験端子の電位信号を前記電圧
比較器により前記データ記憶手段に設定された判定基準
値に相当する参照電位と比較し、その良否を判定するこ
とを特徴とする半導体装置。 - 【請求項６】 プログラム記憶手段と、データ記憶手段
とを有し、比較電圧入力端子から入力された比較電圧を
基準値と比較する電圧比較器を備えた半導体装置におい
て、外部からプルダウンされている耐圧不良試験端子
と、前記プログラム記憶手段によるプログラムにより作
動して、通常動作時に前記比較電圧入力端子を選択し、
試験動作時に前記耐圧不良試験端子を選択する比較電圧
入力セレクタ回路からなる選択手段とを設け、前記プロ
グラム記憶手段によるプログラムに基づいて、試験動作
時における前記耐圧不良試験端子の電位信号を前記電圧
比較器により前記データ記憶手段に設定された判定基準
値に相当する参照電位と比較し、その良否を判定するこ
とを特徴とする半導体装置。 - 【請求項７】 請求項１記載の半導体装置の耐圧不良検
出システムにおいて、耐圧不良試験端子と、前記プログ
ラム記憶手段によるプログラムにより作動して、通常動
作時に前記Ａ／Ｄ変換入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択する選択手段とを設け、前
記プログラム記憶手段によるプログラムに基づいて、試
験動作時における前記耐圧不良試験端子の電位信号を前
記Ａ／Ｄ変換器によりデジタル値として検出し、その良
否を判定することを特徴とする耐圧不良自己検出システ
ム。 - 【請求項８】 請求項２記載の半導体装置の耐圧不良検
出システムにおいて、外部からプルアップされている耐
圧不良試験端子と、前記プログラム記憶手段によるプロ
グラムにより作動して、通常動作時に前記Ａ／Ｄ変換入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択するＡ／Ｄ入力セレクタ回路からなる選択手段とを
設け、前記プログラム記憶手段によるプログラムに基づ
いて、試験動作時における前記耐圧不良試験端子の電位
信号を前記Ａ／Ｄ変換器によりデジタル値として検出
し、前記データ記憶手段に設定されている判定基準値と
比較して、その良否を判定することを特徴とする耐圧不
良自己検出システム。 - 【請求項９】 請求項３記載の半導体装置の耐圧不良検
出システムにおいて、外部からプルダウンされている耐
圧不良試験端子と、前記プログラム記憶手段によるプロ
グラムにより作動して、通常動作時に前記Ａ／Ｄ変換入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択するＡ／Ｄ入力セレクタ回路からなる選択手段とを
設け、前記プログラム記憶手段によるプログラムに基づ
いて、試験動作時における前記耐圧不良試験端子の電位
信号を前記Ａ／Ｄ変換器によりデジタル値として検出
し、前記データ記憶手段に設定されている判定基準値と
比較して、その良否を判定することを特徴とする耐圧不
良自己検出システム。 - 【請求項１０】 請求項４記載の半導体装置の耐圧不良
検出システムにおいて、耐圧不良試験端子と、前記プロ
グラム記憶手段によるプログラムにより作動して、通常
動作時に前記比較電圧入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択する比較電圧入力セレクタ
とを設け、前記プログラム記憶手段によるプログラムに
基づいて、試験動作時における前記耐圧不良試験端子の
電位信号を前記電圧比較器により基準値と比較し、その
良否を判定することを特徴とする耐圧不良自己検出シス
テム。 - 【請求項１１】 請求項５記載の半導体装置の耐圧不良
検出システムにおいて、外部からプルアップされている
耐圧不良試験端子と、前記プログラム記憶手段によるプ
ログラムにより作動して、通常動作時に前記比較電圧入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択する比較電圧入力セレクタ回路からなる選択手段と
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により前記データ記憶手段に設
定された判定基準値に相当する参照電位と比較し、その
良否を判定することを特徴とする耐圧不良自己検出シス
テム。 - 【請求項１２】 請求項６記載の半導体装置の耐圧不良
検出システムにおいて、外部からプルダウンされている
耐圧不良試験端子と、前記プログラム記憶手段によるプ
ログラムにより作動して、通常動作時に前記比較電圧入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択する比較電圧入力セレクタ回路からなる選択手段と
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により前記データ記憶手段に設
定された判定基準値に相当する参照電位と比較し、その
良否を判定することを特徴とする耐圧不良自己検出シス
テム。
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|---|---|---|---|
| JP2000039227A JP2001228219A (ja) | 2000-02-17 | 2000-02-17 | 半導体装置およびその耐圧不良自己検出システム |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000039227A JP2001228219A (ja) | 2000-02-17 | 2000-02-17 | 半導体装置およびその耐圧不良自己検出システム |
Publications (1)
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|---|---|
| JP2001228219A true JP2001228219A (ja) | 2001-08-24 |
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ID=18562827
Family Applications (1)
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|---|---|---|---|
| JP2000039227A Pending JP2001228219A (ja) | 2000-02-17 | 2000-02-17 | 半導体装置およびその耐圧不良自己検出システム |
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