JPS60212894A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
- Publication number
- JPS60212894A JPS60212894A JP59067708A JP6770884A JPS60212894A JP S60212894 A JPS60212894 A JP S60212894A JP 59067708 A JP59067708 A JP 59067708A JP 6770884 A JP6770884 A JP 6770884A JP S60212894 A JPS60212894 A JP S60212894A
- Authority
- JP
- Japan
- Prior art keywords
- precharge
- signal
- power supply
- circuit
- data lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ダイナミック型ＲＡＭ （、ランダム・ア
クセス・メモリ）に関するもので、例えば、一対の相補
データ線を短絡することによってデータ線のプリチャー
ジを行う形式のダイナミック型ＲＡＭに利用して有効な
技術に関するものである。
クセス・メモリ）に関するもので、例えば、一対の相補
データ線を短絡することによってデータ線のプリチャー
ジを行う形式のダイナミック型ＲＡＭに利用して有効な
技術に関するものである。
アドレス選択用ＭＯ３ＦＥＴ （絶縁ゲート型電界効果
トランジスタ）と情報記憶キャパシタとで構成された１
ＭＯ３型メモリセルを用いたダイナミック型ＲＡＭにお
いては、電源電圧レベルにデータ線をプリチャージする
形式と、一対の相補データ線を単に短絡することによっ
て、は＼′１／２の電源電圧レベルにこれらの相補デー
タ線をプリチャージする形式のものとが提案されている
（前者は、例えば特開昭５７−８２２８２号公報参照。
トランジスタ）と情報記憶キャパシタとで構成された１
ＭＯ３型メモリセルを用いたダイナミック型ＲＡＭにお
いては、電源電圧レベルにデータ線をプリチャージする
形式と、一対の相補データ線を単に短絡することによっ
て、は＼′１／２の電源電圧レベルにこれらの相補デー
タ線をプリチャージする形式のものとが提案されている
（前者は、例えば特開昭５７−８２２８２号公報参照。
後者は、例えば本願出願人によって、先に提案された特
願昭５７−１６４８３１号参照。）。
願昭５７−１６４８３１号参照。）。
後者の１／２プリチヤ一ジ方式にあっては、データ線プ
リチャージ電流を少なくできる等の利点を有する。しか
しながら、上記１／２プリチヤ一ジ方式にあっては、次
のような問題の有することが本願発明者の研究によって
明らかにされた。
リチャージ電流を少なくできる等の利点を有する。しか
しながら、上記１／２プリチヤ一ジ方式にあっては、次
のような問題の有することが本願発明者の研究によって
明らかにされた。
すなわち、第１図に示した波形図のように、プリチャー
ジ動作は、フローティング状態とされた一対の相補デー
タ線における電源電圧ＶｃｃのようなハイレベルＨと、
回路の接地電位ＶｓｓのようなロウレベルＬとを短絡す
ることによって生じる電荷分散動作を利用してはＶＶｃ
ｃ／２のプリチャージレベルを得るものである。したが
って、上記プリチャージ開始からワード線の選択動作が
行われる間で電源電圧Ｖｃｃが同図に破線で示すような
電圧Ｖｃｃ’低下するという、いわゆる電源バンプが生
じると、ワード線の選択信号φＸのレベルが上記低下し
た［１１３１１１圧Ｖｃｃ”のレベルしか上昇しない。
ジ動作は、フローティング状態とされた一対の相補デー
タ線における電源電圧ＶｃｃのようなハイレベルＨと、
回路の接地電位ＶｓｓのようなロウレベルＬとを短絡す
ることによって生じる電荷分散動作を利用してはＶＶｃ
ｃ／２のプリチャージレベルを得るものである。したが
って、上記プリチャージ開始からワード線の選択動作が
行われる間で電源電圧Ｖｃｃが同図に破線で示すような
電圧Ｖｃｃ’低下するという、いわゆる電源バンプが生
じると、ワード線の選択信号φＸのレベルが上記低下し
た［１１３１１１圧Ｖｃｃ”のレベルしか上昇しない。
これにより、第２図に示したメモリセルのように、上記
プリチャージ電圧Ｖｃｃ／２がソースに供給され、上記
低下した電源電圧Ｖｃｃ’ に基づいて形成されたワー
ド線Ｗの選択信号φＸがゲートに供給されるアドレス信
号選択用のＭＯ３ＦＥＴＱｍの動作電圧（ゲートソース
間電圧）が小さくなるため、情報記憶キャパシタＣ３が
らデータ線りへの記憶電荷の読み出しが不足ないし不能
になって誤動作が生じてしまう。
プリチャージ電圧Ｖｃｃ／２がソースに供給され、上記
低下した電源電圧Ｖｃｃ’ に基づいて形成されたワー
ド線Ｗの選択信号φＸがゲートに供給されるアドレス信
号選択用のＭＯ３ＦＥＴＱｍの動作電圧（ゲートソース
間電圧）が小さくなるため、情報記憶キャパシタＣ３が
らデータ線りへの記憶電荷の読み出しが不足ないし不能
になって誤動作が生じてしまう。
この発明の目的は、電源バンブに対する動作マージンの
向上を図ったグイナミソク型ＲＡＭを提供することにあ
る。
向上を図ったグイナミソク型ＲＡＭを提供することにあ
る。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、一対の相補データ線を短絡するとともに、電
源電圧を分圧して形成されたは一゛１／２の電源電圧を
形成しておいて、上記相補データ線に供給することによ
って、電源電圧の変動に応じたプリチャージレベルに設
定するものである。
源電圧を分圧して形成されたは一゛１／２の電源電圧を
形成しておいて、上記相補データ線に供給することによ
って、電源電圧の変動に応じたプリチャージレベルに設
定するものである。
第２図には、この発明に係る半導体記憶装置の一実施例
の回路図が示されている。同図の各回路素子は、公知の
０ＭＯ３（相補型ＭＯ３）集積回路の製造技術によって
、特に制限されないが、単結晶シリコンのような半導体
基板上において形成される。以下の説明において、特に
説明しない場合、ＭＯＳＦＥＴ（絶縁ゲート型電界効果
トランジスタ）はＮチャンネル型のものである。
の回路図が示されている。同図の各回路素子は、公知の
０ＭＯ３（相補型ＭＯ３）集積回路の製造技術によって
、特に制限されないが、単結晶シリコンのような半導体
基板上において形成される。以下の説明において、特に
説明しない場合、ＭＯＳＦＥＴ（絶縁ゲート型電界効果
トランジスタ）はＮチャンネル型のものである。
メモリアレイＭ−ＡＲＹは、その一対の行が代表として
示されており、一対の平行に配置された相補データ線り
、Ｄに、アドレス選択用ＭＯ３ＦＥＴＱ１５ないしＱ１
８と情報記憶用ＭＯ３容量とで構成された複数のメモリ
セルのそれぞれの入出力ノードが同図に示すように所定
の規則性をもって配分されて結合されている。
示されており、一対の平行に配置された相補データ線り
、Ｄに、アドレス選択用ＭＯ３ＦＥＴＱ１５ないしＱ１
８と情報記憶用ＭＯ３容量とで構成された複数のメモリ
セルのそれぞれの入出力ノードが同図に示すように所定
の規則性をもって配分されて結合されている。
プリチャージ回路ＰＣＩは、代表として示されている相
補データ線り、Ｄに設けられた回路のように、相補デー
タ線り、Ｄ間を短絡するスイッチＭＯ３ＦＥＴＱＩ ４
と、直列形態とされた抵抗Ｒ１、Ｒ２によって形成され
た約Ｖｃｃ／２の電圧を上記一対の相補データ線り、Ｄ
に供給する一対の伝送ゲートＭＯ３ＦＥＴＱ４５．Ｑ４
６とにより構成される。上記各ＭＯ３ＦＥＴＱＩ ４．
Ｑ４５及びＱ４６のゲートには、共通にプリチャージ信
号φｐ鵠が供給される。図示しない他の相補データ線に
対しても同様な回路が設けられる。特に制限されないが
、この実施例では、上記抵抗Ｒ１゜Ｒ２によって形成さ
れた分圧電圧Ｖｃｃ／２は、他の回路に対しても共通に
供給される。また、その電流消費を少なくするため、上
記抵抗Ｒ１〜Ｒ２の抵抗値は、その合成抵抗値が約５０
０にΩになるような高抵抗値にされる。
補データ線り、Ｄに設けられた回路のように、相補デー
タ線り、Ｄ間を短絡するスイッチＭＯ３ＦＥＴＱＩ ４
と、直列形態とされた抵抗Ｒ１、Ｒ２によって形成され
た約Ｖｃｃ／２の電圧を上記一対の相補データ線り、Ｄ
に供給する一対の伝送ゲートＭＯ３ＦＥＴＱ４５．Ｑ４
６とにより構成される。上記各ＭＯ３ＦＥＴＱＩ ４．
Ｑ４５及びＱ４６のゲートには、共通にプリチャージ信
号φｐ鵠が供給される。図示しない他の相補データ線に
対しても同様な回路が設けられる。特に制限されないが
、この実施例では、上記抵抗Ｒ１゜Ｒ２によって形成さ
れた分圧電圧Ｖｃｃ／２は、他の回路に対しても共通に
供給される。また、その電流消費を少なくするため、上
記抵抗Ｒ１〜Ｒ２の抵抗値は、その合成抵抗値が約５０
０にΩになるような高抵抗値にされる。
センスアンプＳＡは、代表として示されたｐチャ７ネル
ＭＯ３ＦＥＴＱ１．Ｑ９と、ｎチャンネルＭＯ３ＦＥＴ
Ｑ６．Ｑ８とからなる０ＭＯ３うンチ回路で構成され、
その一対の入出力ノードが上記相補データ線り、 Ｄに
結合されている。また、上記ランチ回路には、特に制限
されないが、並列形態のＰチャンネルＭＯ３ＦＥＴＱＩ
２．Ｑｌ ３を通して電源電圧Ｖｃｃが供給され、並
列形態のＮチャンネルＭＯ３ＦＥＴＱＩ Ｏ，Ｑｌ １
を通して回路の接地電圧Ｖｓｓが供給される。これらの
パワースイッチＭＯ３ＦＥＴＱＩ Ｏ，Ｑｌ １及びＭ
Ｏ３ＦＥＴＱ１２．Ｑｌ３は、特に制限されないが他の
同様な行に設けられたセンスアンプＳＡに対して共通に
用いられる。
ＭＯ３ＦＥＴＱ１．Ｑ９と、ｎチャンネルＭＯ３ＦＥＴ
Ｑ６．Ｑ８とからなる０ＭＯ３うンチ回路で構成され、
その一対の入出力ノードが上記相補データ線り、 Ｄに
結合されている。また、上記ランチ回路には、特に制限
されないが、並列形態のＰチャンネルＭＯ３ＦＥＴＱＩ
２．Ｑｌ ３を通して電源電圧Ｖｃｃが供給され、並
列形態のＮチャンネルＭＯ３ＦＥＴＱＩ Ｏ，Ｑｌ １
を通して回路の接地電圧Ｖｓｓが供給される。これらの
パワースイッチＭＯ３ＦＥＴＱＩ Ｏ，Ｑｌ １及びＭ
Ｏ３ＦＥＴＱ１２．Ｑｌ３は、特に制限されないが他の
同様な行に設けられたセンスアンプＳＡに対して共通に
用いられる。
上記ＭＯ３ＦＥＴＱＩ Ｏ，Ｑｌ ２のゲートには、セ
ンスアンプＳＡを活性化させる相補タイミング信号φｐ
ａｉｎ φｐａｌが供給され、ＭＯ３ＦＥＴＱ１１、Ｑ
ｌ３のゲートには、上記タイミング信号φｐａｌ 、φ
ｐａｌより遅れた、相補タイミング信号φｐａ２ 、φ
ｐａ２が供給される。この理由は、メモリセルからの微
小読み出し電圧でセンスアンプＳＡを動作させたとき、
データ線のレベル落ち込みを比較的小さなコンダクタン
ス特性に設定されたＭＯ３ＦＥＴＱＩ Ｏ，Ｑｌ ２に
より電流制限を行うことにより防止する。そして、上記
センスアンプＳＡでの増幅動作によって相補データ線の
電位の差を大きくした後、比較的大きなコンダクタンス
特性に設定されたＭＯ３ＦＥＴＱＩ １．Ｑｌ ３をオ
ン状態にして、その増幅動作を速くする。このように２
段階に分けて、センスアンプＳＡの増幅動作を行わせる
ことによって、相補データ線のハイレベル側の落ち込み
を防止しつつ、高速読み出しを行うことができる。
ンスアンプＳＡを活性化させる相補タイミング信号φｐ
ａｉｎ φｐａｌが供給され、ＭＯ３ＦＥＴＱ１１、Ｑ
ｌ３のゲートには、上記タイミング信号φｐａｌ 、φ
ｐａｌより遅れた、相補タイミング信号φｐａ２ 、φ
ｐａ２が供給される。この理由は、メモリセルからの微
小読み出し電圧でセンスアンプＳＡを動作させたとき、
データ線のレベル落ち込みを比較的小さなコンダクタン
ス特性に設定されたＭＯ３ＦＥＴＱＩ Ｏ，Ｑｌ ２に
より電流制限を行うことにより防止する。そして、上記
センスアンプＳＡでの増幅動作によって相補データ線の
電位の差を大きくした後、比較的大きなコンダクタンス
特性に設定されたＭＯ３ＦＥＴＱＩ １．Ｑｌ ３をオ
ン状態にして、その増幅動作を速くする。このように２
段階に分けて、センスアンプＳＡの増幅動作を行わせる
ことによって、相補データ線のハイレベル側の落ち込み
を防止しつつ、高速読み出しを行うことができる。
ロウデコーダＲ−ＤＣＲは、２分割されたロウデコーダ
Ｒ−ＤＣＲＩ、Ｒ−ＤＣＲ２によって構成される。同図
には、第２のロウデコーダＲ−ＤＣＲ２の１回路分（ワ
ード線４本分）が代表として示されており、例えば、ア
ドレス信号ａ２〜ａ６を受けるＮチャンネルＭＯ３ＦＥ
ＴＱ３２〜Ｑ３６及びＰチャンネルＭＯ３ＦＥＴＱ３７
〜Ｑ４１で構成されたＣＭＯ３回路によるＮＡＮＤ （
ナンド）回路で上記４本分のワード線選択信号が形成さ
れる。このＮＡＮＤ回路の出力は、ＣＭＯＳインバータ
ＩＶＩで反転され、カットＭＯ３ＦＥＴＱ２８〜Ｑ３１
を通して、スイッチ回路としての伝送ゲー）ＭＯ３ＦＥ
ＴＱ２４〜Ｑ２７のゲートに伝えられる。
Ｒ−ＤＣＲＩ、Ｒ−ＤＣＲ２によって構成される。同図
には、第２のロウデコーダＲ−ＤＣＲ２の１回路分（ワ
ード線４本分）が代表として示されており、例えば、ア
ドレス信号ａ２〜ａ６を受けるＮチャンネルＭＯ３ＦＥ
ＴＱ３２〜Ｑ３６及びＰチャンネルＭＯ３ＦＥＴＱ３７
〜Ｑ４１で構成されたＣＭＯ３回路によるＮＡＮＤ （
ナンド）回路で上記４本分のワード線選択信号が形成さ
れる。このＮＡＮＤ回路の出力は、ＣＭＯＳインバータ
ＩＶＩで反転され、カットＭＯ３ＦＥＴＱ２８〜Ｑ３１
を通して、スイッチ回路としての伝送ゲー）ＭＯ３ＦＥ
ＴＱ２４〜Ｑ２７のゲートに伝えられる。
また、図示しない第１のロウデコーダＲ−ＤＣＲ１は、
２ビツトの相補アドレス信号ａＱ、ａＱ及びａｌ、ａｌ
（図示せず）で形成されたデコード信号によって選択さ
れる上記同様な伝送ゲートＭＯ３ＦＥＴとカットＭＯ３
ＦＥＴとからなるスイッチ回路を通してワード線選択タ
イミング信号φＸから４ｉ［Ｂりのワード線選択タイミ
ング信号φｘｏＯないしφｘｌｌを形成する。これらの
ワード線選択タイミング信号φｘｏＯ〜φｘｌｌは、上
記伝送ゲート上記ＭＯＳＦＥＴＱ２４〜Ｑ２７を介して
各ワード線に伝えられる。上記ロウデコーダＲ−ＤＣＲ
１とＲ−ＤＣＲ２のようにロウデコーダを２分割するこ
とによって、ロウ５’コータＲ−ＤＣＲ２のピッチ（間
隔）とワード線のピッチ六を合わせることができるので
、半導体基板上において無駄な空間が生じることなく回
路素子を配置することができる。
２ビツトの相補アドレス信号ａＱ、ａＱ及びａｌ、ａｌ
（図示せず）で形成されたデコード信号によって選択さ
れる上記同様な伝送ゲートＭＯ３ＦＥＴとカットＭＯ３
ＦＥＴとからなるスイッチ回路を通してワード線選択タ
イミング信号φＸから４ｉ［Ｂりのワード線選択タイミ
ング信号φｘｏＯないしφｘｌｌを形成する。これらの
ワード線選択タイミング信号φｘｏＯ〜φｘｌｌは、上
記伝送ゲート上記ＭＯＳＦＥＴＱ２４〜Ｑ２７を介して
各ワード線に伝えられる。上記ロウデコーダＲ−ＤＣＲ
１とＲ−ＤＣＲ２のようにロウデコーダを２分割するこ
とによって、ロウ５’コータＲ−ＤＣＲ２のピッチ（間
隔）とワード線のピッチ六を合わせることができるので
、半導体基板上において無駄な空間が生じることなく回
路素子を配置することができる。
なお、各ワード線と接地電位との間には、ＭＯ３ＦＥＴ
Ｑ２０〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ
回路の出力が印加されることによって、非選択時のワー
ド線を接地電位に固定させるものである。また、上記ワ
ード線には、リセット用のＭＯ３ＦＥＴＱＩないしＱ４
が設けられており、リセットパルスφ囲を受けてこれら
のＭＯ３ＦＥＴＱＩ〜Ｑ４がオン状態となることによっ
て、選択されたワード線が接地レベルにリセットされる
。
Ｑ２０〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ
回路の出力が印加されることによって、非選択時のワー
ド線を接地電位に固定させるものである。また、上記ワ
ード線には、リセット用のＭＯ３ＦＥＴＱＩないしＱ４
が設けられており、リセットパルスφ囲を受けてこれら
のＭＯ３ＦＥＴＱＩ〜Ｑ４がオン状態となることによっ
て、選択されたワード線が接地レベルにリセットされる
。
カラムスイッチＣ−５Ｗは、代表として示されているＭ
Ｏ３ＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させる
。これらのＭＯ３ＦＥＴＱ４２、Ｑ４３のゲートには、
カラムデコーダＣ−ＤＣＲからの選択信号が供給される
。
Ｏ３ＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させる
。これらのＭＯ３ＦＥＴＱ４２、Ｑ４３のゲートには、
カラムデコーダＣ−ＤＣＲからの選択信号が供給される
。
上記共通相補データ線ＣＤ、ＣＤ間には、上記共通相補
データ線ＣＤ、ＣＤ間を短絡するＭＯ５ＦＥＴＱ４４に
よって構成されたプリチャージ回路ＰＣ２が設けられる
。共通相補データ線ＣＤ。
データ線ＣＤ、ＣＤ間を短絡するＭＯ５ＦＥＴＱ４４に
よって構成されたプリチャージ回路ＰＣ２が設けられる
。共通相補データ線ＣＤ。
面には、上記センスアンプＳＡによって増幅された信号
が伝えられるので、その信号振幅が大きいことより、上
記プリチャージ回路ＰＣＩのような電源バンブ用のＭＯ
ＳＦＥＴないし分圧回路は省略されている。
が伝えられるので、その信号振幅が大きいことより、上
記プリチャージ回路ＰＣＩのような電源バンブ用のＭＯ
ＳＦＥＴないし分圧回路は省略されている。
この共通相補データ線ＣＤ、ＣＤには、上記センスアン
プＳＡと同様な回路構成のメインアンプＭＡの一対の入
出力ノードが結合されている。
プＳＡと同様な回路構成のメインアンプＭＡの一対の入
出力ノードが結合されている。
そして、メインアンプＭＡの出力端子は、データ出力バ
ッファＤＯＢの入力端子に接続される。
ッファＤＯＢの入力端子に接続される。
このデータ出力バッファＤＯＢは、読み出し動作の時に
形成されるタイミング信号φｒ−を受けて動作状態にさ
れ、その出力信号を外部端子Ｉ１０から送出する。また
、この外部端子Ｉ１０から供給された書込み信号は、書
込み動作の時に形成されるタイミング信号φｒｗを受け
て動作状態とされ、相補書込み信号を形成して上記共通
データ線ＣＤ。
形成されるタイミング信号φｒ−を受けて動作状態にさ
れ、その出力信号を外部端子Ｉ１０から送出する。また
、この外部端子Ｉ１０から供給された書込み信号は、書
込み動作の時に形成されるタイミング信号φｒｗを受け
て動作状態とされ、相補書込み信号を形成して上記共通
データ線ＣＤ。
ＣＤに伝える。
自動リフレッシユ回路ＲＥＦは、特に制限されないが、
リフレッシュアドレス信号を形成するアドレスカウンタ
と、タイマー回路とを含んでいる。
リフレッシュアドレス信号を形成するアドレスカウンタ
と、タイマー回路とを含んでいる。
このタイマー回路は、外部端子からのリフレッシュ制御
信号ＲＥＳＨをロウレベルにすることにより起動される
。すなわち、チップ選択信号Ｃ８がハイレベルのときに
リフレッシュ制御信号ＲＥｓＨをロウレベルにすると、
マルチプレクサＭＰＸの切り替え信号φｒｅｆを出力し
て、マルチプレクサＭＰＸを上記アドレスカウンタ側に
切り替えて、このアドレスカウンタで形成された相補ア
ドレス信号１０〜１８ （ここで、外部から供給される
アドレス信号に対して同相のアドレス信号ａＱと逆相の
アドレス信号ａＱとを合わせて相補アドレス信号主０の
ように表す。このことは、他の相補アドレス信号につい
ても同様である。）をアドレスデコーダＲ−ＤＣＨに伝
えて一本のワード線選択動作によるリフレッシュ動作（
オートリフレッシュ）を行う。このリフレッシュ制御信
号ＲＥＳＨの入力毎にアドレスカウンタの歩進動作が行
われるので、ワード線数だけ上記動作を繰り返すことに
より、全メモリセルをリフレッシュさせることができる
。また、上記リフレッシュ制御信号ＲＥＳＨをロウレベ
ルにしつづけると、タイマー回路が作動して、一定時間
毎にパルスを発生するので、アドレスカウンタが歩進さ
せられて、この間連続的なリフレッシュ動作をおこなう
。
信号ＲＥＳＨをロウレベルにすることにより起動される
。すなわち、チップ選択信号Ｃ８がハイレベルのときに
リフレッシュ制御信号ＲＥｓＨをロウレベルにすると、
マルチプレクサＭＰＸの切り替え信号φｒｅｆを出力し
て、マルチプレクサＭＰＸを上記アドレスカウンタ側に
切り替えて、このアドレスカウンタで形成された相補ア
ドレス信号１０〜１８ （ここで、外部から供給される
アドレス信号に対して同相のアドレス信号ａＱと逆相の
アドレス信号ａＱとを合わせて相補アドレス信号主０の
ように表す。このことは、他の相補アドレス信号につい
ても同様である。）をアドレスデコーダＲ−ＤＣＨに伝
えて一本のワード線選択動作によるリフレッシュ動作（
オートリフレッシュ）を行う。このリフレッシュ制御信
号ＲＥＳＨの入力毎にアドレスカウンタの歩進動作が行
われるので、ワード線数だけ上記動作を繰り返すことに
より、全メモリセルをリフレッシュさせることができる
。また、上記リフレッシュ制御信号ＲＥＳＨをロウレベ
ルにしつづけると、タイマー回路が作動して、一定時間
毎にパルスを発生するので、アドレスカウンタが歩進さ
せられて、この間連続的なリフレッシュ動作をおこなう
。
次に、この実施例回路の動作を簡単に説明する。
チップ選択信号Ｃ３がロウレベルになると、図示しない
アドレスバッファ回路が動作状態になり外部端子からの
アドレス信号を受けて、相補アドレス信号を形成する。
アドレスバッファ回路が動作状態になり外部端子からの
アドレス信号を受けて、相補アドレス信号を形成する。
このアドレスバッファ回路から供給されたアドレス信号
ａｉの変化をアドレス信号変化検出回路ＥＧが検出して
、そのアドレス信号変化検出パルスφをタイミング発生
回路ＴＧに伝える。このタイミング発生回路ＴＧは、上
記アドレス信号変化検出パルスφにより、タイミング信
号φｐａｌ＋φｐａ２をロウレベル（タイミング信号φ
ｐａｌ、φｐａ２をハイレベル）にしてセンスアンプＳ
ＡのパワースイッチＭＯ３ＦＥＴをオフ状態にし、相補
データ線り、 Ｄを以前の動作に従ったＶｃｃ、Ｖｓｓ
レベルをフローティング状態で保持させる。
ａｉの変化をアドレス信号変化検出回路ＥＧが検出して
、そのアドレス信号変化検出パルスφをタイミング発生
回路ＴＧに伝える。このタイミング発生回路ＴＧは、上
記アドレス信号変化検出パルスφにより、タイミング信
号φｐａｌ＋φｐａ２をロウレベル（タイミング信号φ
ｐａｌ、φｐａ２をハイレベル）にしてセンスアンプＳ
ＡのパワースイッチＭＯ３ＦＥＴをオフ状態にし、相補
データ線り、 Ｄを以前の動作に従ったＶｃｃ、Ｖｓｓ
レベルをフローティング状態で保持させる。
次に、プリチャージ信号φｐＣＨをハイレベルにして、
プリチャージＭＯ３ＦＥＴＱＩ ４．Ｑ４５及びＱ４６
等をオン状態にすることにより、相補データ線り、Ｄを
短絡してＶｃｃ／２にプリチャージする。この時、この
実施例では、上記ＭＯ３ＦＥＴＱ１４のオン状態によっ
て上述のように相補データ線り、 Ｄの短絡によるＶｃ
ｃ／２のプリチャージ動作の他、その時の電源電圧Ｖｃ
ｃを抵抗Ｒ１゜Ｒ２によって分圧して形成されたＶｃｃ
／２を上記ＭＯ３ＦＥＴＱ４５．Ｑ４６を通して上記相
補データ線り、Ｄにそれぞれ供給するものである。した
がって、上記以前の動作状態における電源電圧Ｖｃｃと
、上記プリチャージ期間での電源電圧Ｖｃｃとが異なる
場合、言い換えるならば、電源バンブが生じた時には、
上記分圧電圧により相補データ線り、 Ｄのプリチャー
ジレベルの補正が行われる。
プリチャージＭＯ３ＦＥＴＱＩ ４．Ｑ４５及びＱ４６
等をオン状態にすることにより、相補データ線り、Ｄを
短絡してＶｃｃ／２にプリチャージする。この時、この
実施例では、上記ＭＯ３ＦＥＴＱ１４のオン状態によっ
て上述のように相補データ線り、 Ｄの短絡によるＶｃ
ｃ／２のプリチャージ動作の他、その時の電源電圧Ｖｃ
ｃを抵抗Ｒ１゜Ｒ２によって分圧して形成されたＶｃｃ
／２を上記ＭＯ３ＦＥＴＱ４５．Ｑ４６を通して上記相
補データ線り、Ｄにそれぞれ供給するものである。した
がって、上記以前の動作状態における電源電圧Ｖｃｃと
、上記プリチャージ期間での電源電圧Ｖｃｃとが異なる
場合、言い換えるならば、電源バンブが生じた時には、
上記分圧電圧により相補データ線り、 Ｄのプリチャー
ジレベルの補正が行われる。
上記分圧抵抗により形成された分圧電圧は、高出力イン
ピーダンスを持つものであるが、上記電源バンプに応じ
て補正する電圧レベルが小さいので、比較的高速にレベ
ル補正が行うことができるとともに、その電流消費を最
少にしている。
ピーダンスを持つものであるが、上記電源バンプに応じ
て補正する電圧レベルが小さいので、比較的高速にレベ
ル補正が行うことができるとともに、その電流消費を最
少にしている。
このプリチャージに要する時間を待って上記プリチャー
ジパルスφｐｃｗはロウレベルにされる。
ジパルスφｐｃｗはロウレベルにされる。
そして、ワード線選択タイミング信号φＸがハイレベル
にされる。これにより、マルチプレクサＭＰＸを通して
供給される相補アドレス信号ａＱ〜土８によって決まる
１つのワード線が選択される。
にされる。これにより、マルチプレクサＭＰＸを通して
供給される相補アドレス信号ａＱ〜土８によって決まる
１つのワード線が選択される。
このため、選択されたワード線に結合された複数のメモ
リセルが選択され、この各メモリセルの情報記憶用λ（
Ｏ３容量がアドレス選択用ＭＯ３ＦＥＴを介してデータ
線Ｄ（又はＤ）に結合される。
リセルが選択され、この各メモリセルの情報記憶用λ（
Ｏ３容量がアドレス選択用ＭＯ３ＦＥＴを介してデータ
線Ｄ（又はＤ）に結合される。
すなわち、各相補データ線り、 Ｄの１つのメモリセル
の入出力ノードが一方のデータ線Ｄ（又はＤ）に結合さ
れる。したがって、メモリセルの蓄積電荷とそのデータ
ｌｊ［Ｄのプリチャージ電荷との電荷分散により、その
データｌ１ｌ（又はＤ）に読み出しレベルが現れる。な
お、他方のデータ線Ｄ（又はＤ）は、メモリセルが結合
されないので、上記プリチャージレベルのままである。
の入出力ノードが一方のデータ線Ｄ（又はＤ）に結合さ
れる。したがって、メモリセルの蓄積電荷とそのデータ
ｌｊ［Ｄのプリチャージ電荷との電荷分散により、その
データｌ１ｌ（又はＤ）に読み出しレベルが現れる。な
お、他方のデータ線Ｄ（又はＤ）は、メモリセルが結合
されないので、上記プリチャージレベルのままである。
次に、上記読み出しに要する時間を待って、タイミング
パルスφｐａｌ＋φｐａ２をハイレベルにし、タイミン
グパルスφｐａｌ、φｐａ２をロウレベルにしてセンス
アンプＳＡを動作させる。これにより、上記相補データ
線り、Ｄは、ロウレベル、ハイレベルに増幅される。こ
の増幅信号が上記メモリセルに伝え、られるので上記失
われかかった記憶情報の再書込みがなされる。この時、
ワード線は、特に制限されないが、図示しないブートス
トランプ回路の動作によって昇圧されるので、上記増幅
されたハイレベルがそのままレベル損失なく情報記憶用
ＭＯ３容量に書込まれる。
パルスφｐａｌ＋φｐａ２をハイレベルにし、タイミン
グパルスφｐａｌ、φｐａ２をロウレベルにしてセンス
アンプＳＡを動作させる。これにより、上記相補データ
線り、Ｄは、ロウレベル、ハイレベルに増幅される。こ
の増幅信号が上記メモリセルに伝え、られるので上記失
われかかった記憶情報の再書込みがなされる。この時、
ワード線は、特に制限されないが、図示しないブートス
トランプ回路の動作によって昇圧されるので、上記増幅
されたハイレベルがそのままレベル損失なく情報記憶用
ＭＯ３容量に書込まれる。
なお、リフレッシュ動作は、上記アドレス信号が自動リ
フレッシュ回路ＲＥＦにより形成されるものであること
を除き、上記の動作と同様であるので、その説明を省略
する。
フレッシュ回路ＲＥＦにより形成されるものであること
を除き、上記の動作と同様であるので、その説明を省略
する。
また、これ以降の書込み又は読み出し動作は、上記ワー
ド線選択タイミング信号φＸより遅れて形成されるカラ
ムスイッチ選択タイミング信号φｙによりカラムスイッ
チＣ−５Ｗが選択され、タイミングパルスφｍａｌ ＃
ｍａｌ及びφｍａ２． ｅｍａ２ 。
ド線選択タイミング信号φＸより遅れて形成されるカラ
ムスイッチ選択タイミング信号φｙによりカラムスイッ
チＣ−５Ｗが選択され、タイミングパルスφｍａｌ ＃
ｍａｌ及びφｍａ２． ｅｍａ２ 。
φｒｗにより、読み出しの時には、メインアンプＭＡ、
データ出カバソファＤＯＢが動作し、書込みの時には、
データ入力バッファＤＩＢが動作することにより行われ
る。
データ出カバソファＤＯＢが動作し、書込みの時には、
データ入力バッファＤＩＢが動作することにより行われ
る。
この実施例のＲＡＭでは、アドレス信号の変化タイミン
グを検出して、書込み、読み出し及びリフレッシュ動作
に必要な内部タイミング信号を全て形成する。したがっ
て、外部からのタイミング制御が簡素化できるため、内
部同期式のスタティック型ＲＡＭと同様に扱い易いもの
となる。そして、メモリセルはダイナミック型の１ＭＯ
ｓメモリセルを用いているので大メモリ容量化を実現す
ることができるものとなる。
グを検出して、書込み、読み出し及びリフレッシュ動作
に必要な内部タイミング信号を全て形成する。したがっ
て、外部からのタイミング制御が簡素化できるため、内
部同期式のスタティック型ＲＡＭと同様に扱い易いもの
となる。そして、メモリセルはダイナミック型の１ＭＯ
ｓメモリセルを用いているので大メモリ容量化を実現す
ることができるものとなる。
ｉｌｌプリチャージ動作において、電源電圧を分圧して
形成されたは’Ｎ’ １ ／ ２の電圧を相補データ線
に供給することによって、その動作サイクルでの電源電
圧に応じた１／２の電源電圧に設定されたプリチャージ
レベルとすることができる。これによヮて、ワード線の
選択レベルとの整合性が確保できるので、メモリセルの
読み出しを安定に行うことができるから、電源変動に対
する動作マージンの拡大を図ることができる。
形成されたは’Ｎ’ １ ／ ２の電圧を相補データ線
に供給することによって、その動作サイクルでの電源電
圧に応じた１／２の電源電圧に設定されたプリチャージ
レベルとすることができる。これによヮて、ワード線の
選択レベルとの整合性が確保できるので、メモリセルの
読み出しを安定に行うことができるから、電源変動に対
する動作マージンの拡大を図ることができる。
（２）相補データ線を短絡するＭＯＳＦＥＴを設けるこ
とによって、相補データ線における容量を短絡して高速
に以前の動作時の電源電圧に従ったプリチャージレベル
を形成しておいて、電源変動分に応じた比較的小さなレ
ベルを電源電圧を分圧する高抵抗分圧回路により補正す
るものである。これによって、高速にしかも少ない電流
消費により相補データ線のプリチャージを行うことがで
きるという効果が得られる。
とによって、相補データ線における容量を短絡して高速
に以前の動作時の電源電圧に従ったプリチャージレベル
を形成しておいて、電源変動分に応じた比較的小さなレ
ベルを電源電圧を分圧する高抵抗分圧回路により補正す
るものである。これによって、高速にしかも少ない電流
消費により相補データ線のプリチャージを行うことがで
きるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、その周辺回路
がダイナミック型回路により構成され、アドレスストロ
ーブ信号ＲＡＳ、ＣＡＳにより多重化されて外部アドレ
ス信号が供給されるようなダイナミック型ＲＡＭに対し
ても上記同様にＶｃｃ／２のプリチャージを行う場合に
は、同様に通用することができる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、その周辺回路
がダイナミック型回路により構成され、アドレスストロ
ーブ信号ＲＡＳ、ＣＡＳにより多重化されて外部アドレ
ス信号が供給されるようなダイナミック型ＲＡＭに対し
ても上記同様にＶｃｃ／２のプリチャージを行う場合に
は、同様に通用することができる。
この発明は、情報記憶用キャパシタと、アドレス信号選
択用のＭＯＳＦＥＴとからなるダイナミック型メモリセ
ルを用いるダイナミック型ＲＡＭであって、Ｖｃｃ／２
のプリチャージ方式を採るものに広く利用できるもので
ある。
択用のＭＯＳＦＥＴとからなるダイナミック型メモリセ
ルを用いるダイナミック型ＲＡＭであって、Ｖｃｃ／２
のプリチャージ方式を採るものに広く利用できるもので
ある。
第１図は、Ｖｃｃ／２のプリチャージ方式における動作
の一例を説明するための波形図、第２図は、メモリセル
の一実施例を示す回路図、第３図は、この発明に係るダ
イナミック型ＲＡＭの一実施例を示す回路図である。 −Ｍ−ＡＲＹ・・メモリアレイ、ＰＣＩ・・プリチャー
ジ回路、ＳＡ・・センスアンプ、Ｃ−５Ｗ・・カラムス
イッチ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−Ｄ
ＣＲ・・カラムアドレスデコーダ、ＰＯ２・・プリチャ
ージ回路、ＭＡ・・メインアンプ、ＥＧ・・アドレス信
号変化検出回路、ＴＯ・・タイミング発生回路、ＲＥＦ
・・自動リフレッシュ回路、ＤＯＢ・・データ出力バン
ファ、ＤＩＢ・・データ人カバソファ、ＭＰＸ・・マル
チプレクサ
の一例を説明するための波形図、第２図は、メモリセル
の一実施例を示す回路図、第３図は、この発明に係るダ
イナミック型ＲＡＭの一実施例を示す回路図である。 −Ｍ−ＡＲＹ・・メモリアレイ、ＰＣＩ・・プリチャー
ジ回路、ＳＡ・・センスアンプ、Ｃ−５Ｗ・・カラムス
イッチ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−Ｄ
ＣＲ・・カラムアドレスデコーダ、ＰＯ２・・プリチャ
ージ回路、ＭＡ・・メインアンプ、ＥＧ・・アドレス信
号変化検出回路、ＴＯ・・タイミング発生回路、ＲＥＦ
・・自動リフレッシュ回路、ＤＯＢ・・データ出力バン
ファ、ＤＩＢ・・データ人カバソファ、ＭＰＸ・・マル
チプレクサ
Claims (1)
- 【特許請求の範囲】 １、情報記憶キャパシタとアドレス選択用ＭＯ３ＦＥＴ
とで構成されたダイナミック型メモリセルがマトリック
ス状に配置されて構成きれたメモリアレイと、プリチャ
ージ信号を受けて上記メモリアレイにおける一対の相補
データ線を短絡するプリチャージＭＯ３ＦＥＴと上記プ
リチャージ信号を受けて電源電圧をはＶ １／２に分圧
することによって形成された電圧を上記相補データ線に
それぞれ供給する一対のＭＯＳＦＥＴとからなるプリチ
ャージ回路を具備することを特徴とするダイナミック型
ＲＡＭ。 ２、上記電源電圧をはＳ’ １ ／ ２に分圧する回路
は、直列形態の高抵抗素子により構成されるものである
ことを特徴とする特許請求の範囲第１項記載のダイナミ
ック型ＲＡＭ。 ３、ダイナミック型ＲＡＭは、外部から供給されるアド
レス信号の変化タイミングを検出して、内部動作の一連
のタイミング信号を形成する内部同期型のダイナミック
型ＲＡＭであることを特徴とする特許請求の範囲第１又
は第２項記載のダイナミック型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067708A JPH0812759B2 (ja) | 1984-04-06 | 1984-04-06 | ダイナミック型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067708A JPH0812759B2 (ja) | 1984-04-06 | 1984-04-06 | ダイナミック型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60212894A true JPS60212894A (ja) | 1985-10-25 |
| JPH0812759B2 JPH0812759B2 (ja) | 1996-02-07 |
Family
ID=13352724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59067708A Expired - Lifetime JPH0812759B2 (ja) | 1984-04-06 | 1984-04-06 | ダイナミック型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812759B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140489A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771579A (en) * | 1980-10-22 | 1982-05-04 | Fujitsu Ltd | Semiconductor memory device |
| JPS5771580A (en) * | 1980-10-22 | 1982-05-04 | Fujitsu Ltd | Semiconductor memory device |
-
1984
- 1984-04-06 JP JP59067708A patent/JPH0812759B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771579A (en) * | 1980-10-22 | 1982-05-04 | Fujitsu Ltd | Semiconductor memory device |
| JPS5771580A (en) * | 1980-10-22 | 1982-05-04 | Fujitsu Ltd | Semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140489A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812759B2 (ja) | 1996-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5276649A (en) | Dynamic-type semiconductor memory device having staggered activation of column groups | |
| US6804158B2 (en) | Semiconductor circuit device with improved special mode | |
| US6754122B2 (en) | Semiconductor memory device having overdriven bit-line sense amplifiers | |
| US4967395A (en) | Dram with (1/2)VCC precharge and selectively operable limiting circuit | |
| JPS60234298A (ja) | 半導体集積回路装置 | |
| US5373473A (en) | Amplifier circuit and semiconductor memory device employing the same | |
| JP3694072B2 (ja) | 半導体装置 | |
| US5430686A (en) | Semiconductor memory device and operating method thereof | |
| JPS62223891A (ja) | 半導体記憶装置 | |
| US6324111B1 (en) | Semiconductor memory | |
| JPH0887883A (ja) | 同期型半導体記憶装置 | |
| US6781894B2 (en) | Semiconductor memory device achieving fast random access | |
| JPS60212894A (ja) | ダイナミツク型ｒａｍ | |
| JPS60211696A (ja) | ダイナミツク型ｒａｍ | |
| JPS61190794A (ja) | ダイナミツク型ｒａｍ | |
| US5936904A (en) | Device and process for reading/rewriting a dynamic random access memory cell | |
| JPS62150590A (ja) | ダイナミツク型ｒａｍ | |
| JPS60242587A (ja) | ダイナミツク型ｒａｍ | |
| JPH0377596B2 (ja) | ||
| JPH0379798B2 (ja) | ||
| JP3192709B2 (ja) | 半導体記憶装置 | |
| JPS60211695A (ja) | 半導体集積回路装置 | |
| JPH0520833B2 (ja) | ||
| JPS61237293A (ja) | 半導体記憶装置 | |
| JPS60246096A (ja) | ダイナミツク型ｒａｍ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |