KR100909407B1 - 반도체 메모리, 컨트롤러 및 반도체 메모리의 동작 방법 - Google Patents

반도체 메모리, 컨트롤러 및 반도체 메모리의 동작 방법 Download PDF

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Abstract

본 발명은 데이터 마스크 신호의 비트수가 많은 경우에도, 외부 단자수를 늘리지 않고 데이터 신호의 마스크 제어를 실시하는 것을 목적으로 한다.
어드레스 입력 회로는, 어드레스 단자에 공급되는 제1 어드레스 신호, 제2 어드레스 신호 및 제1 데이터 마스크 신호를, 클록 신호의 천이 에지에 각각 동기하여 순차적으로 수신한다. 즉, 제1 데이터 마스크 신호는 제1 및 제2 어드레스 신호의 수신 타이밍과는 별도의 타이밍을 이용하여 어드레스 단자에 공급된다. 제1 어드레스 신호, 제2 어드레스 신호 및 제1 데이터 마스크 신호는, 예컨대, 반도체 메모리를 액세스하는 컨트롤러로부터 출력된다. 데이터 입출력 회로는 데이터 단자를 통해 데이터를 입출력한다. 데이터 입출력 회로는, 메모리 셀로의 기록 데이터 및 메모리 셀로부터의 판독 데이터 중 적어도 어느 하나를, 제1 데이터 마스크 신호의 논리에 따라 마스크한다.
Figure R1020070024488
반도체 메모리, 데이터 마스크, 마스크 제어, 용장 메모리

Description

반도체 메모리, 컨트롤러 및 반도체 메모리의 동작 방법{SEMICONDUCTOR MEMORY, CONTROLLER, AND OPERATING METHOD OF SEMICONDUCTOR MEMORY}
도 1은 본 발명의 제1 실시 형태를 도시한 블록도.
도 2는 도 1에 도시된 메모리 셀 어레이를 상세하게 도시한 블록도.
도 3은 본 발명이 적용되는 시스템의 개요를 도시한 블록도.
도 4는 제1 실시 형태의 동작을 도시한 타이밍도.
도 5는 본 발명의 제2 실시 형태를 도시한 블록도.
도 6은 도 5에 도시된 메모리 셀 어레이를 상세하게 도시한 블록도.
도 7은 본 발명의 제3 실시 형태를 도시한 블록도.
도 8은 제3 실시 형태의 동작을 도시한 타이밍도.
도 9는 본 발명의 제4 실시 형태를 도시한 블록도.
도 10은 제4 실시 형태의 동작을 도시한 타이밍도.
도 11은 제4 실시 형태의 다른 동작을 도시한 타이밍도.
도 12는 본 발명의 제5 실시 형태를 도시한 블록도.
도 13은 제5 실시 형태의 동작을 도시한 타이밍도.
도 14는 제6 실시 형태의 다른 동작을 도시한 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 클록 입력 회로
12 : 커맨드 디코더
14 : 모드 레지스터
16 : 어드레스 입력 회로
18 : 마스크 제어 회로
20 : 데이터 입출력 회로
22 : 메모리 코어
24 : 동작 제어 회로
BDM0∼BDM7 : 데이터 마스크 신호
BK0, BK1 : 뱅크
BX : 데이터 마스크 신호
CAD0∼CAD7 : 칼럼 어드레스 신호
CNTL : 컨트롤러
DM, /DM : 데이터 마스크 신호
MEM : 메모리
RAD0∼RAD12 : 로우 어드레스 신호
본 발명은 반도체 메모리 및 이 반도체 메모리를 액세스하는 컨트롤러에 관 한 것이다.
반도체 제조 기술의 발달에 따라 ASIC(Application Specific IC) 등의 컨트롤러에 탑재 가능한 소자수는 해마다 증가하게 되었다. 이에 따라, 종래 별도의 칩으로 구성되어 있던 여러 가지 기능 블록이 하나의 ASIC 칩에 탑재 가능해지게 되었다. ASIC의 고기능화에 따라 외부 단자의 수는 증가하는 경향이 있다. 또한, 데이터 전송 레이트를 높이기 때문에, 데이터 단자의 수는 증가하는 경향이 있다. 외부 단자인 패드의 사이즈는 패키징 기술에 의존하여 결정되기 때문에, 반도체 제조 기술의 발달에 따라 소자 사이즈가 작아지는 경우에도, 소자 사이즈와 동일한 비율로는 작게 할 수 없다. 또한, 일반적으로, 소자를 정전기로부터 보호하는 정전 보호 회로나 외부에 대하여 신호를 입출력하는 버퍼 회로는 외부 단자마다 필요하다. 이들 회로의 소자 사이즈는 칩 내의 기능 블록으로 형성되는 트랜지스터 사이즈에 비하여 크다. 이 때문에, 외부 단자의 수가 증가하면, LSI의 칩 사이즈가 커져 칩 비용이 상승하는 경향이 있다.
한편, 컨트롤러의 외부 단자의 수를 줄이기 위해서 컨트롤러에 접속되는 반도체 메모리에 있어서도, 외부 단자를 삭감하는 것이 요구되고 있다. 예컨대, 로우 어드레스 신호와 칼럼 어드레스 신호를 시분할로 수신하는 DRAM에 있어서, 기록 데이터를 마스크하기 위한 데이터 마스크 단자를 삭감하기 위해서 칼럼 어드레스 신호와 함께 마스크 신호를 수신하는 기술이 제안되어 있다(예컨대, 일본 특허 공개 제2005-182530호 공보). 또한, 데이터 마스크 단자를 삭감하기 위해서 사용하지 않는 칼럼 어드레스 단자를 이용하여 데이터 마스크 신호를 수신하는 기술이 제안되 어 있다(예컨대, 일본 특허 공개 제2000-132964호 공보).
일반적으로, 데이터는 바이트 단위로 마스크된다. 전술한 바와 같이, 데이터 단자의 수는 증가하는 경향이 있다. 이것에 따라, 데이터 마스크 신호의 비트수도 늘릴 필요가 있다. 전술한 선행 기술에서는, 데이터 마스크 신호는 칼럼 어드레스 신호의 사용하지 않는 비트를 이용하여 공급된다. 일반적으로, 사용하지 않는 비트는 2비트 정도이다. 이 경우 2바이트의 데이터밖에 마스크할 수 없다. 데이터의 바이트수가 증가하고, 데이터 마스크 신호의 비트수가 증가했을 때에, 외부 단자의 수를 늘리지 않고 데이터를 마스크하는 기술은 제안되어 있지 않다.
본 발명의 목적은 데이터 마스크 신호의 비트수가 많은 경우에도, 외부 단자수를 늘리지 않고 데이터의 마스크 제어를 실시하는 것이다.
본 발명에서는, 어드레스 입력 회로는 어드레스 단자에 공급되는 제1 어드레스 신호, 제2 어드레스 신호 및 제1 데이터 마스크 신호를 클록 신호의 천이 에지에 각각 동기하여 순차적으로 수신한다. 즉, 제1 데이터 마스크 신호는 제1 및 제2 어드레스 신호의 수신 타이밍과는 별도의 타이밍을 이용하여 어드레스 단자에 공급된다. 제1 어드레스 신호, 제2 어드레스 신호 및 제1 데이터 마스크 신호는 예컨대 반도체 메모리를 액세스하는 컨트롤러로부터 출력된다. 데이터 입출력 회로는 데이터 단자를 통해 데이터를 입출력한다. 데이터 입출력 회로는 메모리 셀로의 기록 데이터 및 메모리 셀로부터의 판독 데이터 중 적어도 어느 하나를 제1 데이터 마스크 신호의 논리에 따라 마스크한다. 이에 따라, 제1 데이터 마스크 신호의 비트수가 많은 경우에도, 외부 단자수를 늘리지 않고 데이터의 마스크 제어를 실시할 수 있다.
이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다. 도면 중, 굵은 선으로 도시한 신호선은 복수 라인으로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다. 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다. 선두에 "/"가 붙어 있는 신호는 부논리를 나타내고 있다. 도면 중의 이중원(◎)은 외부 단자를 나타내고 있다.
도 1은 본 발명의 제1 실시 형태를 나타내고 있다. 반도체 메모리(MEM)는 예컨대 외부 클록(CLK)에 동기하여 동작하는 클록 동기식 FCRAM(Fast Cycle RAM)이다. 이 FCRAM은 DRAM의 메모리 셀을 가지며, SDRAM의 인터페이스를 갖는 의사 SRAM이다. 메모리(MEM)는 클록 입력 회로(10), 커맨드 디코더(12), 모드 레지스터(14), 어드레스 입력 회로(16), 마스크 제어 회로(18), 데이터 입출력 회로(20) 및 뱅크(BK0, BK1)를 갖고 있다. 각 뱅크(BK0, BK1)는 메모리 코어(22) 및 동작 제어 회로(24)를 갖고 있으며, 서로 독립적으로 동작한다.
클록 입력 회로(10)는 상보의 클록 신호(CLK, /CLK)를 클록 단자로 수신하고, 수신한 클록(CLK, /CLK)을 내부 클록 신호(ICLK, /ICLK)로서 각 회로 블록에 공급한다. 또한, 클록 입력 회로(10)에 클록 인에이블 신호(CKE)를 공급하고, 클록 인에이블 신호(CKE)가 저논리 레벨인 동안에 내부 클록 신호(ICLK, /ICLK)의 생성을 정지하여도 좋다.
커맨드 디코더(12)는, 칩 셀렉트 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS) 및 기록 인에이블 신호(/WE)를 클록 신호(CLK)의 상승 에지에 동기하여 수신한다. 커맨드 디코더(12)는 수신한 신호의 논리 레벨에 따라 인식한 커맨드를, 예컨대, 뱅크(BK0, BK1)의 액세스 동작을 실행하기 위한 액세스 커맨드(CMD)로서 출력한다. 이후의 설명에서는, 칩 셀렉트 신호(/CS)를 /CS 신호, 기록 인에이블 신호(/WE)를 /WE 신호와 같이 생략하는 경우가 있다. 액세스 커맨드(CMD)로서, 판독 커맨드(RD), 기록 커맨드(WR), 오토 리프레시 커맨드(AREF) 및 모드 레지스터 설정 커맨드(MRS) 등이 있다.
모드 레지스터(14)는, 모드 레지스터 설정 커맨드(MRS)에 동기하여 공급되는 어드레스 신호(AD0∼AD7)(후술하는 RAD0∼RAD12)에 따라 설정된다. 모드 레지스터(14)에는 판독 레이턴시(RCL), 기록 레이턴시(WCL) 및 버스트 길이(BL) 등이 설정된다. 판독 레이턴시(RCL)는 판독 커맨드(RD)의 접수에서부터 판독 데이터가 출력될 때까지의 클록 사이클수를 나타낸다. 기록 레이턴시(WCL)는 기록 커맨드(WR)의 접수에서부터 기록 데이터를 수신할 때까지의 클록 사이클수를 나타낸다. 버스트 길이(BL)는 1회의 기록 커맨드 또는 판독 커맨드에 의해 입출력되는 데이터(DQ)의 횟수를 나타낸다.
어드레스 입력 회로(16)는, 뱅크 어드레스 단자에 공급되는 뱅크 어드레스 신호(BA)를 클록 신호(CLK)의 상승 에지에 동기하여 수신하고, 수신한 뱅크 어드레스 신호(BA)를 뱅크(BK0, BK1)에 출력한다. 또한, 어드레스 입력 회로(16)는 어드레스 단자에 공급되는 어드레스 신호(AD0∼AD7)를 클록 신호(CLK)의 상승 에지 및 하강 에지에 동기하여 순차적으로 수신하고, 수신한 신호를 내부 어드레스 신호(IAD0∼IAD7)로서 출력한다. 내부 어드레스 신호(IAD0∼IAD7)는, 후술하는 바와 같이, 로우 어드레스 신호(RAD0∼RAD12)(제1 어드레스 신호), 칼럼 어드레스 신호(CAD0∼CAD7)(제2 어드레스 신호) 및 데이터 마스크 신호(BDM0∼BDM7)(제1 데이터 마스크 신호) 중 어느 하나이다.
이 실시 형태의 메모리(MEM)는, 로우 어드레스 신호(RAD0∼RAD12) 및 칼럼 어드레스 신호(CAD0∼CAD7)를, 공통의 어드레스 단자(AD0∼AD7)에서 순차적으로 수신하는 어드레스 멀티플렉스 타입의 반도체 메모리이다. 종래의 SDRAM은 어드레스 신호(AD)를 클록 신호(CLK)의 상승 에지에만 동기하여 수신한다. 이것에 대하여, 본 발명의 메모리(MEM)는 어드레스 신호(AD)를 클록 신호(CLK)의 상승 에지 및 하강 에지의 양방에 동기하여 수신한다. 이 때문에, 예컨대, 로우 어드레스 신호(RAD0∼RAD12)를 2회로 나누어 수신하여도, 어드레스 신호(AD)의 공급 빈도를 종래와 동일하게 할 수 있다. 또한, 칼럼 어드레스 신호(CAD0∼CAD7)의 공급 빈도를 종래와 동일하게 하여 데이터 마스크 신호(BDM0∼BDM7)를 더 수신할 수 있다. 또한, 어드레스 신호(RAD, CAD)의 비트수는 이 예에 한정되지 않는다.
어드레스 단자(AD0∼AD7)의 비트수는, 칼럼 어드레스 신호(CAD0∼CAD7)의 비트수에 맞추어 설정되어 있다. 로우 어드레스 신호(RAD0∼RAD12)의 비트수는, 칼럼 어드레스 신호(CAD0∼CAD7)의 비트수보다 많다. 이 때문에, 로우 어드레스 신호(RAD)는 2회로 나누어 메모리(MEM)에 공급된다. 한편, 데이터 마스크 신호(BDM)의 최대의 비트수는, 칼럼 어드레스 신호(CAD)의 비트수까지 확장할 수 있다. 이 때문에, 데이터 마스크 신호(BDM0∼BDM7)의 비트수를 종래에 비하여 대폭 늘릴 수 있다.
마스크 제어 회로(18)는 기록 커맨드(WR) 또는 판독 커맨드(RD)를 수신한 클록 신호(CLK)의 하강 에지에 동기하여 데이터 마스크 신호(BDM0∼BDM7)를 수신하고, 수신한 신호를 데이터 마스크 신호(DQM0∼DQM7)로서 데이터 입출력 회로(20)에 출력한다.
데이터 입출력 회로(20)는, 판독 동작시에, 메모리 셀 어레이(ARY)로부터 데이터 버스(DB)를 통해 순차적으로 전송되는 판독 데이터를, 클록 신호(CLK)의 상승 에지 및 하강 에지에 동기하여 데이터 단자(DQ0∼DQ63)에 출력한다. 데이터 입출력 회로(20)는, 기록 동작시에, 데이터 단자(DQ0∼DQ63)에 순차적으로 공급되는 기록 데이터를 클록 신호(CLK)의 상승 에지 및 하강 에지에 동기하여 수신하고, 수신한 기록 데이터를, 데이터 버스(DB)를 통해 메모리 셀 어레이(ARY)에 공급한다. 즉, 이 실시 형태의 메모리(MEM)는 DDR(Double Data Rate) 방식의 반도체 메모리이다. 또한, 판독 데이터를 메모리(MEM)가 생성하는 데이터 스트로브 신호(DQS)에 동기하여 출력하고, 기록 데이터를 메모리(MEM)에 공급되는 데이터 스트로브 신호(DQS)에 동기하여 수신하여도 좋다.
또한, 데이터 입출력 회로(20)는, 메모리 셀(MC)로의 기록 데이터 및 메모리 셀(MC)로부터의 판독 데이터를, 데이터 마스크 신호(BDM0∼BDM7)의 논리에 따라 마스크한다. 여기서, 기록 데이터(DQ0∼DQ63) 및 판독 데이터(DQ0∼DQ63)는 8개의 데이터 그룹(DQ0∼DQ7, DQ8∼DQ15, DQ16∼DQ23, DQ24∼DQ31, DQ32∼DQ39, DQ40∼ DQ47, DQ48∼DQ55, DQ56∼DQ63)으로 구성된다. 각 데이터 그룹은 1바이트(8비트)이다. 데이터 마스크 신호(BDM0∼BDM7)의 각 비트(마스크 비트)는 데이터 그룹(DQ0∼DQ7, DQ8∼DQ15, DQ16∼DQ23, DQ24∼DQ31, DQ32∼DQ39, DQ40∼DQ47, DQ48∼DQ55, DQ56∼DQ63)의 데이터를 각각 마스크/비마스크하기 위해서 사용된다.
각 뱅크(BK0, BK1)의 메모리 코어(22)는, 로우 어드레스 디코더(RDEC), 칼럼 어드레스 디코더(CDEC), 감지 증폭기(SA), 칼럼 스위치(CSW), 판독 증폭기(RA), 기록 증폭기(WA), 메모리 셀 어레이(ARY) 및 도시하지 않은 프리차지 회로를 구비하고 있다. 메모리 셀 어레이(ARY)는, 다이나믹 메모리 셀(MC)과, 다이나믹 메모리 셀(MC)에 접속된 워드선(WL) 및 비트선쌍(BL, /BL)을 갖고 있다. 메모리 셀(MC)은 워드선(WL)과 비트선쌍(BL, /BL)과의 교차 부분에 형성된다.
로우 어드레스 디코더(RDEC)는, 워드선(WL) 중 어느 하나를 선택하기 위해서 로우 어드레스 신호(RAD0∼RAD12)를 디코드한다. 칼럼 어드레스 디코더(CDEC)는 비트선쌍(BL, /BL)을 선택하기 위해서 칼럼 어드레스 신호(CAD0∼CAD7)를 디코드한다. 감지 증폭기(SA)는 판독 동작시 및 기록 동작시에 비트선쌍(BL, /BL)에 판독된 데이터의 신호량의 차를 증폭한다.
칼럼 스위치(CSW)는, 칼럼 어드레스 신호(CAD0∼CAD7)에 대응하는 비트선(BL, /BL)을 판독 증폭기(RA) 및 기록 증폭기(WA)에 접속한다. 판독 증폭기(RA)는 판독 동작시에 칼럼 스위치(CSW)를 통해 출력되는 상보의 판독 데이터 신호를 증폭한다. 기록 증폭기(WA)는 기록 동작시에 데이터 버스(DB)를 통해 공급되는 상보의 기록 데이터 신호를 증폭하고, 증폭한 데이터 신호를 비트선쌍(BL, /BL)에 공 급한다.
각 뱅크(BK0, BK1)의 동작 제어 회로(24)는, 판독 커맨드(RD) 및 기록 커맨드(WR)에 응답하여 메모리 코어(24)의 판독 동작 및 기록 동작을 실행하기 위한 제어 신호(CNT)를 출력한다. 제어 신호(CNT)는, 워드선(WL)의 활성화 타이밍을 결정하는 워드선 활성화 신호, 감지 증폭기(SA)의 활성화 타이밍을 결정하는 감지 증폭기 활성화 신호, 칼럼 스위치(CSW)의 온 타이밍을 결정하는 칼럼 제어 신호 및 비트선(BL, /BL)의 프리차지 타이밍을 결정하는 프리차지 제어 신호 등이 있다.
도 2는, 도 1에 도시된 메모리 셀 어레이(ARY)를 상세하게 나타내고 있다. 메모리 셀 어레이(ARY)는 예컨대 32개의 메모리 블록(BLK0∼BLK31)으로 구성되어 있다. 각 메모리 블록(BLK0∼BLK31)은, 256개의 워드선(WL)을 가지며, 데이터 단자(DQ0∼DQ63)마다 256조의 비트선쌍(BL, /BL)을 갖고 있다. 로우 어드레스 신호(RAD8∼RAD12)는 메모리 블록(BLK0∼BLK31) 중 어느 하나를 선택하기 위해서 사용된다. 로우 어드레스 신호(RAD0∼RAD7)는, 각 메모리 블록(BLK0∼BLK31)의 워드선(WL) 중 어느 하나를 선택하기 위해서 사용된다. 칼럼 어드레스 신호(CAD0∼CAD7)는 비트선(BL, /BL)을 선택하기 위해서 사용된다.
도 3은, 본 발명이 적용되는 시스템의 개요를 나타내고 있다. 예컨대, 시스템(SYS)은, 컨트롤러(CNTL) 및 메모리(MEM)를 패키지 기판 상에 탑재하여 시스템 인 패키지(SIP)로서 형성되어 있다. 컨트롤러(CNTL)는, 예컨대, 메모리(MEM)를 액세스하기 위한 CPU를 갖는 ASIC 칩이다. 시스템(SYS)에 접속되는 외부 소스는, 컨트롤러(CNTL)를 통해 메모리(MEM)를 액세스한다. 이 때문에, 메모리(MEM)의 외부 단자는 SIP의 외부 단자에 접속되지 않는다.
컨트롤러(CNTL)는, 어드레스 출력 회로(AOC) 및 데이터 입출력 회로(DIOC)를 구비하고 있다. 어드레스 출력 회로(AOC)는 뱅크 어드레스 신호(BA), 로우 어드레스 신호(RAD8∼RAD12, RAD0∼RAD7), 칼럼 어드레스 신호(CAD0∼CAD7) 및 데이터 마스크 신호(BMD0∼BMD7)를, 클록 신호(CLK)의 천이 에지에 동기하여 메모리(MEM)의 어드레스 단자(AD0∼AD7)에 순차적으로 출력한다. 데이터 입출력 회로(DIOC)는, 메모리(MEM)의 데이터 단자(DQ0∼DQ63)를 통해 기록 데이터를 출력하고, 판독 데이터를 입력한다. 또한, 클록 신호(CLK, /CLK)는 컨트롤러(CNTL)에 의해 생성되지 않고, 시스템(SYS)의 외부로부터 수신하여도 좋다.
도 4는 제1 실시 형태의 동작을 나타내고 있다. 이 예에서는, 16진수로 "55"를 나타내는 데이터 마스크 신호(BDM0∼BDM7)가 공급된다. 또한, 판독 레이턴시(RCL)는 "2", 기록 레이턴시(WCL)는 "1", 버스트 길이(BL)는 "4"로 설정되어 있다. 실선의 클록 파형은 클록 신호(CLK)를 나타내고, 파선의 클록 파형은 클록 신호(/CLK)를 나타낸다. 도면 중의 클록 번호 1, 2를 붙인 클록 신호(CLK, /CLK)는 연속되지 않아도 좋다. 메모리(MEM)에 공급되는 신호는, 도 3에 도시된 컨트롤러(CNTL)로부터 출력되고, 메모리(MEM)로부터 출력되는 판독 데이터(D10∼D47)는 컨트롤러(CNTL)에 출력된다.
판독 동작(RD)의 판독 데이터에 있어서, 굵은 프레임의 데이터는 마스크되지 않은 데이터를 나타내고, 파선의 데이터는 마스크되는 데이터를 나타낸다. 마스크되는 판독 데이터는 도 1에 도시된 데이터 입출력 회로(20)로부터 출력되지 않는 다. 이 때문에, 도 3에 도시된 SIP의 데이터 버스(DQ0∼DQ63)는, 파선의 데이터 기간에 고 임피던스 상태가 된다. 기록 동작(WR)의 기록 데이터에 있어서, 굵은 프레임의 데이터는 마스크되지 않은 데이터를 나타내고, 음영 표시된 데이터는 마스크되는 데이터를 나타낸다. 마스크되는 기록 데이터는 데이터 입출력 회로(20)에 공급되지만, 메모리 셀(MC)에는 기록되지 않는다.
우선, 1번째 클록 신호(CLK)의 상승 에지에 동기하여 커맨드 단자(CMD)에 액티브 커맨드(ACT)가 공급되고, 뱅크 어드레스 단자(BA)에 뱅크 어드레스 신호(BA)가 공급되며, 어드레스 단자(AD0∼AD7)에 최초의 로우 어드레스 신호 R1(RAD8∼RAD12)이 공급된다. 뱅크 어드레스 신호(BA)에 대응하는 뱅크(BK)의 동작 제어 회로(24)는 액티브 커맨드(ACT)에 응답하여 메모리 코어(22)를 활성화하기 위해서 제어 신호(CNT)를 출력한다. 그리고, 예컨대, 워드선(WL)의 고레벨 전압에 사용되는 승압 전압이 로우 어드레스 신호(RAD8∼RAD12)에 의해 선택되는 메모리 블록(BLK)에 공급된다. 즉, 최초의 로우 어드레스 신호(RAD8∼RAD12)의 공급에 응답하여, 메모리 블록(BLK)의 액세스 동작의 준비가 행해진다. 최초로 공급되는 로우 어드레스 신호(RAD)의 일부를 이용하여, 메모리 블록(BLK)을 미리 선택하고, 액세스 동작의 준비를 함으로써, 로우 어드레스 신호(RAD0∼RAD12)를 복수회로 나누어 수신하는 경우에도 액세스 시간이 지연되는 것을 방지할 수 있다.
다음에, 1번째 클록 신호(CLK)의 하강 에지에 동기하여, 2번째 로우 어드레스 신호 R2(RAD0∼RAD7)가 공급된다. 그리고, 로우 어드레스 신호(RAD0∼RAD7)에 의해 미리 선택된 메모리 블록(BLK)의 워드선(WL) 중 어느 하나가 활성화된다. 즉, 뱅크(BK0∼BK1) 중 어느 하나가 액세스 가능한 상태로 활성화된다. 또한, 이 후, 활성화되어 있지 않은 나머지 뱅크(BK)를 활성화하기 위해서 액티브 커맨드(ACT)를 공급하여도 좋다.
3번째 클록 신호(CLK)의 상승 에지에 동기하여, 커맨드 단자(CMD)에 판독 커맨드(RD) 또는 기록 커맨드(WR)가 공급되고, 뱅크 어드레스 단자(BA)에 액세스 동작을 실행하는 뱅크(BK)를 나타내는 뱅크 어드레스 신호(BA)가 공급되고, 어드레스 단자(AD0∼AD7)에 칼럼 어드레스 신호 C1(CAD0∼CAD7)이 공급된다. 동작 제어 회로(24)는, 판독 커맨드(RD) 또는 기록 커맨드(WR)에 따라 메모리 코어(22)에 판독 동작 또는 기록 동작을 실행하기 위한 제어 신호(CNT)를 출력한다. 이 시점에서는, 판독 데이터는 메모리 셀 어레이(ARY)로부터 출력되지 않고, 기록 데이터도 데이터 단자(DQ0∼DQ63)에 공급되지 않는다. 이 때문에, 메모리(MEM)는 데이터 마스크 신호(BDM0∼BDM7)를 칼럼 어드레스 신호(CAD0∼CAD7)와 함께 수신할 필요는 없다.
데이터 마스크 신호(BDM0∼BDM7)는, 3번째 클록 신호(CLK)의 하강 에지에 동기하여 공급된다. 본 발명에서는, 모든 어드레스 단자(AD0∼AD7)를 이용하여 데이터 마스크 신호(BDM0∼BDM7)를 공급할 수 있다. 바꾸어 말하면, 어드레스 단자(AD0∼AD7)는, 3번째 클록 신호(CLK)의 하강 에지에 있어서, 데이터 마스크 신호(BDM0∼BDM7)를 수신하는 전용 단자로서 기능한다. 이 때문에, 데이터 단자(DQ0∼DQ63)의 비트수가 많고, 데이터 마스크 신호(BDM0∼BDM7)의 비트수가 많은 경우에도, 외부 단자수를 늘리지 않고 데이터(DQ0∼DQ63)의 마스크 제어를 실시할 수 있다.
컨트롤러(CNTL)는, 데이터 마스크 신호(BDM0∼BDM7)를, 칼럼 어드레스 신 호(CAD0∼CAD7)의 공급으로부터 반클록 후에 공급하면 좋다. 이 때문에, 컨트롤러(CNTL) 내에서의 데이터의 마스크 제어를 시간적인 여유를 갖고 실시할 수 있다. 바꾸어 말하면, 컨트롤러(CNTL)에 있어서, 데이터의 마스크 제어를 실시하는 제어 회로의 타이밍 마진을 크게 할 수 있어, 컨트롤러(CNTL)의 설계를 용이하게 할 수 있다.
이 예에서는, 데이터 마스크 신호(BDM0∼BDM7)의 논리는, 16진수로 "55"이다. 이 실시 형태에서는, 논리 1을 나타내는 비트(BDM)에 대응하는 데이터 그룹(DQ0∼DQ7, DQ16∼DQ23, DQ32∼DQ39, DQ48∼DQ55)의 데이터는 마스크된다. 논리 0을 나타내는 비트(BDM)에 대응하는 데이터 그룹(DQ8∼DQ15, DQ24∼DQ31, DQ40∼DQ47, DQ56∼DQ63)의 데이터는 마스크되지 않는다. 판독 동작(RD)에서는, 판독 커맨드(RD)를 수신하고 나서 2클록 후인 5번째 클록 신호(CLK)의 상승 에지에 동기하여 최초의 판독 데이터(D10∼D17)가 출력된다. 이 후, 클록 신호(CLK)의 하강 에지, 상승 에지 및 하강 에지에 각각 동기하여 판독 데이터(D20∼D27, D30∼D37 및 D40∼D47)가 순차적으로 출력된다(단, 마스크되는 데이터는 출력되지 않음).
기록 동작(WR)에서는, 기록 커맨드(WR)를 수신하고 나서 1클록 후인 4번째 클록 신호(CLK)의 상승 에지에 동기하여 최초의 기록 데이터(D10∼D17)가 메모리(MEM)에 공급된다. 이 후, 클록 신호(CLK)의 하강 에지, 상승 에지 및 하강 에지에 각각 동기하여 기록 데이터(D20∼D27, D30∼D37 및 D40∼D47)가 메모리(MEM)에 순차적으로 공급된다[단, 마스크되는 데이터는 메모리 셀(MC)에 기록되지 않음].
이상, 제1 실시 형태에서는, 메모리(MEM)는, 클록 신호(CLK)의 상승 에지 및 하강 에지에 각각 동기하여 칼럼 어드레스 신호(CAD0∼CAD7) 및 데이터 마스크 신호(BDM0∼BDM7)를 각각 수신한다. 즉, 데이터 마스크 신호(BDM0∼BDM7)는 칼럼 어드레스 신호(CAD0∼CAD7)의 수신 타이밍과는 별도의 타이밍으로 어드레스 단자(AD0∼AD7)에 공급된다. 따라서, 데이터 단자(DQ0∼DQ63)의 비트수가 많고, 데이터 마스크 신호(BDM0∼BDM7)의 비트수가 많은 경우에도, 외부 단자수를 늘리지 않고 데이터(DQ0∼DQ63)의 마스크 제어를 실시할 수 있다. 구체적으로는, 로우 어드레스 신호(RAD8∼RAD12)를 공급하기 위한 단자(5개)와, 데이터 마스크 신호(BDM0∼BDM7)를 공급하는 단자(8개)를 종래에 비하여 삭감할 수 있다. 이 결과, 메모리(MEM) 및 컨트롤러(CNTL)의 칩 사이즈를 삭감할 수 있어, 시스템 비용을 삭감할 수 있다.
어드레스 입력 회로(16)는, 클록 신호(CLK)의 상승 에지 및 하강 에지에 동기하여 로우 어드레스 신호(RAD0∼RAD12)를 수신하고, 클록 신호(CLK)의 다른 상승 에지 및 하강 에지에 동기하여 칼럼 어드레스 신호(CAD0∼CAD7) 및 데이터 마스크 신호(BDM0∼BDM7)를 수신한다. 이 때문에, 로우 어드레스 신호(RAD0∼RAD12) 및 칼럼 어드레스 신호(CAD0∼CAD7)의 공급 빈도를 종래와 동일하게 하여, 데이터 마스크 신호(BDM0∼BDM7)를 더 수신할 수 있다.
도 5는 본 발명의 제2 실시 형태를 나타내고 있다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시 형태의 메모리(MEM)는, 프로그램 회로(26) 및 용장 판정 회로(28)를 구비하고 있다. 또한, 후술하는 도 6에 도시된 바와 같이, 메모리 셀 어레이(ARY)가 제1 실시 형태와 다르다. 그 밖의 구성은 제1 실시 형태와 동일하 다. 즉, 메모리(MEM)는 클록 동기식 FCRAM이다. 메모리(MEM)는 도 3에 도시된 바와 같이 SIP를 구성하는 컨트롤러(CNTL)에 의해 액세스된다.
프로그램 회로(26)는, 예컨대, 불량 메모리 블록(BLK)을 나타내는 불량 블록 어드레스(BAD)가 프로그램되는 퓨즈 회로를 구비하고 있고, 불량 블록 어드레스(BAD8∼BAD12)를 출력한다. 불량 블록 어드레스(BAD8∼BAD12)는 로우 어드레스 신호(RAD8∼RAD12)에 대응한다. 프로그램 회로(26)는 불량 블록 어드레스(BAD)를 기억하는 불량 어드레스 메모리 회로로서 기능한다.
용장 판정 회로(28)는, 로우 어드레스 신호(RAD8∼RAD12)의 값이 불량 블록 어드레스(BAD8∼BAD12)에 일치할 때에, 용장 활성화 신호(RACT)를 고 논리 레벨로 활성화한다. 메모리 블록의 불량은, 도 4에 도시된 1번째 클록 신호(CLK)의 상승 에지에 동기하여 공급되는 최초의 로우 어드레스 신호(RAD8∼RAD12)에 의해 판정할 수 있다.
로우 어드레스 디코더(RDEC)는, 활성화된 용장 활성화 신호(RACT)를 수신했을 때에, 로우 어드레스 신호(RAD8∼RAD12)에 의해 선택되는 메모리 블록(BLK)의 액세스를 금지하고, 용장 메모리 블록(RBLK)(도 6)을 액세스한다. 즉, 불량의 통상 메모리 블록(BLK)은 용장 메모리 블록(RBLK)으로 대체된다. 메모리 블록(BLK)의 대체 제어는 도 4에 도시된 1번째 클록 신호(CLK)의 상승 에지에 동기하여 실시할 수 있다. 이 때문에, 용장 메모리 블록(RBLK)의 액세스 동작의 액세스 시간이 지연되는 일은 없다.
또한, 용장 판정 회로(28)의 판정 시간이 액세스 시간에 영향을 주는 경우, 1번째 클록 신호(CLK)의 상승 에지에 동기하여 로우 어드레스 신호(RAD8∼RAD12)에 의해 선택되는 메모리 블록(BLK)과 용장 메모리 블록(RBLK)의 양쪽 액세스 동작의 준비를 시작하고, 용장 판정 후에 한쪽 액세스 동작을 취소하여도 좋다.
도 6은 도 5에 도시된 메모리 셀 어레이(ARY)를 상세하게 나타내고 있다. 메모리 셀 어레이(ARY)는 32개의 통상 메모리 블록(BLK0∼BLK31)과, 1개의 용장 메모리 블록(RBLK)으로 구성되어 있다. 각 메모리 블록(BLK0∼BLK31)은 제1 실시 형태와 동일한 구성이다. 용장 메모리 블록(RBLK)은 각 메모리 블록(BLK0∼BLK31)과 동일한 구성이다.
이상, 제2 실시 형태에 있어서도, 전술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 2회로 나누어 공급되는 로우 어드레스 신호(RAD0∼RAD12) 중 최초의 로우 어드레스 신호(RAD8∼RAD12)에 의해 용장 판정을 실시할 수 있다. 이 때문에, 불량 메모리 블록(BLK)에 대한 액세스 요구가 발생했을 경우에도, 용장 메모리 블록(RBLK)의 액세스 동작을 빠르게 시작할 수 있어, 액세스 시간이 길어지는 것을 방지할 수 있다.
도 7은 본 발명의 제3 실시 형태를 나타내고 있다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시 형태에서는, 제1 실시 형태의 마스크 제어 회로(18) 대신에 마스크 제어 회로(18A)가 형성되어 있다. 또한, 1비트의 데이터 마스크 신호 DM(제2 데이터 마스크 신호)를 수신하는 데이터 마스크 단자(DM)가 형성되어 있다. 그 밖의 구성은 제1 실시 형태와 동일하다. 즉, 메모리(MEM)는 클록 동기식 FCRAM 이다. 메모리(MEM)는 도 3에 도시된 바와 같이 SIP를 구성하는 컨트롤러(CNTL)에 의해 액세스된다. 컨트롤러(CNTL)는 데이터 마스크 신호(DM)를 생성하는 마스크 제어 회로와, 데이터 마스크 신호(DM)를 출력하는 데이터 마스크 단자(DM)를 구비하고 있다.
마스크 제어 회로(18A)는, 데이터 마스크 신호(BDM0∼BDM7)의 각 비트의 값과, 데이터 마스크 신호(DM)의 값의 OR 논리를 연산하고, 연산 결과를 데이터 마스크 신호(DQM0∼DQM7)로서 출력한다. 데이터 입출력 회로(20)는, 데이터 마스크 신호(DQM0∼DQM7)의 각 비트의 논리에 따라 데이터 그룹마다 판독 데이터 및 기록 데이터를 마스크한다.
도 8은 제3 실시 형태의 동작을 나타내고 있다. 전술한 도 4와 동일한 동작에 대해서는 상세한 설명을 생략한다. 이 실시 형태에서는, 판독 동작에 있어서, 판독 커맨드(RD)를 수신한 다음 클록 신호(CLK)의 하강 에지 및 상승 에지에 각각 동기하여 데이터 마스크 신호(DM)가 메모리(MEM)에 공급된다. 기록 동작에 있어서, 기록 데이터의 공급 타이밍에 각각 동기하여 데이터 마스크 신호(DM)가 메모리(MEM)에 공급된다. 이 예에서는, 데이터 마스크 신호(DM)는 1회의 판독 커맨드(RD) 또는 1회의 기록 커맨드(WR)에 응답하여 버스트 길이에 대응하는 수(이 예에서는 "4")만 공급된다.
3번째 클록 사이클까지의 동작은 도 4와 동일하다. 판독 동작에서는, 판독 데이터(D10∼D17, D20∼D27, D30∼D37, D40∼D47) 출력의 1클록 전에 각각 맞추어 저논리 레벨(L), 고논리 레벨(H), 고논리 레벨(H), 저논리 레벨(L)의 데이터 마스 크 신호(DM)가 각각 공급된다. 기록 동작에서는, 기록 데이터(D10∼D17, D20∼D27, D30∼D37, D40∼D47)의 입력에 맞추어 저논리 레벨(L), 고논리 레벨(H), 고논리 레벨(H), 저논리 레벨(L)의 데이터 마스크 신호(DM)가 각각 공급된다.
마스크 제어 회로(18A)는 데이터 마스크 신호(BDM0∼BDM7, DM)의 OR 논리를 데이터 마스크 신호(DQM0∼DQM7)로서 출력한다. 이 때문에, 데이터 마스크 신호(BDM0∼BDM7)의 고논리 레벨의 비트에 대응하는 데이터 그룹(DQ0∼DQ7, DQ16∼DQ23, DQ32∼DQ39, DQ48∼DQ55)의 데이터는 항상 마스크된다. 한편, 데이터 마스크 신호(BDM0∼BDM7)의 저논리 레벨의 비트에 대응하는 데이터 그룹(DQ8∼DQ15, DQ24∼DQ31, DQ40∼DQ47, DQ56∼DQ63)의 데이터는 데이터 마스크 신호(DM)가 고논리 레벨(H)일 때만 마스크된다.
이상, 제3 실시 형태에 있어서도, 전술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 데이터 마스크 신호(DM)를 수신하는 데이터 마스크 단자(DM)를 형성함으로써, 외부 단자의 증가를 최소한으로 하여 보다 복잡한 마스크 제어를 실시할 수 있다.
도 9는 본 발명의 제4 실시 형태를 나타내고 있다. 제1 및 제3 실시 형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시 형태에서는, 제1 실시 형태의 마스크 제어 회로(18) 대신에 마스크 제어 회로(18B)가 형성되어 있다. 또한, 1비트의 데이터 마스크 신호(DM)(제2 데이터 마스크 신호)를 수신하는 데이터 마스크 단자(DM)가 형성되어 있다. 또한, 메모리(MEM)는 오토 프리차지 단자(AP)와 프리차지 입력 회 로(30B)를 구비하고 있다. 그 밖의 구성은 제1 실시 형태와 동일하다. 즉, 메모리(MEM)는 클록 동기식 FCRAM이다. 메모리(MEM)는 판독 커맨드(RD) 및 기록 커맨드(WR)와 함께 고논리 레벨의 오토 프리차지 신호(AP)를 수신했을 때, 판독 동작 및 기록 동작이 완료된 후, 프리차지 동작을 자동적으로 실행한다.
메모리(MEM)는, 도 3에 도시된 바와 같이, SIP를 구성하는 컨트롤러(CNTL)에 의해 액세스된다. 컨트롤러(CNTL)는 데이터 마스크 신호(DM)를 생성하는 마스크 제어 회로, 데이터 마스크 신호(DM)를 출력하는 데이터 마스크 단자, 오토 프리차지 신호(AP)를 생성하는 프리차지 제어 회로 및 오토 프리차지 신호(AP)를 출력하는 오토 프리차지 단자를 구비하고 있다. 또한, 오토 프리차지 단자(AP)는 데이터 마스크 신호(BX)를 수신하는 데이터 마스크 단자로서도 기능한다.
프리차지 입력 회로(30B)는 오토 프리차지 단자(AP)에 공급되는 1비트의 오토 프리차지 신호(AP) 및 1비트의 데이터 마스크 신호(BX)(제3 데이터 마스크 신호)를 클록 신호(CLK)의 상승 에지 및 하강 에지에 각각 동기하여 순차적으로 수신한다. 마스크 제어 회로(18B)는 데이터 마스크 신호(BDM0∼BDM7)의 각 비트의 값과, 데이터 마스크 신호(DM)의 값과, 데이터 마스크 신호(BX)의 값의 논리 연산을 실시하고, 연산 결과를 데이터 마스크 신호(DQM0∼DQM7)로서 출력한다. 데이터 입출력 회로(20)는 데이터 마스크 신호(DQM)의 논리에 따라 데이터 그룹마다 판독 데이터 및 기록 데이터를 마스크한다.
도 10은 제4 실시 형태의 동작을 나타내고 있다. 전술한 도 4 및 도 8과 동일한 동작에 대해서는 상세한 설명을 생략한다. 오토 프리차지 단자(AP)에 공급되는 신호를 제외하고, 3번째 클록 사이클까지의 동작은 도 4와 동일하다. 프리차지 입력 회로(30B)는 칼럼 어드레스 신호 C1(CAD0∼CAD7)을 수신하는 클록 신호(CLK)의 천이 에지(상승 에지)에 동기하여 오토 프리차지 신호(AP)를 수신하고, 데이터 마스크 신호(BDM0∼BDM7)를 수신하는 클록 신호(CLK)의 천이 에지(하강 에지)에 동기하여 데이터 마스크 신호(BX)를 수신한다. 이 예에서는, 데이터 마스크 신호(BX)는 저논리 레벨(L)이며, 데이터 마스크 신호(BDM0∼BDM7)는 16진수로 "CC"이다. 데이터 마스크 신호(DM)의 공급 사양은 제3 실시 형태와 동일하다.
데이터 마스크 신호(BX)가 고논리 레벨(H)일 때, 마스크 제어 회로(18B)는 데이터 마스크 신호(BDM0∼BDM7)의 각 비트의 값과, 데이터 마스크 신호(DM)의 값과의 OR 논리를 연산하고, 연산 결과를 데이터 마스크 신호(DQM0∼DQM7)로서 출력한다. 이 때문에, 고논리 레벨의 데이터 마스크 신호(DM) 또는 고논리 레벨의 데이터 마스크 신호(BDM0∼BDM7)에 대응하는 판독 데이터 및 기록 데이터는 마스크된다.
도 11은 제4 실시 형태의 다른 동작을 나타내고 있다. 전술한 도 4, 도 8 및 도 10과 동일한 동작에 대해서는 상세한 설명을 생략한다. 이 예에서는, 데이터 마스크 신호(BX)는 저논리 레벨(L)이며, 데이터 마스크 신호(BDM0∼BDM7)는 16진수로 "CC"이다. 데이터 마스크 신호(DM)의 공급 사양은 제3 실시 형태와 동일하다.
데이터 마스크 신호(BX)가 저논리 레벨(L)일 때, 마스크 제어 회로(18B)는 데이터 마스크 신호(BDM0∼BDM7)의 각 비트의 값과, 데이터 마스크 신호(DM)의 값과의 OR 논리를 연산하고, 연산 결과를 반전하여 데이터 마스크 신호(DQM0∼DQM7) 로서 출력한다. 이 때문에, 고논리 레벨의 데이터 마스크 신호(DM) 또는 고논리 레벨의 데이터 마스크 신호(BDM0∼BDM7)에 대응하는 판독 데이터 및 기록 데이터는 마스크되지 않는다. 바꾸어 말하면, 저논리 레벨의 데이터 마스크 신호(DM) 및 저논리 레벨의 데이터 마스크 신호(BDM0∼BDM7)에 대응하는 판독 데이터 및 기록 데이터만이 마스크된다.
이상, 제4 실시 형태에 있어서도, 전술한 제1 및 제3 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 데이터 마스크 신호(BX)에 의해 더욱 복잡한 마스크 제어를 실시할 수 있다. 구체적으로는, 버스트 판독 데이터 및 버스트 기록 데이터의 1바이트만 마스크할 수 있거나 또는 버스트 판독 데이터 및 버스트 기록 데이터의 1바이트를 제외하고 마스크할 수 있다. 이에 따라, 바이트 단위로 마스크/비마스크를 설정하는 경우가 많은 화상 처리 데이터 등의 마스크 제어를 용이하게 실시할 수 있다. 또한, 데이터 마스크 신호(BX)를 오토 프리차지단자(AP)를 사용하여 수신함으로써, 외부 단자의 증가를 최소한으로 하여 복잡한 마스크 제어를 실시할 수 있다.
도 12는 본 발명의 제5 실시 형태를 나타내고 있다. 제1, 제3 및 제4 실시 형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시 형태에서는, 제4 실시 형태의 마스크 제어 회로(18B) 대신에 마스크 제어 회로(18C)가 형성되어 있다. 또한, 1비트의 데이터 마스크 신호(/DM)(제2 데이터 마스크 신호)를 수신하는 데이터 마스크 단자(/DM)가 새롭게 형성되어 있다. 그 밖의 구성은 제4 실시 형태와 동일하다. 즉, 메모리(MEM)는 클록 동기식 FCRAM이다.
마스크 제어 회로(18C)는 데이터 마스크 신호(BDM0∼BDM7)의 각 비트의 값과, 데이터 마스크 신호(DM, /DM)의 값과, 데이터 마스크 신호(BX)의 값의 논리 연산을 실시하고, 연산 결과를 데이터 마스크 신호(DQM0∼DQM7)로서 출력한다. 데이터 입출력 회로(20)는 데이터 마스크 신호(DQM)의 논리에 따라 데이터 그룹마다 판독 데이터 및 기록 데이터를 마스크한다.
도 13은 제5 실시 형태의 동작을 나타내고 있다. 전술한 도 4, 도 8 및 도 10과 동일한 동작에 대해서는 상세한 설명을 생략한다. 3번째 클록 사이클까지의 동작은 도 10과 동일하다. 이 예에서는, 데이터 마스크 신호(BX)는 고논리 레벨(H)이며, 데이터 마스크 신호(BDM0∼BDM7)는 16진수로 "CC"이다. 데이터 마스크 신호(DM)의 공급 사양은 제3 실시 형태와 동일하다. 데이터 마스크 신호(/DM)는 데이터 마스크 신호(DM)에 동기하여 공급된다.
마스크 제어 회로(18C)는 데이터 마스크 신호(BDM0∼BDM7)의 각 비트의 값이 저논리 레벨일 때, 데이터 마스크 신호(DQM0∼DQM7)의 각 비트를 데이터 마스크 신호(DM)의 논리와 동일한 논리로 설정한다. 즉, 마스크 제어 회로(18C)는 데이터 마스크 신호(BDM0∼BDM7)의 각 비트의 값이 저논리 레벨일 때, 데이터 마스크 신호(DM)를 선택하며, 데이터 마스크 신호(DQM0∼DQM7)의 각 비트와 데이터 마스크 신호(DM)와의 OR 논리를 연산하고, 연산 결과를 데이터 마스크 신호(DQM0∼DQM7)로서 출력한다.
또한, 마스크 제어 회로(18C)는 데이터 마스크 신호(BDM0∼BDM7)의 각 비트 의 값이 고논리 레벨일 때, 데이터 마스크 신호(DQM0∼DQM7)의 각 비트를 데이터 마스크 신호(/DM)의 논리와 반대의 논리로 설정한다. 즉, 마스크 제어 회로(18C)는 데이터 마스크 신호(BDM0∼BDM7)의 각 비트의 값이 고논리 레벨일 때, 데이터 마스크 신호(/DM)를 선택하며, 데이터 마스크 신호(DQM0∼DQM7)의 각 비트와 데이터 마스크 신호(/DM)와의 NAND 논리(부논리의 OR 논리)를 연산하고, 연산 결과를 데이터 마스크 신호(DQM0∼DQM7)로서 출력한다.
도 14는 제5 실시 형태의 별도의 동작을 나타내고 있다. 전술한 도 4, 도 8 및 도 11과 동일한 동작에 대해서는 상세한 설명을 생략한다. 3번째 클록 사이클까지의 동작은 도 11과 동일하다. 이 예에서는, 데이터 마스크 신호(BX)는 고논리 레벨(H)이며, 데이터 마스크 신호(BDM0∼BDM7)는 16진수로 "CC"이다. 데이터 마스크 신호(DM, /DM)의 공급 사양은 제5 실시 형태와 동일하다.
마스크 제어 회로(18C)는 데이터 마스크 신호(BDM0∼BDM7)의 각 비트의 값이 저논리 레벨일 때, 데이터 마스크 신호(DQM0∼DQM7)의 각 비트를 데이터 마스크 신호(DM)의 논리와 반대의 논리로 설정한다. 즉, 마스크 제어 회로(18C)는 데이터 마스크 신호(BDM0∼BDM7)의 각 비트의 값이 저논리 레벨일 때, 데이터 마스크 신호(DM)를 선택하고, 데이터 마스크 신호(DQM0∼DQM7)의 각 비트와 데이터 마스크 신호(DM)와의 NOR 논리(부논리의 AND 논리)를 연산하고, 연산 결과를 데이터 마스크 신호(DQM0∼DQM7)로서 출력한다.
또한, 마스크 제어 회로(18C)는 데이터 마스크 신호(BDM0∼BDM7)의 각 비트의 값이 고논리 레벨일 때, 데이터 마스크 신호(DQM0∼DQM7)의 각 비트를 데이터 마스크 신호(/DM)의 논리와 동일한 논리로 설정한다. 즉, 마스크 제어 회로(18C)는 데이터 마스크 신호(BDM0∼BDM7)의 각 비트의 값이 고논리 레벨일 때, 데이터 마스크 신호(/DM)를 선택하며, 데이터 마스크 신호(DQM0∼DQM7)의 각 비트와 데이터 마스크 신호(/DM)와의 AND 논리를 연산하고, 연산 결과를 데이터 마스크 신호(DQM0∼DQM7)로서 출력한다.
이상, 제5 실시 형태에 있어서도, 전술한 제1, 제3 및 제4 실시 형태와 동일한 효과를 얻을 수 있다.
또한, 전술한 실시 형태에서는, 본 발명을 DDR 방식의 FCRAM(의사 SRAM)에 적용하는 예에 대해서 설명하였다. 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 본 발명을 DDR 방식의 SDRAM 또는 SDR(Single Data Rate) 방식의 FCRAM, SDRAM에 적용하여도 좋다.
전술한 실시 형태에서는, 본 발명을 DRAM 인터페이스(/RAS, /CAS에 의한 어드레스 멀티플렉스 방식)의 반도체 메모리에 적용하는 예에 대해서 설명하였다. 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 본 발명을 SRAM 인터페이스[칩 인에이블 신호(/CE) 등에 의한 어드레스 논 멀티플렉스 방식]의 반도체 메모리에 적용하여도 전술과 동일한 효과를 얻을 수 있다. 이 경우, 예컨대, 로우 어드레스 신호(RAD0∼RAD12)는 8비트의 로우 어드레스 단자를 통해 2회로 나누어 공급된다. 칼럼 어드레스 신호(CAD0∼CAD7)는 8비트의 칼럼 어드레스 단자를 통해 1회로 공급된다. 또한, 칼럼 어드레스 단자에는 데이터 마스크 신호(BDM0∼BDM7)가 공급된다.
전술한 실시 형태에서는, 메모리(MEM)가 로우 어드레스 신호(RAD0∼RAD12)를 상위의 5비트(RAD8∼RAD12)와 하위의 8비트(RAD0∼RAD7)로 나누어 수신하는 예에 대해서 설명하였다. 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 메모리(MEM)는 상위의 8비트(RAD5∼RAD12)와 하위의 5비트(RAD0∼RAD4)로 나누어 수신하여도 좋다. 이 경우, 최초의 클록 신호(CLK)의 상승 에지에 동기하여 보다 많은 로우 어드레스 비트를 수신할 수 있다. 이 때문에, 로우 어드레스 신호(RAD)에 관련된 회로의 동작을 빠르게 시작할 수 있게 된다.
전술한 실시 형태에서는, 메모리(MEM)가 로우 어드레스 신호(RAD0∼RAD12)를 2회로 나누어 수신하고, 칼럼 어드레스 신호(CAD0∼CAD7) 및 데이터 마스크 신호(BDM0∼BDM7)를 각각 1회로 수신하는 예에 대해서 설명하였다. 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 메모리(MEM)는 로우 어드레스 신호(RAD)를 3회 이상으로 나누어 수신하여도 좋고, 칼럼 어드레스 신호(CAD)를 2회 이상으로 나누어 수신하여도 좋다. 또한, 데이터 마스크 신호(BDM)를 2회 이상으로 나누어 수신하여도 좋다.
전술한 실시 형태에서는, 데이터 마스크 신호(BDM0∼BDM7)를 기록 데이터 및 판독 데이터의 마스크에 사용하는 예에 대해서 설명하였다. 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 데이터 마스크 신호(BDM0∼BDM7)를 기록 데이터만을 마스크하기 위해서 사용하여도 좋고, 판독 데이터만을 마스크하기 위해서 사용하여도 좋다.
또한, 제2 실시 형태에 있어서의 불량을 구제하기 위한 프로그램 회로(26), 용장 판정 회로(28) 및 용장 메모리 블록(RBLK)을 제3 내지 제5 실시 형태의 메모리(MEM)에 형성하여도 좋다.
본 발명은 반도체 메모리 및 이 반도체 메모리를 액세스하는 컨트롤러에 적용할 수 있다.
본 발명에서는, 데이터 마스크 신호의 비트수가 많은 경우에도, 외부 단자수를 늘리지 않고 데이터의 마스크 제어를 실시할 수 있다.

Claims (17)

  1. 반도체 메모리에 있어서,
    메모리 셀들과, 상기 메모리 셀들에 접속된 워드선 및 비트선을 구비하는 메모리 셀 어레이와,
    어드레스 단자에 공급되는 제1 어드레스 신호, 제2 어드레스 신호 및 제1 데이터 마스크 신호를, 클록 신호의 상승 에지 및 하강 에지를 포함하는 천이 에지들에 동기하여 순차적으로 수신하는 어드레스 입력 회로와,
    데이터 단자를 통해 데이터를 입출력하고, 상기 메모리 셀들로의 기록 데이터 및 상기 메모리 셀들로부터의 판독 데이터 중 적어도 어느 하나를 상기 제1 데이터 마스크 신호의 논리에 따라 마스크하는 데이터 입출력 회로
    를 포함하는 반도체 메모리.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이를 구성하는 복수의 메모리 블록들을 더 포함하고,
    상기 어드레스 입력 회로는, 상기 제1 어드레스 신호를 상기 클록 신호의 천이 에지들에 동기하여 복수회로 나누어 수신하며,
    상기 어드레스 단자에 최초로 공급되는 상기 제1 어드레스 신호의 일부는, 상기 메모리 블록들 중 하나를 선택하기 위해서 사용되는 것인, 반도체 메모리.
  3. 제1항에 있어서,
    상기 메모리 셀 어레이를 구성하는 복수의 통상 메모리 블록들 및 용장 메모리 블록과,
    불량 통상 메모리 블록을 나타내는 불량 블록 어드레스를 기억하는 불량 어드레스 메모리 회로와,
    상기 제1 어드레스 신호 중 상기 통상 메모리 블록을 선택하기 위한 블록 선택 어드레스가 상기 불량 블록 어드레스와 일치할 때, 상기 불량 통상 메모리 블록을 상기 용장 메모리 블록으로 대체하기 위해 용장 활성화 신호를 출력하는 용장 판정 회로
    를 더 포함하고,
    상기 어드레스 입력 회로는 상기 제1 어드레스 신호를 상기 클록 신호의 천이 에지들에 동기하여 복수회로 나누어 수신하며,
    상기 어드레스 단자에 최초로 공급되는 상기 제1 어드레스 신호의 일부는 상기 블록 선택 어드레스를 포함하는 것인, 반도체 메모리.
  4. 제1항에 있어서,
    상기 제1 어드레스 신호의 비트수들은 상기 제2 어드레스 신호의 비트수들보다 많고,
    상기 어드레스 입력 회로는 상기 클록 신호의 서로 인접하는 천이 에지들에 동기하여 상기 제1 어드레스 신호의 일부 비트들과 나머지 비트들을 수신하고 상기 클록 신호의 서로 인접하는 천이 에지들에 동기하여 상기 제2 어드레스 신호와 상기 제1 데이터 마스크 신호를 수신하는 것인, 반도체 메모리.
  5. 제1항에 있어서,
    상기 기록 데이터 및 상기 판독 데이터는 복수의 데이터 그룹들로 각각 구성되고,
    상기 제1 데이터 마스크 신호는 상기 데이터 그룹들에 마스크/비마스크를 설정하기 위한 복수의 마스크 비트들로 구성되는 것인, 반도체 메모리.
  6. 제1항에 있어서,
    상기 제1 데이터 마스크 신호와, 데이터 마스크 단자를 통해 수신된 제2 데이터 마스크 신호의 비트값들의 논리 연산들을 실시하는 마스크 제어 회로를 더 포함하고,
    상기 데이터 입출력 회로는 상기 마스크 제어 회로의 연산에 의해 얻어진 논리에 따라, 상기 기록 데이터 및 상기 판독 데이터 중 적어도 어느 하나를 마스크하는 것인, 반도체 메모리.
  7. 제6항에 있어서,
    상기 데이터 입출력 회로는 상기 제2 어드레스 신호에 따라 상기 기록 데이터의 복수의 부분들을 개별적으로 수신하고,
    상기 마스크 제어 회로는 상기 기록 데이터의 복수 부분들에 대응하는 상기 제2 데이터 마스크 신호를 수신하고 상기 기록 데이터의 복수 부분들 각각의 논리 연산을 실시하는 것인, 반도체 메모리.
  8. 제6항에 있어서,
    상기 데이터 입출력 회로는 상기 제2 어드레스 신호에 따라 상기 판독 데이터의 복수의 부분들을 개별적으로 출력하고,
    상기 마스크 제어 회로는 상기 판독 데이터의 복수 부분들에 따라 상기 제2 데이터 마스크 신호를 수신하고 상기 판독 데이터의 복수 부분들 각각의 논리 연산을 실시하는 것인, 반도체 메모리.
  9. 제6항에 있어서,
    상기 클록 신호의 천이 에지들에 동기하여 오토 프리차지 신호 및 제3 데이터 마스크 신호를 순차적으로 수신하는 프리차지 입력 회로를 더 포함하고,
    상기 마스크 제어 회로는 상기 제1, 제2 및 제3 데이터 마스크 신호들의 비트값들의 논리 연산들을 실시하고,
    상기 데이터 입출력 회로는 상기 마스크 제어 회로의 연산에 의해 얻어진 논리에 따라, 상기 기록 데이터 및 상기 판독 데이터 중 적어도 어느 하나를 마스크하는 것인, 반도체 메모리.
  10. 제1항에 있어서,
    상기 제1 어드레스 신호는 상기 워드선을 선택하기 위한 로우 어드레스 신호이며, 상기 제2 어드레스 신호는 상기 비트선을 선택하기 위한 칼럼 어드레스 신호인 것인, 반도체 메모리.
  11. 메모리 셀들로 구성된 메모리 셀 어레이를 구비하는 반도체 메모리로의 액세스를 제어하는 컨트롤러에 있어서,
    제1 어드레스 신호와, 제2 어드레스 신호와, 상기 메모리 셀들로의 기록 데이터 및 상기 메모리 셀로부터의 판독 데이터 중 적어도 어느 하나를 상기 반도체 메모리 내에서 마스크하기 위한 제1 데이터 마스크 신호를, 클록 신호의 상승 에지 및 하강 에지를 포함하는 천이 에지들에 동기하여 상기 반도체 메모리의 어드레스 단자에 순차적으로 출력하는 어드레스 출력 회로와,
    상기 반도체 메모리의 데이터 단자를 통해 상기 기록 데이터를 출력하고 상기 판독 데이터를 입력하는 데이터 입출력 회로
    를 포함하는 컨트롤러.
  12. 제11항에 있어서,
    상기 어드레스 출력 회로는 상기 제1 어드레스 신호를 상기 클록 신호의 천이 에지들에 동기하여 복수회로 나누어 출력하고,
    상기 어드레스 단자에 최초로 공급되는 상기 제1 어드레스 신호의 일부는 상기 메모리 셀 어레이를 구성하는 메모리 블록들 중 하나를 선택하기 위해서 사용되는 것인, 컨트롤러.
  13. 제11항에 있어서,
    상기 제1 어드레스 신호의 비트수들은 상기 제2 어드레스 신호의 비트수들보다 많고,
    상기 어드레스 출력 회로는 상기 클록 신호의 서로 인접하는 천이 에지들에 동기하여 상기 제1 어드레스 신호의 일부 비트들과 나머지 비트들을 출력하고 상기 클록 신호의 서로 인접하는 천이 에지들에 동기하여 상기 제2 어드레스 신호와 상기 제1 데이터 마스크 신호를 출력하는 것인, 컨트롤러.
  14. 반도체 메모리의 동작 방법에 있어서,
    메모리 셀들을 선택하기 위한 제1 어드레스 신호 및 제2 어드레스 신호와, 상기 메모리 셀들에 입출력되는 데이터를 마스크하기 위한 제1 데이터 마스크 신호를, 클록 신호의 상승 에지 및 하강 에지를 포함하는 천이 에지들에 동기하여 어드레스 단자에 의해 순차적으로 수신하는 단계와,
    데이터 단자를 통해 데이터를 입출력하고 상기 제1 데이터 마스크 신호의 논리에 따라 상기 메모리 셀들로의 기록 데이터 및 상기 메모리 셀로부터의 판독 데이터 중 적어도 어느 하나를 마스크하는 단계
    를 포함하는 반도체 메모리의 동작 방법.
  15. 제14항에 있어서,
    상기 반도체 메모리는 메모리 셀 어레이를 구성하는 복수의 메모리 블록들을 포함하고, 상기 반도체 메모리의 동작 방법은,
    상기 제1 어드레스 신호를 상기 클록 신호의 천이 에지들에 동기하여 복수회로 나누어 수신하는 단계와,
    상기 어드레스 단자에 최초로 공급되는 상기 제1 어드레스 신호의 일부를 이용하여 상기 메모리 블록들 중 하나를 선택하는 단계
    를 더 포함하는 것인, 반도체 메모리의 동작 방법.
  16. 제14항에 있어서,
    상기 클록 신호의 서로 인접하는 천이 에지들에 동기하여 상기 제1 어드레스 신호의 일부 비트들과 나머지 비트들을 수신하는 단계와,
    상기 클록 신호의 서로 인접하는 천이 에지들에 동기하여 상기 제2 어드레스 신호와 상기 제1 데이터 마스크 신호를 수신하는 단계
    를 포함하고,
    상기 제1 어드레스 신호의 비트수들은 상기 제2 어드레스 신호의 비트수들보다 많은 것인, 반도체 메모리의 동작 방법.
  17. 제14항에 있어서,
    상기 제1 데이터 마스크 신호와, 데이터 마스크 단자를 통해 수신하는 제2 데이터 마스크 신호의 비트값들의 논리 연산을 실시하는 단계와,
    상기 논리 연산에 의해 얻어진 논리에 따라 상기 기록 데이터 및 상기 판독 데이터 중 적어도 어느 하나를 마스크하는 단계
    를 포함하는 반도체 메모리의 동작 방법.
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