KR100951495B1 - 반도체 메모리, 반도체 메모리의 테스트 방법 및 시스템 - Google Patents

반도체 메모리, 반도체 메모리의 테스트 방법 및 시스템 Download PDF

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Abstract

서브 워드 디코더의 동작 불량을 간이하면서 또한 단시간에 검출한다. 각 서브 워드선은, 메모리 셀의 트랜스퍼 트랜지스터의 게이트에 접속되어 있다. 서브 워드 디코더의 제1 스위치는, 메인 워드선이 활성화 레벨일 때에 서브 워드선을 고레벨 전압선에 접속한다. 제2 스위치는, 메인 워드선이 비활성화 레벨일 때에 서브 워드선을 저레벨 전압선에 접속한다. 제3 스위치는, 워드 리세트 신호선이 활성화 레벨일 때에 서브 워드선을 저레벨 전압선에 접속한다. 리세트 제어 회로는, 테스트 모드 중에 제2 또는 제3 스위치가 온하는 것을 금지하기 위해, 메인 워드선의 비활성화 또는 워드 리세트 신호선의 활성화를 금지한다. 제2 및 제3 스위치의 한쪽을 강제적으로 오프함으로써, 서브 워드 디코더의 동작 불량을 간이하면서 또한 단시간에 검출할 수 있다.
Figure R1020080049664
서브 워드 디코더, 모드 레지스터, 메모리 셀, 메인 워드선, 서브 워드선, 워드 리세트 신호

Description

반도체 메모리, 반도체 메모리의 테스트 방법 및 시스템{SEMICONDUCTOR MEMORY, TEST METHOD AND SYSTEM FOR SEMICONDUCTOR MEMORY}
본 발명은, 워드선을 선택하기 위한 메인 워드 디코더 및 서브 워드 디코더를 갖는 반도체 메모리에 관한 것이다.
DRAM 등의 반도체 메모리에서는, 메모리 셀 MC에 접속되는 워드선의 저항값을 내리고, 액세스 속도를 향상시키기 위해, 워드선은 메인 워드선과 메모리 셀 MC에 직접 접속된 서브 워드선으로 구성되어 있다. 메인 워드선은, 복수의 서브 워드선에 공통으로 배선되고, 어드레스 신호에 따라서 메인 워드 디코더에 의해 선택된다. 그리고, 선택된 메인 워드선에 대응하는 서브 워드선 중 어느 하나가, 어드레스 신호에 따라서 서브 워드 디코더에 의해 선택된다(예를 들면, 특허 문헌 1 참조).
예를 들면, 서브 워드 디코더는 CMOS 인버터와, CMOS 인버터의 출력(서브 워드선)에 접속된 리세트 트랜지스터(nMOS 트랜지스터)를 갖고 있다. CMOS 인버터는, pMOS 트랜지스터의 소스에 의해 고레벨/저레벨로 변화하는 제어 신호를 받고, 입력 단자를 메인 워드선에 접속하고, nMOS 트랜지스터의 소스를 저레벨 전원선에 접속하고 있다. 리세트 트랜지스터는, 드레인이 서브 워드선에 접속되고, 소스가 저레벨 전원선에 접속되며, 게이트에서 제어 신호를 반전한 신호를 받는다.
그리고, 제어 신호가 고레벨, 또한 메인 워드선이 저레벨일 때에, 서브 워드선이 고레벨로 변화하고, 메모리 셀이 액세스된다. 또한, 제어 신호가 저레벨일 때, 또는 메인 워드선이 고레벨일 때에, 서브 워드선은 저레벨로 변화한다.
[특허 문헌 1] 일본 특허 공개 제2003-109398호 공보
서브 워드 디코더에서, CMOS 인버터의 nMOS 트랜지스터 혹은 리세트 트랜지스터의 온 저항값이 높은 경우, 서브 워드선은 제어 신호의 저레벨, 또는 메인 워드선의 고레벨의 한쪽에서만 저레벨로 리세트된다. 상기 온 저항값은, 예를 들면 트랜지스터의 소스 저항값이 높을 때, 혹은 트랜지스터의 소스를 저레벨 전원선에 접속하는 컨택트의 저항값이 높을 때에 높아진다. 저항값이 비정상인 경우, 반도체 메모리를 계속해서 사용함으로써, 저항값이 서서히 상승할 우려가 있다. 이 경우, 서브 워드 디코더의 동작 불량(신뢰도 불량)이 발생한다.
그러나, CMOS 인버터의 nMOS 트랜지스터 혹은 리세트 트랜지스터는, 메모리 셀의 액세스 시에 거의 동일한 타이밍에서 온하기 때문에, 한쪽의 저항값의 이상을 검출하는 것은 곤란하다.
본 발명의 목적은, 서브 워드 디코더의 동작 불량을 간이하면서 또한 단시간에 검출하여, 신뢰도 불량의 발생률을 낮추는 것이다.
본 발명의 일 형태에서는, 반도체 메모리의 각 서브 워드선은, 메모리 셀의 트랜스퍼 트랜지스터의 게이트에 접속되어 있다. 예를 들면, 반도체 메모리는, 반도체 메모리를 액세스하는 컨트롤러와 함께 시스템을 구성한다. 비트선은, 트랜스퍼 트랜지스터를 통하여 메모리 셀의 기억부에 접속된다. 각 서브 워드 디코더는, 서브 워드선에 대응하여 설치되고, 제1, 제2 및 제3 스위치를 갖고 있다. 제1 스위치는, 서브 워드선을 고레벨 전압선에 접속하기 위해 메인 워드선이 활성화 레벨일 때에 온한다. 제2 스위치는, 서브 워드선을 저레벨 전압선에 접속하기 위해 메인 워드선이 비활성화 레벨일 때에 온한다. 제3 스위치는, 서브 워드선을 저레벨 전압선에 접속하기 위해 워드 리세트 신호선이 활성화 레벨일 때에 온한다. 리세트 제어 회로는, 테스트 모드 중에 제2 스위치 및 제3 스위치 중 어느 하나가 온하는 것을 금지하기 위해, 메인 워드선의 비활성화 및 워드 리세트 신호선의 활성화 중 어느 하나를 금지한다. 즉, 테스트 모드 중, 서브 워드선은, 제2 스위치 또는 제3 스위치의 한쪽만을 이용하여 저레벨 전압으로 변화된다.
예를 들면, 불량에 의해 서브 워드선이 제3 스위치(또는 제2 스위치)를 통하여 저레벨 전압선에 접속할 수 없을 때, 테스트 모드에 엔트리하고, 제2 스위치(또는 제3 스위치)의 온을 금지함으로써, 서브 워드선은 저레벨로 리세트되기 어려워진다. 이에 의해, 트랜스퍼 트랜지스터는 확실하게 오프할 수 없게 되어, 액세스 동작의 실시에 의해 메모리 셀에 유지되어 있는 데이터는 파괴한다. 테스트 모드로부터 엑시트한 후, 판독 동작을 실시하고, 메모리 셀로부터 판독된 데이터가 기 대값과 상이할 때에 서브 워드 디코더의 불량이 검출된다. 서브 워드 디코더의 불량은, 복잡한 테스트 패턴을 이용하지 않고, 2회의 액세스 동작의 실행에 의해 검출할 수 있다. 이와 같이, 제2 및 제3 스위치의 한쪽을 강제적으로 오프함으로써, 서브 워드 디코더의 동작 불량을 간이하면서 또한 단시간에 검출할 수 있다. 스위치의 강제적인 오프에 의해, 가속 테스트를 실시할 수 있으므로, 반도체 메모리의 신뢰도 불량의 발생률을 낮출 수 있다.
본 발명에서는, 서브 워드 디코더의 동작 불량을 간이하면서 또한 단시간에 검출할 수 있어, 신뢰도 불량의 발생률을 낮출 수 있다.
이하, 실시 형태를 도면을 이용하여 설명한다. 도면 중, 굵은 선으로 나타낸 신호선은, 복수개로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는, 복수의 회로로 구성되어 있다. 신호가 전달되는 신호선에는, 신호명과 동일한 부호를 사용한다. 선두에 "/"가 붙여져 있는 신호 및 말미에 "X"가 붙여져 있는 신호는, 부논리를 나타내고 있다. 말미에 "Z"가 붙여져 있는 신호는, 정논리를 나타내고 있다. 도면 중의 이중원은, 외부 단자를 나타내고 있다.
도 1은, 제1 실시 형태를 도시하고 있다. 반도체 메모리 MEM은, 예를 들면 의사 SRAM 타입의 FCRAM(Fast Cycle RAM)이다. 이 FCRAM은, DRAM의 메모리 셀을 갖고, SRAM의 인터페이스를 갖는다. 메모리 MEM은, 커맨드 디코더(10), 모드 레지스터(12), 아비터(14)를 갖는 코어 제어 회로(16), 리프레시 타이머(18), 리프레시 요구 생성 회로(20), 리프레시 어드레스 카운터(22), 어드레스 버퍼(24), 데이터 입출력 버퍼(26), 어드레스 선택 회로(28) 및 메모리 코어(30)를 갖고 있다.
특별히 도시하고 있지 않지만, 메모리 MEM은, 불량의 메모리 셀 등을 구제하기 위한 용장 회로와, 용장 회로를 사용 가능하게 하기 위한 용장 퓨즈 회로, 용장 제어 회로를 갖고 있다. 예를 들면, 용장 회로는, 용장 메모리 셀, 용장 메모리 셀에 접속된 용장 서브 워드선, 용장 메인 워드선, 용장 서브 워드선 및 용장 메인 워드선에 접속된 용장 서브 워드 디코더, 용장 서브 워드 디코더에 접속된 용장 서브 워드 드라이버 및 용장 메인 워드선에 접속된 용장 메인 워드 디코더 등을 갖고 있다. 용장 퓨즈 회로는, 불량 어드레스를 기억한다. 용장 제어 회로는, 어드레스 신호가 불량 어드레스와 일치하는 것을 검출하여, 통상의 메모리 셀의 액세스를 금지하고 용장 메모리 셀의 액세스를 허가한다. 또한, 메모리 MEM은, 후술하는 도 17에 도시한 바와 같이, CPU와 함께 시스템을 구성한다.
커맨드 디코더(10)는, 칩 인에이블 신호 /CE1 및 커맨드 신호 CMD의 논리 레벨에 따라서 인식한 커맨드를, 메모리 코어(30)의 액세스 동작을 실행하기 위해 판독 커맨드 RD 및 기입 커맨드 WR 또는 모드 레지스터(12)를 설정하기 위한 모드 레지스터 설정 커맨드 MRS 등으로서 출력한다. 판독 커맨드 RD 및 기입 커맨드 WR은, 메모리 코어(28)를 액세스 동작하기 위한 외부 액세스 요구이다. 예를 들면, 커맨드 신호 CMD는, 라이트 인에이블 신호 /WE 및 아웃풋 인에이블 신호 /OE이다.
모드 레지스터(12)는, 모드 레지스터 설정 커맨드 MRS에 동기하여 로우 어드레스 신호 RAD, 컬럼 어드레스 신호 CAD 및 데이터 신호 DQ를 받음으로써 설정되는 복수의 레지스터를 갖고 있다. 예를 들면, 모드 레지스터(12)는, 로우 어드레스 신호 RAD의 소정의 테스트 비트(2 비트)의 값에 따라서, 테스트 신호 TES1Z, TES2Z를 각각 출력한다. 테스트 비트의 세트에 의해 테스트 신호 TES1Z, TES2Z 중 어느 하나가 활성화됨으로써, 메모리 MEM은, 통상 동작 모드로부터 제1 테스트 모드 또는 제2 테스트 모드로 이행한다. 테스트 신호 TES1Z는, 제1 테스트 모드 중에 활성화되고, 테스트 신호 TES2Z는, 제2 테스트 모드 중에 활성화된다. 여기서, 통상 동작 모드는, 메모리 MEM이 탑재되는 시스템(유저)이 메모리 MEM을 액세스하기 위한 동작 모드이며, 메모리 MEM이 파워 온하였을 때의 동작 모드이다. 또한, 모드 레지스터(12)는, 리프레시 금지 비트가 세트되어 있을 때에 리프레시 금지 신호 REFDIS를 출력한다. 또한, 모드 레지스터(12)에 공급되는 신호는, 로우 어드레스 신호 RAD, 컬럼 어드레스 신호 CAD 및 데이터 신호 DQ 중 적어도 어느 하나이어도 된다.
코어 제어 회로(16)는, 리프레시 동작을 실행할 때에, 리프레시 신호 REFZ를 고논리 레벨로 변화하고, 리프레시 동작을 실행하지 않을 때에, 리프레시 신호 REFZ를 저논리 레벨로 변화한다. 아비터(14)는, 판독 커맨드 RD 및 기입 커맨드 WR과, 리프레시 요구 RREQ의 우선순을 결정한다. 예를 들면, 코어 제어 회로(16)는, 판독 커맨드 RD와 리프레시 요구 RREQ를 동시에 받았을 때에, 리프레시 요구 RREQ를 우선시킨다. 판독 커맨드 RD에 응답하는 판독 동작은, 리프레시 요구 RREQ에 응답하는 리프레시 동작이 완료될 때까지 보류된다. 반대로, 판독 동작 중에 리프레시 요구 RREQ가 공급되었을 때, 리프레시 요구 RREQ에 응답하는 리프레시 동 작은 일시 보류된다. 코어 제어 회로(16)는, 판독 커맨드 RD, 기입 커맨드 WR 또는 리프레시 요구 RREQ에 응답하여, 메모리 코어(30)의 액세스 동작(판독 동작, 기입 동작 또는 리프레시 동작)을 제어하는 제어 신호 ROMLZ, BLTZ, BLTX, EQZ, WLONZ, SAEZ, PREX 등을 출력한다. 제어 신호 ROMLZ는, 액세스 동작의 개시를 나타내는 기본 타이밍 신호이다. 제어 신호 BLTZ, BLTX, EQZ는, 비트선 BL, /BL을 프리차지하기 위한 타이밍 신호이다. 제어 신호 WLONZ는, 워드선 WL을 활성화하기 위한 타이밍 신호이다. 제어 신호 SAE는, 센스 앰프 SA를 활성화하기 위한 타이밍 신호이다. 또한, 코어 제어 회로(16)는, 어드레스 버퍼(24) 및 데이터 입출력 버퍼(26)의 동작을 제어하는 제어 신호를, 모드 레지스터(12)에 설정된 동작 모드(예를 들면, 버스트 길이)에 따라서 출력한다.
리프레시 타이머(18)는, 발진 신호 OSC를 소정의 주기로 출력하는 발진기를 갖고 있다. 리프레시 요구 생성 회로(20)는, 발진 신호 OSC의 주파수를 분주하고, 리프레시 요구 RREQ(내부 액세스 요구)를 생성한다. 리프레시 요구 생성 회로(20)는, 모드 레지스터(12)로부터의 리프레시 금지 신호 REFDIS를 받고 있을 때에 리프레시 요구 RREQ의 생성을 정지한다. 이에 의해, 리프레시 동작은 금지된다. 즉, 리프레시 요구 생성 회로(20)는, 리프레시 동작을 금지하는 리프레시 금지 회로로서도 동작한다. 또한, 셀프 리프레시 동작을 정지하기 위해, 비트 SSTP의 세트에 응답하여 모드 레지스터(12)로부터 출력되는 리프레시 금지 신호 REFDIS를, 리프레시 타이머(18)에 공급하여 리프레시 타이머(18)를 정지하여도 된다. 혹은, 리프레시 금지 신호 REFDIS를 코어 제어 회로(16)에 공급하여, 코어 제어 회로(16)에 의 한 리프레시 요구 신호 RREQ의 접수를 금지하여도 된다. 리프레시 어드레스 카운터(22)는, 리프레시 요구 RREQ에 동기하여, 리프레시 어드레스 신호 RRAD를 순차적으로 생성한다. 리프레시 어드레스 신호 RRAD는, 후술하는 워드선 WL을 선택하기 위한 로우 어드레스 신호이다.
어드레스 버퍼(24)는, 어드레스 단자 AD에 공급되는 로우 어드레스 신호 RAD와 컬럼 어드레스 신호 CAD를 동시에 받고, 받은 어드레스를 출력한다. 즉, 이 메모리 MEM은, 어드레스 논멀티플렉스 방식을 채용하고 있다. 컬럼 어드레스 신호 CAD는, 후술하는 비트선쌍 BL, /BL을 선택하기 위해 공급된다. 데이터 입출력 버퍼(26)는, 기입 데이터 신호를 데이터 단자 DQ(예를 들면, 16 비트)를 통하여 수신하고, 수신한 데이터 신호를 데이터 버스 DB에 출력한다. 또한, 데이터 입출력 버퍼(26)는, 후술하는 메모리 셀 MC로부터의 판독 데이터 신호를 데이터 버스 DB를 통하여 수신하고, 수신한 데이터 신호를 데이터 단자 DQ에 출력한다.
어드레스 선택 회로(28)는, 리프레시 동작을 실행할 때에 리프레시 어드레스 신호 RRAD를 선택하고(REFZ=고레벨), 리프레시 동작을 실행하지 않을 때에 로우 어드레스 신호 RAD를 선택하여(REFZ=저레벨), 선택한 신호를 내부 로우 어드레스 신호 IRAD로서 메모리 코어(30)에 출력한다.
메모리 코어(30)는, 로우 블록 RBLK(RBLK0-1 ; 메모리 블록)와, 로우 블록 RBLK0-1에 대응하는 로우 디코더 RDEC(RDEC0-1)와, 로우 블록 RBLK0-1 사이에 배치된 센스 앰프 영역 SAA와, 컬럼 디코더 CDEC와, 리드 앰프 RA와, 라이트 앰프 WA를 갖고 있다. 또한, 로우 블록 RBLK의 수는, 4개, 8개 혹은 10개 등이어도 된다. 센스 앰프 영역 SAA는, 로우 블록 RBLK0-1에 각각 대응하는 프리차지 회로 PRE 및 접속 스위치 BT와, 로우 블록 RBLK0-1에 공유되는 센스 앰프 SA 및 컬럼 스위치 CSW를 갖고 있다.
컬럼 어드레스 디코더 CDEC는, 데이터 단자 DQ의 비트수에 대응하는 수의 비트선쌍 BL, /BL을 선택하기 위해, 컬럼 어드레스 신호 CAD를 디코드한다. 리드 앰프 RA는, 판독 액세스 동작 시에, 컬럼 스위치 CSW를 통하여 출력되는 상보의 판독 데이터를 증폭한다. 라이트 앰프 WA는, 기입 액세스 동작 시에, 데이터 버스 DB를 통하여 공급되는 상보의 기입 데이터를 증폭하고, 비트선쌍 BL, /BL에 공급한다.
도 2는, 도 1에 도시한 메모리 코어(30)의 주요부의 상세를 도시하고 있다. 또한, 편의상, 도 3에서는 접속 스위치 BT를 통하여 비트선 BL, /BL에 접속된 데이터선도, 비트선 BL, /BL이라고 칭한다.
각 로우 블록 RBLK0-1은, 매트릭스 형상으로 배치된 복수의 메모리 셀 MC와, 도면의 종방향으로 나열하는 메모리 셀 MC에 접속된 워드선 WL과, 도면의 횡방향으로 나열하는 메모리 셀 MC에 접속된 비트선 BL, /BL을 갖는다. 메모리 셀 MC는, 데이터를 전하로서 유지하기 위한 캐패시터(기억부)와, 이 캐패시터에 일단을 비트선 BL(또는 /BL)에 접속하기 위한 트랜스퍼 트랜지스터를 갖고 있다. 캐패시터의 타단은, 셀 플레이트 전압선 VCP(도시 생략)에 접속되어 있다. 트랜스퍼 트랜지스터의 게이트는, 워드선 WL에 접속되어 있다. 워드선 WL의 선택(고레벨로의 활성화)에 의해, 판독 동작, 기입 동작 및 리프레시 동작 중 어느 하나가 실행된다. 워드선 WL에 접속된 메모리 셀 MC는, 비트선 BL, /BL의 한쪽에 접속되어 있다. 이 에 의해, 예를 들면, 비트선 BL에 접속된 메모리 셀 MC을 액세스할 때에, 비트선 /BL은, 참조 전압선(프리차지 전압 VPR)으로서 기능한다.
접속 스위치 BT는, nMOS 트랜지스터(스위치)에 의해 구성되어 있다. nMOS 트랜지스터의 소스/드레인의 한쪽은, 비트선 BL(또는 /BL)에 접속되고, nMOS 트랜지스터의 소스/드레인의 다른 쪽은, 센스 앰프 SA에 접속되어 있다. nMOS 트랜지스터의 게이트는, 스위치 제어 신호 BT(BT0, BT1)를 받고 있다. 접속 스위치 BT는, 고레벨의 스위치 제어 신호 BT를 받고 있는 동안, 로우 블록 RBLK의 비트선 BL, /BL을 센스 앰프 SA에 접속한다. 본 실시 형태에서는, 비트선 BL, /BL에 접속된 한 쌍의 접속 스위치 BT는, 서로 독립적으로 동작한다.
프리차지 회로 PRE는, 상보의 비트선 BL, /BL을 프리차지 전압선 VPR에 접속하기 위한 한 쌍의 nMOS 트랜지스터와, 비트선 BL, /BL을 서로 접속하기 위한 nMOS 트랜지스터로 구성되어 있다. 프리차지 회로 PRE의 nMOS 트랜지스터의 게이트는, 프리차지 제어 신호 BRS(BRS0, BRS1)를 받고 있다. 프리차지 회로 PRE는, 메모리 셀 MC의 비액세스 중을 나타내는 고레벨의 프리차지 제어 신호 BRS를 받고 있는 동안, 비트선 BL, /BL에 프리차지 전압 VPR을 공급함과 함께 비트선 BL, /BL의 전압을 이퀄라이즈한다.
센스 앰프 SA는, 입력과 출력이 서로 접속된 한 쌍의 CMOS 인버터로 구성되어 있다. 각 CMOS 인버터의 입력(트랜지스터의 게이트)은, 비트선 BL(또는 /BL)에 접속되어 있다. 각 CMOS 인버터는, 도면의 횡방향으로 나열하는 nMOS 트랜지스터와 pMOS 트랜지스터로 구성된다. 각 CMOS 인버터의 pMOS 트랜지스터의 소스는, 센 스 앰프 활성화 신호 PSA를 받고 있다. 각 CMOS 인버터의 nMOS 트랜지스터의 소스는, 센스 앰프 활성화 신호 NSA를 받고 있다. 센스 앰프 활성화 신호 PSA는, 센스 앰프 SA가 동작할 때에 고레벨(예를 들면, 내부 전원 전압 VII ; 1.6V)로 설정되고, 센스 앰프 SA가 동작하지 않을 때에, 프리차지 전압 VPR로 설정된다. 센스 앰프 활성화 신호 NSA는, 센스 앰프 SA가 동작할 때에 저레벨(예를 들면, 접지 전압 VSS)로 설정되고, 센스 앰프 SA가 동작하지 않을 때에, 프리차지 전압 VPR로 설정된다.
컬럼 스위치 CSW는, 비트선 BL을 데이터선 DT에 접속하는 nMOS 트랜지스터와, 비트선 /BL을 데이터선 /DT에 접속하는 nMOS 트랜지스터로 구성되어 있다. 각 nMOS 트랜지스터의 게이트는, 컬럼 스위치 신호 CL을 받고 있다. 판독 동작 시에, 센스 앰프 SA에서 증폭된 비트선 BL, /BL 상의 판독 데이터 신호는, 컬럼 스위치 CSW를 통하여 데이터선 DT, /DT에 전달된다. 기입 동작 시에, 데이터선 DT, /DT를 통하여 공급되는 기입 데이터 신호는, 비트선 BL, /BL을 통하여 메모리 셀 MC에 기입된다.
도 3은, 도 1에 도시한 코어 제어 회로(16)의 상세를 도시하고 있다. 코어 제어 회로(16)는, 프리차지 지연 회로 PRED, RAS 생성 회로 RASGEN, 비트 제어 회로 BLTCTL, 이퀄라이즈 제어 회로 EQCTL, 워드 제어 회로 WLCTL, 센스 앰프 제어 회로 SAECTL 및 프리차지 생성 회로 PREGEN을 갖고 있다.
프리차지 지연 회로 PRED는, 제1 테스트 모드 중에 동작하고, 프리차지 제어 신호 PREX를 지연시킨 지연 프리차지 신호 PREDX를 생성한다. RAS 생성 회로 RASGEN은, 판독 펄스 신호 RDPZ, 기입 펄스 신호 WRPZ 또는 리프레시 펄스 신호 REFPZ와, 프리차지 신호 PREX(또는 지연 프리차지 신호 PREDX)를 이용하여, 기본 타이밍 신호 RASZ, ROMLZ를 생성한다. 신호 RDPZ, WRPZ 및 REFPZ는, 판독 커맨드 RD, 기입 커맨드 WR 및 리프레시 요구 RREQ에 대응하여 각각 생성된다. 코어 제어 회로(16)는, 아비터(14)에 의해 결정된 동작에 따라, 판독 동작을 실행할 때에 판독 펄스 신호 RDPZ를 출력하고, 기입 동작을 실행할 때에 기입 펄스 신호 WRPZ를 출력하고, 리프레시 동작을 실행할 때에 리프레시 펄스 신호 REFPZ를 출력한다.
제1 테스트 모드 중, RAS 생성 회로 RASGEN은, 기본 타이밍 신호 RASZ, ROMLZ의 비활성화 타이밍(하강 엣지)을 통상 동작 모드에 비해 늦춘다. 기본 타이밍 신호 RASZ의 지연에 의해, 비트 제어 회로 BLTCTL로부터 출력되는 비트 제어 신호 BLTZ, BLTX, 이퀄라이즈 제어 회로 EQCTL로부터 출력되는 이퀄라이즈 제어 신호 EQZ, 워드 제어 회로 WLCTL로부터 출력되는 워드 제어 신호 WLONZ 및 센스 앰프 제어 회로 SAECTL로부터 출력되는 센스 앰프 제어 신호 SAEZ도 순차적으로 지연된다. 이퀄라이즈 제어 신호 EQZ는, 비트선 제어 신호 BRS를 생성하기 위한 타이밍 신호이다.
RAS 생성 회로 RASGEN, 비트 제어 회로 BLTCTL 및 이퀄라이즈 제어 회로 EQCTL은, 도 20 및 도 21에 도시한 바와 같이, 메인 워드선 MWLX의 비활성화부터 비트선 BL, /BL의 프리차지를 개시하는 비트선 제어 신호 BRS의 고레벨로의 활성화까지의 시간을 길게 하기 위해, 제1 테스트 모드 중에 프리차지 제어 신호 BRS의 활성화 타이밍을 통상 동작 모드에 비해 늦추는 타이밍 제어 회로로서도 동작한다.
비트 제어 회로 BLTCTL은, 기본 타이밍 신호 RASZ에 따라서 비트 제어 신호 BLTZ, BLTX를 생성한다. 이퀄라이즈 제어 회로 EQCTL은, 비트 제어 신호 BLTZ에 따라서, 이퀄라이즈 제어 신호 EQZ를 생성한다. 워드 제어 회로 WLCTL은, 비트 제어 신호 BLTZ 및 기본 타이밍 신호 RASZ에 따라서 워드 제어 신호 WLONZ를 생성한다. 센스 앰프 제어 회로 SAECTL은, 워드 제어 신호 WLONZ에 따라서 센스 앰프 제어 신호 SAEZ를 생성한다. 제1 테스트 모드 중, 센스 앰프 제어 회로 SAECTL은, 센스 앰프 제어 신호 SAEZ의 활성화 타이밍(상승 엣지)을 통상 동작 모드에 비해 느리게 한다. 프리차지 생성 회로 PREGEN은, 센스 앰프 제어 신호 SAEZ에 따라서 프리차지 제어 신호 PREX를 생성한다.
도 4는, 도 1에 도시한 로우 디코더 RDEC의 상세를 도시하고 있다. 로우 디코더 RDEC는, 디코드 제어 회로 DECCTL, 로우 프리디코더 RPDEC, 테스트 제어 회로 TES1CTL, 블록 제어 회로 RBLKCTL, 메인 워드 디코더 MWDEC, 서브 워드 제어 회로 SWCTL, 서브 워드 드라이버 SWDRV 및 서브 워드 디코더 SWDEC를 갖고 있다.
디코드 제어 회로 DECCTL은, 통상 동작 모드 중 및 제2 테스트 모드 중에, 비트 제어 신호 BLTX 및 블록 선택 신호 DBLKSELZ에 따라서 워드 인에이블 신호 WLENZ를 생성하고, 제1 테스트 모드 중에, 워드 제어 신호 WLONZ 및 블록 선택 신호 DBLKSELZ에 따라서 워드 인에이블 신호 WLENZ를 생성한다.
로우 프리디코더 RPDEC는, 워드 인에이블 신호 WLENZ 및 메인 워드 어드레스 MWLAD를 받고, 디코드 신호 X23P, X456P, X789P를 생성한다. 메인 워드 어드레스 MWLAD는, 로우 어드레스 신호 RAD의 하위 2 비트(RAD0-1)를 제외하는 신호(RAD2-9) 로 구성된다. 디코드 신호 X23P(4 비트)는, 로우 어드레스 RAD2-3을 디코드함으로써 생성된다. 디코드 신호 X456P(8 비트)는, 로우 어드레스 RAD4-6을 디코드함으로써 생성된다. 디코드 신호 X789P(8 비트)는, 로우 어드레스 RAD7-9를 디코드함으로써 생성된다.
테스트 제어 회로 TES1CTL은, 제1 테스트 모드 중에 동작하고, 기본 타이밍 신호 ROMLZ 및 프리차지 제어 신호 PREX에 따라서 테스트 프리차지 신호 TMRPREX를 생성한다. 블록 제어 회로 RBLKCTL은, 제어 신호 BLTX, ROMLZ, EQONZ, TMRPREX, 블록 선택 신호 DBLKSELZ 및 테스트 신호 TES1Z, TES2Z를 받고, 프리차지 신호 PRCHX 및 블록 선택 신호 BLKSELZ를 생성한다. 블록 선택 신호 DBLKSELZ(DBLKSELZ0-1)는, 로우 블록 RBLK0-1 중 어느 하나를 선택하기 위해 기본 타이밍 신호 RASZ에 동기하여 생성된다. 프리차지 신호 PRCHX는, 제1 테스트 모드 중에, 통상 동작 모드 중에 비해 빠르게 활성화된다. 또한, 프리차지 신호 PRCHX는, 제2 테스트 모드 중에 고레벨로 유지된다.
테스트 제어 회로 TES1CTL 및 블록 제어 회로 RBLKCTL은, 도 20 및 도 21에 도시한 바와 같이, 메인 워드선 MWLX의 비활성화부터 비트선 BL, /BL의 프리차지를 개시하는 비트선 제어 신호 BRS의 고레벨로의 활성화까지의 시간을 길게 하기 위해, 제1 테스트 모드 중에 프리차지 신호 PRCHX(타이밍 신호)의 활성화 타이밍을 통상 동작 모드에 비해 빠르게 하는 타이밍 제어 회로로서 동작한다.
메인 워드 디코더 MWDEC는, 디코드 신호 X23P, X456P, X789P 및 프리차지 신호 PRCHX에 따라서, 메인 워드 신호 MWLX를 생성한다. 서브 워드 제어 회로 SWCTL 은, 워드 제어 신호 WLONZ, 블록 선택 신호 BLKSELZ, 디코드 신호 X01 및 테스트 신호 TES1Z를 받고, 워드 리세트 신호 WLRSTPX를 생성한다. 디코드 신호 X01<0:3>은, 로우 어드레스 신호 RAD의 하위 2 비트(RAD0-1)를 디코드함으로써 생성된다. 테스트 신호 TES1Z는, 제1 테스트 모드 중에 워드 리세트 신호 WLRSTPX의 비활성화를 금지하기 위해 이용된다.
서브 워드 드라이버 SWDRV는, 워드 리세트 신호 WLRSTPX에 따라서, 워드 드라이브 신호 WLDV<0:3> 및 워드 리세트 신호 WLRSTZ<0:3>를 생성한다. 서브 워드 디코더 SWDEC는, 메인 워드 신호 MWLX, 워드 드라이브 신호 WLDV 및 워드 리세트 신호 WLRSTZ에 따라서, 서브 워드선 SWL(워드선)을 활성화 또는 비활성화한다. 본 실시 형태에서는, 1개의 메인 워드선 MWL에 대응하여 4개의 서브 워드선 SWL이 배선된다.
도 5는, 도 3에 도시한 프리차지 지연 회로 PRED 및 RAS 생성 회로 RASGEN의 상세를 도시하고 있다. 프리차지 지연 회로 PRED는, 프리차지 신호 PREX 및 테스트 신호 TES1Z를 받는 앤드 회로 AND와, 지연 회로 DLY1을 갖고 있다. RAS 생성 회로 RASGEN은, 판독 펄스 신호 RDPZ, 기입 펄스 신호 WRPZ 또는 리프레시 펄스 신호 REFPZ에 의해 생성되는 액티브 펄스 ACTPX에 동기하여 기본 타이밍 신호 RASZ, ROMLZ를 활성화한다. RAS 생성 회로 RASGEN은, 통상 동작 모드 중 및 제2 테스트 모드 중에, 프리차지 신호 PREX에 동기하여 기본 타이밍 신호 RASZ, ROMLZ를 비활성화한다. RAS 생성 회로 RASGEN은, 제1 테스트 모드 중에, 지연 프리차지 신호 PREDX에 동기하여 기본 타이밍 신호 RASZ, ROMLZ를 비활성화한다. 기본 타이밍 신 호 ROMLZ는, 기본 타이밍 신호 RASZ를 지연 회로 DLY2에서 지연하여 생성된다. 또한, 스타터 신호 STTX는, 도시하지 않은 파워 온 리세트 회로에 의해 생성되고, 메모리 MEM의 파워 온 시에 일시적으로 저레벨로 변화한다.
도 6은, 도 3에 도시한 센스 앰프 제어 회로 SAECTL의 상세를 도시하고 있다. 센스 앰프 제어 회로 SAECTL은, 통상 동작 모드 중 및 제2 테스트 모드 중에, 워드 제어 신호 WLONZ를 지연 회로 DLY3으로 지연시켜, 센스 앰프 제어 신호 SAEZ를 생성한다. 센스 앰프 제어 회로 SAECTL은, 제1 테스트 모드 중에, 워드 제어 신호 WLONZ를 지연 회로 DLY3, DLY4로 지연시켜, 센스 앰프 제어 신호 SAEZ를 생성한다. 이와 같이, 센스 앰프 제어 회로 SAECTL은, 제1 테스트 모드 중에 센스 앰프 제어 신호 SAEZ의 활성화 타이밍을 통상 동작 모드에 비해 늦추는 타이밍 제어 회로로서 동작한다.
도 7은, 도 4에 도시한 디코드 제어 회로 DECCTL 및 로우 프리디코더 RPDEC의 상세를 도시하고 있다. 디코드 제어 회로 DECCTL은, 통상 동작 모드 중 및 제2 테스트 모드 중에, 비트 제어 신호 BLTX의 활성화에 동기하여 워드 인에이블 신호 WLENZ를 활성화하고, 블록 선택 신호 DBLKSELZ에 동기하여 워드 인에이블 신호 WLENZ를 비활성화한다. 디코드 제어 회로 DECCTL은, 제1 테스트 모드 중에, 워드 제어 신호 WLONZ의 활성화에 동기하여 워드 인에이블 신호 WLENZ를 활성화하고, 블록 선택 신호 DBLKSELZ에 동기하여 워드 인에이블 신호 WLENZ를 비활성화한다. 도 19 및 도 20에 도시한 바와 같이, 워드 제어 신호 WLONZ의 활성화 타이밍은, 비트 제어 신호 BLTX의 활성화 타이밍보다 느리다. 이 때문에, 제1 테스트 모드 중, 워 드 인에이블 신호 WLENZ는, 통상 동작 모드 중에 비해 늦게 활성화된다. 이와 같이, 디코드 제어 회로 DECCTL은, 비트선 BL, /BL의 프리차지의 정지부터 메인 워드선 MWLX의 활성화까지의 시간을 길게 하기 위해, 제1 테스트 모드 중에 워드 인에이블 신호 WLENZ(제1 타이밍 신호)의 활성화 타이밍을 통상 동작 모드에 비해 늦추는 타이밍 제어 회로로서 동작한다.
로우 프리디코더 RPDEC는, 워드 인에이블 신호 WLENZ 및 메인 워드 어드레스 MWLAD(RAD2-3)를 받고, 디코드 신호 X23P를 생성한다. 또한, 로우 프리디코더 RPDEC는, 메인 워드 어드레스 MWLAD(RAD4-6 및 RAD7-9)에 따라서 디코드 신호 X456P, X789P를 생성한다. 또한, 스타터 신호 STTZ는, 도시하지 않은 파워 온 리세트 회로에 의해 생성되고, 메모리 MEM의 파워 온 시에 일시적으로 고레벨로 변화한다.
도 8은, 도 4에 도시한 테스트 제어 회로 TES1CTL의 상세를 도시하고 있다. 테스트 제어 회로 TES1CTL은, 제1 테스트 모드 중에만 동작한다. 테스트 제어 회로 TES1CTL은, 기본 타이밍 신호 ROMLZ에 동기하여 테스트 프리차지 신호 TMRPREX를 고레벨로 비활성화하고, 프리차지 신호 PREX에 동기하여 테스트 프리차지 신호 TMRPREX를 저레벨로 활성화한다. 테스트 제어 회로 TES1CTL은, 통상 동작 모드 중 및 제2 테스트 모드 중에, 테스트 프리차지 신호 TMRPREX를 고레벨로 유지한다.
도 9는, 도 4에 도시한 블록 제어 회로 RBLKCTL의 상세를 도시하고 있다. 도면 중의 이중선으로 나타낸 전원선은, 승압 전압선 VPP(예를 들면, 2.8V)를 나타내고 있다. 블록 제어 회로 RBLKCTL은, 비트 제어 신호 BLTX에 동기하여 블록 선 택 신호 BLKSELZ를 활성화하고, 이퀄라이즈 제어 신호 EQZ에 동기하여 블록 선택 신호 BLKSELZ를 비활성화한다. 블록 제어 회로 RBLKCTL은, 통상 동작 모드 중에, 블록 선택 신호 BLKSELZ의 활성화 중에 프리차지 신호 PRCHX를 비활성화한다. 블록 선택 신호 BLKSELZ는, 액세스 요구(판독 커맨드 RD, 기입 커맨드 WR 또는 리프레시 요구 RREQ)에 응답하여 소정 기간 활성화된다. 이 때문에, 프리차지 신호 PRCHX는, 액세스 요구에 응답하여 소정 기간 비활성화된다.
또한, 블록 제어 회로 RBLKCTL은, 제1 테스트 모드 중에, 블록 선택 신호 BLKSELZ의 활성화에 동기하여 프리차지 신호 PRCHX를 비활성화하고, 테스트 프리차지 신호 TMRPREX의 활성화에 동기하여 프리차지 신호 PRCHX를 활성화한다. 블록 제어 회로 RBLKCTL은, 제2 테스트 모드 중에, 프리차지 신호 PRCHX를 고레벨로 유지한다. 이와 같이, 블록 제어 회로 RBLKCTL은, 통상 동작 모드 중에 액세스 요구에 응답하여 프리차지 신호 PRCHX(제2 타이밍 신호)를 소정 기간 비활성화하고, 제2 테스트 모드 중에 프리차지 신호 PRCHX를 비활성화 레벨(고레벨)로 고정하는 리세트 제어 회로로서 동작한다.
도 10은, 도 4에 도시한 메인 워드 디코더 MWDEC의 상세를 도시하고 있다. 메인 워드 디코더 MWDEC는, 메인 워드선 MWLX마다(예를 들면, 각 로우 블록 RBLK0-1마다 256개) 형성된다. 메인 워드 디코더 MWDEC는, 대응하는 디코드 신호 X23P, X456P, X789P가 모두 고레벨로 변화하었을 때에 메인 워드선 MWLX를 활성화 레벨로 변화시키고, 프리차지 신호 PRCHX(제2 타이밍 신호)의 활성화에 동기하여 메인 워드선 MWLX를 비활성화 레벨로 변화시킨다.
디코드 신호 X23P, X456P, X789P(메인 워드선 MWLX를 나타내는 어드레스 신호)를 게이트에서 받고 있는 nMOS 트랜지스터 및 프리차지 신호 PRCHX를 게이트에서 받고 있는 nMOS 트랜지스터는, 프리차지 신호 PRCH의 비활성화에 동기하여 메인 워드선 MWLX를 활성화 레벨(저레벨)로 세트하는 세트부로서 동작한다. 디코드 신호 X23P는, 도 7에 도시한 바와 같이, 워드 인에이블 신호 WLENZ(제1 타이밍 신호)에 동기하여 생성된다. 이 때문에, 메인 워드선 MWLX는, 워드 인에이블 신호 WLENZ의 활성화에 동기하여 활성화된다. 프리차지 신호 PRCHX를 게이트에서 받고 있는 pMOS 트랜지스터는, 프리차지 신호 PRCHX의 활성화에 동기하여 메인 워드선 MWLX를 비활성화 레벨(고레벨)로 리세트하는 리세트부로서 동작한다.
도 11은, 도 4에 도시한 서브 워드 제어 회로 SWCTL의 상세를 도시하고 있다. 서브 워드 제어 회로 SWCTL은, 도 12에 도시하는 서브 워드선 SWL에 대응하여 설치되어 있다. 서브 워드 제어 회로 SWCTL은, 통상 동작 모드 중 및 제2 테스트 모드 중에(TES1Z=저레벨), 대응하는 디코드 신호 X01(서브 워드선 SWL을 나타내는 어드레스 신호)이 고레벨로 변화하었을 때에, 블록 선택 신호 BLKSELZ에 동기하여 워드 리세트 신호 WLRSTPX를 비활성화하고, 워드 제어 신호 WLONZ의 비활성화에 동기하여 워드 리세트 신호 WLRSTPX를 활성화한다. 서브 워드 제어 회로 SWCTL은, 제1 테스트 모드 중에(TES1Z=고레벨), 블록 선택 신호 BLKSELZ에 동기하여 워드 리세트 신호 WLRSTPX를 비활성화하고, 이 후 워드 리세트 신호 WLRSTPX의 활성화를 금지하고, 워드 리세트 신호 WLRSTPX를 고레벨로 유지한다.
블록 선택 신호 BLKSELZ, 워드 제어 신호 WLONZ 및 디코드 신호 X01을 게이 트에서 받고 있는 nMOS 트랜지스터는, 워드 리세트 신호 WLRSTPX를 비활성화 레벨(고레벨)로 리세트하는 리세트부로서 동작한다. 워드 제어 신호 WLONZ를 게이트에서 받고 있는 pMOS 트랜지스터는, 워드 리세트 신호선 WLRSTPX를 활성화 레벨(저레벨)로 세트하는 세트부로서 동작한다. 테스트 신호 TES1Z를 게이트에서 받고 있는 pMOS 트랜지스터는, 세트부에 의한 세트를 금지하는 세트 금지부로서 동작한다.
도 12는, 도 4에 도시한 서브 워드 드라이버 SWDRV 및 서브 워드 디코더 SWDEC의 상세를 도시하고 있다. 서브 워드 드라이버 SWDRV는, 워드 리세트 신호 WLRSTPX와 동상의 워드 드라이브 신호 WLDV와, 워드 리세트 신호 WLRSTPX의 논리를 반전한 워드 리세트 신호 WLRSTZ를 생성한다. 예를 들면, 워드 드라이브 신호 WLDV의 고레벨 전압은 승압 전압 VPP(예를 들면, 2.8V)이며, 워드 리세트 신호 WLRSTZ의 고레벨 전압은 내부 전원 전압 VII(예를 들면, 1.6V)이다. 승압 전압 VPP는, 외부 전원 전압 VDD(예를 들면, 1.8V)를 이용하여 도시하지 않은 승압 회로에 의해 생성된다. 내부 전원 전압 VII는, 외부 전원 전압 VDD를 이용하여 도시하지 않은 내부 전압 생성 회로에 의해 생성된다.
서브 워드 디코더 SWDEC는, pMOS 트랜지스터 P1(제1 스위치)의 소스가 워드 드라이브 신호선 WLDV에 접속되고, nMOS 트랜지스터 N1(제2 스위치)의 소스가 부전압선 VNN에 접속된 CMOS 인버터와, 드레인이 CMOS 인버터의 출력(SWL)에 접속되고, 소스가 부전압선 VNN에 접속되고, 게이트에서 워드 리세트 신호 WLRSTZ를 받는 nMOS 트랜지스터 N2(제3 스위치)를 갖고 있다. 부전압 VNN은, 외부 전원 전압 VDD를 이용하여 도시하지 않은 부전압 생성 회로에 의해 생성된다.
pMOS 트랜지스터 P1은, 메인 워드선 MWLX가 활성화 레벨(저레벨)일 때에 온하고, 서브 워드선 SWL을 고레벨 전압선 WLDV에 접속한다. nMOS 트랜지스터 N1은, 메인 워드선 MWLX가 비활성화 레벨(고레벨)일 때에 온하고, 서브 워드선 SWL을 저레벨 전압선 VNN에 접속한다. nMOS 트랜지스터 N2는, 워드 리세트 신호 WLRSTZ가 활성화 레벨(고레벨)일 때에 온하고, 서브 워드선 SWL을 저레벨 전압선 VNN에 접속한다. 구체적으로는, 서브 워드 디코더 SWDEC는, 메인 워드선 MWLX가 저레벨, 또한 워드 드라이브 신호 WLDV가 고레벨일 때에 서브 워드선 SWL을 고레벨로 변화한다. 또한, 서브 워드 디코더 SWDEC는, 메인 워드선 MWLX가 저레벨이고 워드 드라이브 신호선 WLDV가 저레벨일 때, 메인 워드선 MWLX가 고레벨일 때, 또는 워드 리세트 신호 WLRSTZ가 고레벨일 때에 서브 워드선 SWL을 저레벨로 변화한다.
또한, 본 실시 형태에서는, 메인 워드선 MWLX마다 4개의 서브 워드선 SWL<0-3>이 배선된다. 워드 드라이브 신호 WLDV 및 워드 리세트 신호 WLRSTZ는, 상이한 메인 워드선 MWLX에 접속된 복수의 서브 워드 디코더 SWDEC에 공통으로 배선되어 있다. 예를 들면, 워드 드라이브 신호 WLDV<0> 및 워드 리세트 신호 WLRSTZ<0>는, 각 로우 블록 RBLK0-1에서, 256개의 서브 워드 디코더 SWDEC에 공통으로 배선된다. 다른 워드 드라이브 신호 WLDV<1-3> 및 워드 리세트 신호 WLRSTZ<1-3>도, 마찬가지이다.
도 13은, 도 12에 도시한 서브 워드 디코더 SWDEC의 레이아웃을 도시하고 있다. 도면에서, 굵은 선으로 둘러싸여지는 영역은 메탈 배선을 나타내고, 음영의 영역은 트랜지스터의 게이트 배선을 나타내고, 가는 실선으로 둘러싸여지는 영역은 확산층을 나타낸다. 확산층은, 트랜지스터의 소스 및 드레인을 형성한다. X 표시를 한 사각은, 메탈 배선을 확산층에 접속하는 컨택트를 나타낸다. 컨택트 CON1은, nMOS 트랜지스터 N1의 소스를 부전압선 VNN에 접속하고 있다. 컨택트 CON2는, nMOS 트랜지스터 N2의 소스를 부전압선 VNN에 접속하고 있다.
도 14는, 제1 실시 형태의 반도체 메모리 MEM의 일반적인 액세스 동작을 도시하고 있다. 도 14는, 도 13에 도시한 컨택트 CON1, CON2의 저항값이 정상인 경우의 통상 동작 모드에서의 파형을 나타내고 있다.
초기 상태에서는, 메인 워드선 MWLX의 고레벨 및 워드 리세트 신호 WLRSTZ의 고레벨에 의해, 도 12의 nMOS 트랜지스터 N1, N2가 온하고 있고, 서브 워드선 SWL은 저레벨로 유지되어 있다(도 14의 (a)). 메인 워드선 MWLX가 활성화되고, 도 12에 도시한 pMOS 트랜지스터 P1의 게이트는, 저레벨을 받는다(도 14의 (b)). 이 때, 워드 드라이브 신호선 WLDV는 저레벨이므로, pMOS 트랜지스터 P1은 오프하고 있다.
다음으로, 워드 리세트 신호 WLRSTZ가 저레벨로 변화하고, nMOS 트랜지스터 N2는 오프한다(도 14의 (c)). 다음으로, 워드 드라이브 신호선 WLDV가 고레벨로 변화하고, pMOS 트랜지스터 P1은 온한다(도 14의 (d)). pMOS 트랜지스터 P1의 온에 의해, 서브 워드선 SWL은 고레벨로 변화한다(도 14의 (e)). 그리고, 메모리 셀 MC의 트랜스퍼 트랜지스터가 온하고, 메모리 셀 MC로부터 비트선 BL(또는 /BL)에 데이터가 판독된다(도 14의 (f)). 그 후, 센스 앰프 제어 신호 SAEZ가 고레벨로 변화하고, 비트선쌍 BL, /BL의 전압차가 센스 앰프 SA에 의해 증폭된다(도 14의 (g)).
액세스 동작이 완료될 때, 우선 워드 드라이브 신호선 WLDV가 저레벨로 변화한다(도 14의 (h)). 이에 의해, pMOS 트랜지스터 P1을 통하여 워드 드라이브 신호선 WLDV의 저레벨이 서브 워드선 SWL에 전달되고, 서브 워드선 SWL의 전압은, 서서히 내려간다(도 14의 (i)). 다음으로, 워드 리세트 신호 WLRSTZ가 고레벨로 변화하고, nMOS 트랜지스터 N2가 온한다(도 14의 (j)). nMOS 트랜지스터 N2의 온에 의해, 서브 워드선 SWL의 전압은 더 저하한다(도 14의 (k)). 다음으로, 메인 워드선 MWLX가 고레벨로 변화하고, pMOS 트랜지스터 P1은 오프하고, nMOS 트랜지스터 N1은 온한다(도 14의 (l)). 그리고, 서브 워드선 SWL은 저레벨로 변화한다(도 14의 (m)). 이 후, 이퀄라이즈 제어 신호 EQZ가 고레벨로 변화하고, 비트선쌍 BL, /BL이 프리차지 전압 VPR로 이퀄라이즈된다(도 14의 (n)).
도 15는, 컨택트 CON1 또는 컨택트 CON2의 저항값이 높은 경우의 통상 동작 모드에서의 액세스 동작을 도시하고 있다. 도 14와의 차이는, 액세스 동작이 완료될 때의 서브 워드선 SWL의 파형(리세트 파형)이다. 서브 워드선 SWL의 파선의 파형은, 도 14의 파형을 나타내고 있다.
컨택트 CON1의 저항값이 높은 경우(도 15의 (a)), 메인 워드선 MWLX가 고레벨로 변화하고, nMOS 트랜지스터 N1이 온하여도, nMOS 트랜지스터 N1을 통하여 서브 워드선 SWL로부터 부전압선 VNN에 흐르는 전류는 작다. 이 때문에, 서브 워드선 SWL이 부전압 VNN으로 변화될 때까지 시간이 걸린다. 한편, 컨택트 CON2의 저항값이 높은 경우(도 15의 (b)), 워드 리세트 신호 WLRSTZ가 고레벨로 변화하고, nMOS 트랜지스터 N2이 온하여도, nMOS 트랜지스터 N2를 통하여 서브 워드선 SWL로부터 부전압선 VNN에 흐르는 전류는 작다. 이 때문에, 서브 워드선 SWL이 부전압 VNN으로 변화될 때까지 시간이 걸린다.
이퀄라이즈 제어 신호 EQZ가 고레벨로 변화하고, 비트선 BL(또는 /BL)이 프리차지 전압 VPR로 변화하기 시작하였을 때에, 서브 워드선 SWL의 전압(리세트 전압)이 부전압선 VNN에 내려가지 않는 경우, 즉 메모리 셀 MC의 트랜스퍼 트랜지스터가 오프하지 않는 경우, 메모리 셀 MC의 기억 노드의 전압이 프리차지 전압 VPR에 의해 변화하고, 메모리 셀 MC 내의 데이터가 파괴되어, 불량이 발생할 우려가 있다. 또한, 도면에 도시한 예에서는, 서브 워드선 SWL은, 프리차지의 개시 시에 대부분 부전압 VNN까지 내려가 있으므로, 불량은 발생하지 않는다. 이 때문에, 컨택트 CON1의 저항값이 높을 때에, 불량을 가속적으로 발생시키기 위해, 후술하는 제1 테스트 모드에 의해 가속 테스트가 실시된다. 마찬가지로, 컨택트 CON2의 저항값이 높을 때에, 불량을 가속적으로 발생시키기 위해, 후술하는 제2 테스트 모드에 의해 가속 테스트가 실시된다.
일반적으로, 메모리 MEM의 제조 시에 컨택트의 저항값이 기준값보다 높은 경우, 메모리 MEM의 사용과 함께 저항값이 서서히 상승하는 경우가 있다. 즉, 메모리 MEM의 제조 시에 컨택트 CON1, CON2의 저항값이 높으면, 메모리 MEM의 출하 후에 신뢰도 불량이 발생할 우려가 있다. 또한, 서브 워드선 SWL의 리세트 전압이 부전압선 VNN까지 내려가지 않는 불량은, nMOS 트랜지스터 N1, N2 중 어느 하나에서, 소스 영역을 형성하는 확산 저항이 높은 경우에도 발생한다. 혹은, nMOS 트랜 지스터 N1, N2 중 어느 하나에서, 게이트가 정상적으로 형성되지 않고, 트랜지스터 N1 또는 N2가 온하지 않는 경우에도 발생한다.
도 16은, 서브 워드 디코더 SWDEC의 배열의 일례를 나타내고 있다. 이 예에서는, 복수의 메인 워드선 MWL0X, MWL1X에 각각 대응하여 형성된 서브 워드 드라이버 SWDRV00-01 및 SWDRV10-11이, 공통의 워드 드라이브 신호선 WLDV0(또는 WLDV1) 및 워드 리세트 신호 WLRST0Z(또는 WLRST1Z)를 받고 있다. 서브 워드선 SWL에 접속된 메모리 셀 MC의 액세스 동작을 실행하는 경우, 서브 워드 디코더 SWDEC00은, 저레벨의 메인 워드선 MWL0X와 저레벨의 워드 리세트 신호 WLRST0Z를 받는다. 서브 워드 디코더 SWDEC10은, 고레벨의 메인 워드선 MWL1X와 저레벨의 워드 리세트 신호 WLRST0Z를 받는다. 서브 워드 디코더 SWDEC10의 컨택트 CON1의 저항값이 높은 경우, 메인 워드선 MWL0X를 장시간 저레벨로 유지함으로써, 서브 워드 디코더 SWDEC10에서는 메인 워드선 MWL1X가 고레벨임에도 불구하고, 서브 워드선 SWL10은 플로팅 상태로 된다. 서브 워드선 SWL10에 접속된 메모리 셀 MC의 트랜스퍼 트랜지스터가 약하게 온하면, 메모리 셀 MC에 유지되어 있는 데이터는 파괴된다. 따라서, 그 후의 판독 동작에서는 잘못된 데이터가 판독됨으로써, 컨택트 CON1의 불량을 검출 가능하다. 그러나, 불량을 검출하기 위해서는, 메인 워드선 MWL0X를 장시간 저레벨로 유지할 필요가 있어, 테스트 시간이 길어진다. 이 결과, 테스트 코스트는 상승한다.
또한, 도 16의 상태에서는, 서브 워드 디코더 SWDEC01은, 고레벨의 워드 리세트 신호 WLRST1Z를 받아 nMOS 트랜지스터 N2가 온한다. 서브 워드 디코더 SWDEC01의 컨택트 CON2의 저항값이 높은 경우, 메인 워드선 MWL0X를 장시간 저레벨로 유지함으로써, 서브 워드 디코더 SWDEC01에서는, 워드 리세트 신호 WLRST1Z가 고레벨임에도 불구하고, 서브 워드선 SWL01은 플로팅 상태로 된다. 이 때문에, 상술한 바와 마찬가지로, 서브 워드선 SWL01에 접속된 메모리 셀 MC의 트랜스퍼 트랜지스터가 약하게 온하고, 메모리 셀 MC에 유지되어 있는 데이터는 파괴된다. 이 경우에도, 컨택트 CON2의 불량을 검출 가능하지만, 메인 워드선 MWLX를 장시간 저레벨로 유지할 필요가 있어, 테스트 시간이 길어진다. 이 결과, 테스트 코스트는 상승한다.
도 17은, 제1 실시 형태의 시스템을 도시하고 있다. 또한, 후술하는 실시 형태에서도, 도 4와 동일한 시스템이 구성된다. 시스템은, 실리콘 기판 상에 집적된 시스템 인 패키지 SIP(System In Package)로서 형성되어 있다. SIP는, 도 1에 도시한 메모리 MEM과, 플래시 메모리 FLASH, 플래시 메모리 FLASH를 액세스하는 메모리 컨트롤러 MCNT 및 시스템 전체를 제어하는 CPU(컨트롤러)를 갖고 있다. CPU, 메모리 MEM 및 메모리 컨트롤러 MCNT는, 시스템 버스 SBUS에 의해 서로 접속되어 있다. SIP는, 외부 버스를 통하여 상위의 시스템 SYS에 접속된다. 시스템 SYS는, 예를 들면 휴대 전화 등의 휴대 기기이다. CPU는, 메모리 MEM을 액세스하기 위해, 칩 인에이블 신호 /CE1, 커맨드 신호 CMD, 어드레스 신호 AD 및 기입 데이터 신호 DQ를 출력하고, 메모리 MEM으로부터 판독 데이터 신호 DQ를 수신한다.
도 18은, 제1 실시 형태의 테스트 시스템을 도시하고 있다. 우선, 반도체 제조 공정에 의해 반도체 웨이퍼 WAF 상에 복수의 메모리 MEM이 형성된다. 메모리 MEM은, 웨이퍼 WAF로부터 잘라내어지기 전에 LSI 테스터 TEST에 의해 테스트된다. LSI 테스터 TEST로부터는 제어 신호뿐만 아니라, 전원 전압 VDD 및 접지 전압 VSS가 공급된다. 메모리 MEM은, 예를 들면 도시하지 않은 프로브 카드의 프로브 PRB를 통하여 LSI 테스터 TEST에 접속된다. 도면에서는, 1개의 메모리 MEM이 LSI 테스터 TEST에 접속되어 있지만, 복수의 메모리 MEM(예를 들면, 4개)을 LSI 테스터 TEST에 한번에 접속하여도 된다. LSI 테스터 TEST에 한번에 접속하는 메모리 MEM의 수는, LSI 테스터 TEST의 단자수와 메모리 MEM의 단자수에 의존한다. LSI 테스터 TEST는, 칩 인에이블 신호 /CE1, 커맨드 신호 CMD, 어드레스 신호 AD 및 기입 데이터 신호 DQ를 메모리 MEM에 공급하고, 판독 데이터 신호 DQ를 메모리 MEM으로부터 받는다.
도 19는, 통상 동작 모드에서의 액세스 동작을 도시하고 있다. 이 예에서는, 판독 커맨드 RD 또는 기입 커맨드 WR이 공급되고, 또는 리프레시 요구 RREQ가 발생하고, 로우 블록 RBLK0의 판독 동작, 기입 동작 또는 리프레시 동작이 실행된다. 액세스 요구로부터 액세스 동작이 완료될 때까지의 액세스 사이클 시간은, 예를 들면 100ns이다.
우선, 액세스 요구 RD, WR 또는 RREQ에 응답하여 도 5의 액티브 신호 ACTX가 생성되고, 기본 타이밍 신호 RASZ, ROMLZ, 비트 제어 신호 BLTZ, BLTX, 이퀄라이즈 제어 신호 EQZ, 워드 제어 신호 WLONZ 및 센스 앰프 제어 신호 SAEZ가 순차적으로 활성화된다(도 19의 (a)). 통상 동작 모드 중, 테스트 프리차지 신호 TMRPREX는 고레벨로 유지된다(도 19의 (b)).
기본 타이밍 신호 RASZ에 동기하여 로우 어드레스 신호 RAD에 대응하는 블록 선택 신호 DBLKSEL이 활성화된다(도 19의 (c)). 비트 제어 신호 BLTX에 동기하여 워드 제어 신호 WLONZ, 디코드 신호 X23P, X456P, X789P 및 블록 선택 신호 BLKSELX, BLKSELZ가 순차적으로 활성화된다(도 19의 (d)). 다음으로, 디코드 신호 X23P, X456P, X789P에 대응하는 메인 워드선 MWLX가 활성화된다(도 19의 (e)). 블록 선택 신호 BLKSELZ에 동기하여 프리차지 신호 PRCHX 및 프리차지 제어 신호 BRS(이 예에서는 BRS0)가 비활성화된다(도 19의 (f)). 프리차지 제어 신호 BRS0의 비활성화에 의해, 액세스 동작을 실행하는 비트선 BL, /BL과 프리차지 전압선 VPR의 접속이 해제된다. 또한, 블록 선택 신호 BLKSELZ에 동기하여, 액세스 동작을 실행하지 않는 비트선 BL, /BL에 대응하는 스위치 제어 신호 BT(이 예에서는 BT1)가 비활성화된다(도 19의 (g)). 또한, 블록 선택 신호 BLKSELZ에 동기하여 워드 리세트 신호 WLRSTPX가 비활성화된다(도 19의 (h)).
워드 리세트 신호 WLRSTPX의 비활성화에 동기하여, 액세스 동작에 관계되는 워드 드라이브 신호선 WLDV가 고레벨로 변화하고, 워드 리세트 신호 WLRSTZ가 저레벨로 변화한다(도 19의 (i)). 이 후, 도 14와 마찬가지로, 서브 워드선 SWL이 활성화되고, 메모리 셀 MC로부터 비트선 BL(또는 /BL)에 데이터가 판독된다(도 19의 (j)). 또한, 워드 제어 신호 WLONZ의 활성화로부터 소정 시간 후에 센스 앰프 제어 신호 SAEZ가 활성화되고(도 19의 (k)), 비트선쌍 BL, /BL의 전압차(메모리 셀 MC로부터 비트선 BL(또는 /BL)에 판독된 신호량)가 센스 앰프 SA에 의해 증폭된다(도 19의 (l)).
액세스 동작의 개시로부터 소정 시간 후에 프리차지 신호 PREX가 일시적으로 활성화되고(도 19의 (m)), 기본 타이밍 신호 RASZ가 비활성화된다(도 19의 (n)). 기본 타이밍 신호 RASZ의 비활성화에 동기하여, 워드 제어 신호 WLONZ, 블록 선택 신호 DBLKSEL, 기본 타이밍 신호 ROMLZ, 비트 제어 신호 BLTZ, BLTX, 이퀄라이즈 제어 신호 EQZ가 순차적으로 비활성화된다(도 19의 (o)). 블록 선택 신호 DBLKSEL의 비활성화에 동기하여 워드 인에이블 신호 WLENZ 및 디코드 신호 X23P, X456P, X789P가 순차적으로 비활성화된다(도 19의 (p)). 워드 제어 신호 WLONZ의 비활성화에 동기하여 워드 리세트 신호 WLRSTPX가 활성화된다(도 19의 (q)). 워드 리세트 신호 WLRSTPX의 활성화에 동기하여 워드 드라이브 신호선 WLDV가 저레벨로 변화하고, 워드 리세트 신호 WLRSTZ가 고레벨로 변화한다(도 19의 (r)). 이 후, 도 14와 마찬가지로, 워드 드라이브 신호선 WLDV 및 워드 리세트 신호 WLRSTZ에 의해, 서브 워드선 SWL이 저레벨로 변화하고, 메모리 셀 MC의 기억 노드(캐패시터)와 비트선 BL(또는 /BL)의 접속이 해제된다(도 19의 (s)).
다음으로, 이퀄라이즈 제어 신호 EQZ의 활성화에 동기하여, 센스 앰프 제어 신호 SAEZ, 블록 선택 신호 BLKSELX, BLKSELZ가 순차적으로 비활성화되고, 프리차지 신호 PRCHX 및 프리차지 제어 신호 BRS(이 예에서는 BRS0)가 활성화된다(도 19의 (t)). 그리고, 비트선 BL, /BL은, 프리차지 전압선 VPR에 접속되고, 프리차지 전압 VPR로 변화된다(도 19의 (u)).
도 20은, 제1 테스트 모드에서의 액세스 동작을 도시하고 있다. 도 19와 동일한 동작에 대해서는 상세한 설명은 생략한다. 도 20의 동작은, 도 18에 도시한 테스터 TEST가 메모리 MEM을 액세스함으로써 실시된다. 신호 RASZ, MWLX, SWL, WLRSTPX, WLDV 및 WLRST에 나타낸 파선은, 통상 동작 모드 중의 파형을 나타내고 있다. 제1 테스트 모드에서는, 예를 들면 LSI 테스터 TEST로부터 로우 블록 RBLK0에 대한 기입 커맨드 WR이 공급된다. 또한, 메모리 셀 MC에 기대값이 이미 기입되어 있는 경우, 판독 커맨드 RD를 공급하여도 된다. 액세스 요구부터 액세스 동작이 완료될 때까지의 액세스 사이클 시간은, 예를 들면 100ns이다.
제1 테스트 모드에서는, 센스 앰프 제어 신호 SAEZ는, 도 6의 지연 회로 DLY4에 의해, 통상 동작 모드보다도 늦게 활성화된다(도 20의 (a)). 테스트 프리차지 신호 TMRPREX는, 기본 타이밍 신호 ROMLZ에 동기하여 저레벨로부터 고레벨로 비활성화된다(도 20의 (b)). 워드 인에이블 신호 WLENZ는, 비트 제어 신호 BLTX가 아니라, 워드 제어 신호 WLONZ에 동기하여 활성화된다(도 20의 (c)). 이에 의해, 메인 워드선 MWLX 및 서브 워드선 SWL의 활성화 타이밍은 통상 동작 모드에 비해 늦다(도 20의 (d, e)). 즉, 제1 테스트 모드에서는, 액세스 동작의 개시 시에메인 워드선 MWLX, 서브 워드선 SWL 및 센스 앰프 제어 신호 SAEZ의 활성화 타이밍이, 통상 동작 모드에 비해 늦어진다. 또한, 그 이유는, 도 21에서 설명한다.
다음으로, 액세스 동작의 개시로부터 소정 시간 후에 프리차지 신호 PREX가 일시적으로 활성화되면, 테스트 프리차지 신호 TMRPREX는 저레벨로 활성화된다(도 20의 (f)). 테스트 프리차지 신호 TMRPREX의 활성화에 동기하여, 프리차지 신호 PRCHX가 활성화되고(도 20의 (g)), 메인 워드선 MWLX가 비활성화된다(도 20의 (h)). 또한, 도 11의 서브 워드 제어 회로 SWCTL은, 제1 테스트 모드 중에 워드 리세트 신호 WLRSTPX의 활성화를 금지한다(도 20의 (i)). 이 이후, 제1 테스트 모드 중, 워드 드라이브 신호 WLDV는 고레벨로 유지되고, 워드 리세트 신호 WLRSTZ는 저레벨로 유지된다(도 20의 (j)).
이에 의해, 제1 테스트 모드에서는, 서브 워드선 SWL은 메인 워드선 MWLX의 고레벨로의 변화만에 의해, 즉 도 12의 nMOS 트랜지스터 N1만에 의해 저레벨로 변화한다(도 20의 (k)). 서브 워드선 SWL의 비활성화 타이밍을 통상 동작 모드 시와 맞추기 위해, 메인 워드선 MWLX의 비활성화 타이밍은, 도 19에 비해 빠르게 설정된다.
컨택트 CON1의 저항값이 정상인 경우, 서브 워드선 SWL은, 도 19보다 약간 늦게 저레벨(리세트 레벨)로 변화된다. 서브 워드선 SWL의 늦은 리세트 타이밍을 고려하여, 제1 테스트 모드에서는 서브 워드선 SWL의 비활성화를 상대적으로 빠르게 하고 있다. 바꿔 말하면, 서브 워드선 SWL의 비활성화부터 비트선 BL, /BL의 프리차지가 개시되기(프리차지 제어 신호 BRS의 상승 엣지)까지의 시간을, 통상 동작 모드에 비해 길게 하고 있다. 따라서, 컨택트 CON1의 저항값이 정상인 서브 워드 디코더 SWDEC를 이용한 액세스 동작(기입 동작 또는 판독 동작)에서, 서브 워드선 SWL이 완전히 리세트되기 전에 비트선 BL, /BL이 프리차지되는 것을 방지할 수 있다. 즉, 정상적인 서브 워드 디코더 SWDEC에 대응하는 메모리 셀 MC에 유지된 데이터가 파괴되는 것을 방지할 수 있다.
한편, 컨택트 CON1의 저항값이 정상값보다 높은 경우, 도면에 굵은 실선으로 나타낸 바와 같이, 서브 워드선 SWL은, 서서히 저레벨로 변화한다. 프리차지 제어 신호 BRS의 상승 엣지의 타이밍에서, 서브 워드선 SWL의 레벨이, 저레벨 전압 VNN보다 높은 경우, 메모리 셀 MC의 트랜스퍼 트랜지스터가 약하게 온하고, 메모리 셀 MC에 유지되어 있는 데이터는 파괴된다. 데이터의 파괴, 즉 컨택트 CON1의 저항값의 이상은, 다음 판독 동작에서 메모리 셀 MC로부터 판독된 데이터가 기대값과 상이한 것으로 판단된다. 이와 같이, 제1 테스트 모드에서는 2회의 액세스 사이클(이 예에서는 200ns)을 실행함으로써, 서브 워드 디코더 SWDEC의 컨택트 CON1의 저항값이 정상값보다 높은지의 여부를 판정할 수 있다. 불량의 서브 워드 디코더 SWDEC는, 그 후의 구제 행정에서, 용장 회로로 치환된다.
또한, 제1 테스트 모드에서는, 후술하는 도 22에 도시한 바와 같이, 선택되는 메인 워드선 MWLX의 값을 순차적으로 갱신하면서, 복수의 액세스 동작을 연속하여 실행하여도 된다. 또한, 제1 테스트 모드에서는, 모드 레지스터(12)의 리프레시 금지 비트를 세트하고, 셀프 리프레시 동작을 금지한다. 이에 의해, 제1 테스트 모드 중에, 리프레시 동작에 의해 의도하지 않은 워드 드라이브 신호 WLDV 및 워드 리세트 신호 WLRSTZ의 레벨이 고정되는 것을 방지할 수 있다.
도 21은, 제1 테스트 모드에서의 다른 액세스 동작을 도시하고 있다. 도 21의 동작은, 도 18에 도시한 테스터 TEST가 메모리 MEM을 액세스함으로써 실시된다. 도 21은, 도 20에 도시한 테스트 후, 제1 테스트 모드에 엔트리한 상태에서, 별도의 서브 워드 디코더 SWDEC의 불량을 검출할 때의 액세스 동작의 파형을 나타내고 있다. 이 때문에, 워드 리세트 신호 WLRSTPX 및 워드 드라이브 신호선 WLDV는 고레벨로 고정되고, 워드 리세트 신호선 WLRSTZ는 저레벨로 고정된다(도 21의 (a)). 그 밖의 파형은, 도 20과 동일하다.
도 21의 액세스 동작은, 도 16에 도시한 바와 같이, 서로 다른 메인 워드선 MWLX에 접속된 복수의 서브 워드 디코더 SWDEC에, 공통의 워드 드라이브 신호선 WLDV0(또는 WLDV1) 및 워드 리세트 신호선 WLRST0Z(또는 WLRST1Z)가 접속되어 있는 경우에 유효하다.
예를 들면, 도 20의 액세스 동작에 의해, 도 16의 서브 워드선 SWL00이 액세스되고, 서브 워드 디코더 SWDEC00이 테스트된다. 테스트 후, 워드 드라이브 신호선 WLDV0은 고레벨로 고정되고, 워드 리세트 신호 WLRST0Z는 저레벨로 고정된다. 이 상태에서, 도 21의 액세스 동작에 의해 서브 워드선 SWL10을 액세스함으로써, 서브 워드 디코더 SWDEC10의 테스트를 실시할 수 있다. 도 12에 도시한 바와 같이, 한 쌍의 워드 드라이브 신호선 WLDV 및 워드 리세트 신호선 WLRSTZ는, 메인 워드선 MWLX가 서로 다른 256개의 서브 워드 디코더 SWDEC에 접속되어 있다. 따라서, 제1 테스트 모드에서, 메인 워드선 MWLX를 순차적으로 절환하여 액세스 동작을 실행함으로써, 복수의 서브 워드 디코더 SWDEC를 테스트할 수 있다. 본 실시 형태에서는, 제1 테스트 모드에 8회(각 로우 블록 RBLK0-1당 4회) 엔트리함으로써, 모든 서브 워드 디코더 SWDEC를 테스트할 수 있다.
또한, 제1 테스트 모드에서의 2회째 이후의 액세스 동작에서는, 워드 드라이브 신호 WLDV는 고레벨로 고정되기 때문에, 서브 워드선 SWL은 워드 드라이브 신호 WLDV가 고레벨로 변화될 때가 아니라, 메인 워드선 MWLX가 저레벨로 변화될 때에 활성화된다(도 21의 (b)). 메인 워드선 MWLX가 도 19의 (e)에 도시한 타이밍에서 활성화되면, 서브 워드선 SWL의 활성화 타이밍이 상대적으로 빠르게 된다. 서브 워드선 SWL이, 비트선 BL, /BL의 프리차지 동작이 정지되기 전에 활성화되면, 메모리 셀 MC에 유지된 데이터는 파괴된다. 이를 방지하기 위해, 제1 테스트 모드에서는, 메인 워드선 MWLX의 활성화 타이밍을 통상 동작 모드에 비해 느리게 하고 있다(도 21의 (c)).
도 22는, 제1 테스트 모드에서의 동작을 도시하고 있다. 도 22의 플로우는, 도 18에 도시한 테스터 TEST의 테스트 프로그램에 의해 실시된다. 우선, 테스터 TEST는, 스텝 S10에서, 모드 레지스터 설정 커맨드 MRS와 함께 어드레스 신호 AD를 메모리 MEM에 공급하여 리프레시 금지 비트를 세트한다(REFDIS=고레벨). 이에 의해, 제1 테스트 모드 중에 리프레시 동작이 실행되는 것을 방지할 수 있어, 의도하지 않은 워드 드라이브 신호 WLDV 및 워드 리세트 신호 WLRSTZ의 레벨이 고정되는 것을 방지할 수 있다. 다음으로, 스텝 S12에서, 테스터 TEST 내부의 레지스터 등을 이용하여, 액세스하는 서브 워드선 SWL 및 메인 워드선 MWLX를 나타내는 값이 각각 "0"으로 세트된다.
다음으로, 스텝 S14에서, 모드 레지스터 설정 커맨드 MRS와 함께 어드레스 신호 AD를 메모리 MEM에 공급하고, 모드 레지스터(12) 내의 제1 테스트 모드를 나타내는 TEST1 비트를 세트한다. TEST1 비트의 세트에 의해, 메모리 MEM의 동작 모드는, 통상 동작 모드로부터 제1 테스트 모드로 이행한다. 이 후, 스텝 S16에서, 도 20 및 도 21에 도시한 액세스 동작이 실행된다. 1회의 액세스 동작이 완료된 후, 스텝 S18에서, 메인 워드선 MWLX를 나타내는 값이 "1" 증가된다. 스텝 S20에 서, 메인 워드선 MWLX를 나타내는 값이 최대값을 초과하지 않는 경우, 처리는 스텝 S16으로 되돌아간다. 메인 워드선 MWLX를 나타내는 값이 최대값을 초과한 경우, 처리는 스텝 S22로 이행한다.
스텝 S22에서, 모드 레지스터 설정 커맨드 MRS에 의해 모드 레지스터(12) 내의 TEST1 비트를 리세트한다. 메모리 MEM은, 제1 테스트 모드로부터 엑시트되어, 통상 동작 모드로 되돌아간다. 이에 의해, 고레벨로 고정되어 있는 워드 드라이브 신호 WLDV는 저레벨로 되돌아가고, 저레벨로 고정되어 있는 워드 리세트 신호 WLRSTZ는 고레벨로 되돌아간다. 즉, 서브 워드 제어 회로 SWCTL, 서브 워드 드라이버 SWDRV 및 서브 워드 디코더 SWDEC가 초기화된다.
다음으로, 스텝 S24에서, 메인 워드선 MWLX를 나타내는 값이 "0"으로 세트된다. 스텝 S26에서, 서브 워드선 SWL을 나타내는 값이 "1" 증가된다. 스텝 S28에서, 서브 워드선 SWL을 나타내는 값이 최대값을 초과하지 않는 경우, 처리는 스텝 S14로 되돌아간다. 서브 워드선 SWL을 나타내는 값이 최대값을 초과한 경우, 모든 서브 워드 디코더 SWDEC를 테스트하였다고 판단하고, 처리는 스텝 S30으로 이행한다.
스텝 S30에서, 모드 레지스터 설정 커맨드 MRS에 의해 리프레시 금지 비트가 리세트되고(REFDIS=고레벨), 리프레시 동작의 실행이 허가된다. 이에 의해, 이후의 처리에서, 리프레시 동작이 실행되지 않음으로써 메모리 셀 MC에 유지되어 있는 데이터가 파괴되는 것을 방지할 수 있다.
스텝 S32에서, 모든 서브 워드선 SWL이 순차적으로 액세스되고, 판독 동작이 실행된다. 메모리 셀 MC로부터 각각 판독되는 값이 기대값과 비교되어, 서브 워드 디코더 SWDEC의 컨택트 CON1이 불량인지의 여부가 판정된다. 불량이라고 판정된 서브 워드 디코더 SWDEC는, 용장 회로를 이용하여 구제된다. 상술한 바와 같이, 본 실시 형태에서는 제1 테스트 모드에 8회(각 로우 블록 RBLK0-1당 4회) 엔트리함으로써, 모든 서브 워드 디코더 SWDEC를 테스트할 수 있다.
도 23은, 제2 테스트 모드에서의 액세스 동작을 도시하고 있다. 도 19와 동일한 동작에 대해서는 상세한 설명은 생략한다. 신호 PCHX, MWLX에 나타낸 파선은, 통상 동작 모드 중의 파형을 나타내고 있다. 제2 테스트 모드에서는, 예를 들면, LSI 테스터 TEST로부터 로우 블록 RBLK0에 대한 기입 커맨드 WR이 공급된다. 또한, 메모리 셀 MC에 기대값이 이미 기입되어 있는 경우, 판독 커맨드 RD를 공급하여도 된다. 액세스 요구부터 액세스 동작이 완료될 때까지의 액세스 사이클 시간은, 예를 들면 100ns이다. 또한, 제2 테스트 모드에서도, 모드 레지스터(12)의 리프레시 금지 비트를 세트하고, 셀프 리프레시 동작을 금지한다. 이에 의해, 제2 테스트 모드 중에, 리프레시 동작에 의해 의도하지 않은 메인 워드선 MWLX가 저레벨로 고정되는 것을 방지할 수 있어, 복수의 서브 워드선 SWL이 동시에 활성화되는 것을 방지할 수 있다.
제2 테스트 모드 중, 도 9에 도시한 블록 제어 회로 RBLKCTL은, 프리차지 신호 PRCHX를 고레벨로 고정한다(도 23의 (a)). 이에 의해, 한번 활성화된 메인 워드선 MWLX는 비활성화되지 않고, 저레벨을 유지한다(도 23의 (b)). 저레벨의 메인 워드선 MWLX에 의해, 서브 워드 디코더 SWDEC의 nMOS 트랜지스터 N1(도 12)은, 최 초의 액세스 동작이 개시된 후, 항상 오프된다.
이에 의해, 제2 테스트 모드에서는, 서브 워드선 SWL은 워드 리세트 신호선 WLRSTZ의 고레벨로의 변화만에 의해, 즉 도 12의 nMOS 트랜지스터 N2만에 의해 저레벨로 변화한다(도 23의 (c)). 서브 워드선 SWL의 리세트는, 도 19와 마찬가지로, 워드 리세트 신호선 WLRSTZ의 고레벨로의 변화에 의해 개시된다. 이 때문에, 컨택트 CON2의 저항값이 정상인 경우, 비트선 BL, /BL은 서브 워드선 SWL이 완전히 리세트된 후에 프리차지된다(도 23의 (d)). 즉, 정상적인 서브 워드 디코더 SWDEC에 대응하는 메모리 셀 MC에 유지된 데이터가 파괴되는 것을 방지할 수 있다.
한편, 컨택트 CON2의 저항값이 정상값보다 높은 경우, 도면에 굵은 실선으로 나타낸 바와 같이, 서브 워드선 SWL은, 서서히 저레벨로 변화한다. 프리차지 제어 신호 BRS의 상승 엣지의 타이밍에서, 서브 워드선 SWL의 레벨이, 저레벨 전압 VNN보다 높은 경우, 메모리 셀 MC의 트랜스퍼 트랜지스터가 약하게 온하고, 메모리 셀 MC에 유지되어 있는 데이터는 파괴된다. 데이터의 파괴, 즉 컨택트 CON2의 저항값의 이상은, 다음 판독 동작에서 기대값을 메모리 셀 MC로부터 판독되지 못하게 함으로써 판단된다. 이와 같이, 제2 테스트 모드에서는, 2회의 액세스 사이클(이 예에서는 200ns)을 실행함으로써, 서브 워드 디코더 SWDEC의 컨택트 CON2의 저항값이 정상값보다 높은지의 여부를 판정할 수 있다. 불량의 서브 워드 디코더 SWDEC는, 그 후의 구제 행정에서, 용장 회로로 치환된다.
이상, 제1 실시 형태에서는, 제1 테스트 모드 중에, 서브 워드 디코더 SWDEC의 nMOS 트랜지스터 N2를 강제적으로 오프함으로써, 서브 워드 디코더 SWDEC의 동 작 불량을 간이하면서 또한 단시간에 검출할 수 있다. 마찬가지로, 제2 테스트 모드 중에, 서브 워드 디코더 SWDEC의 nMOS 트랜지스터 N1을 강제적으로 오프함으로써, 서브 워드 디코더 SWDEC의 동작 불량을 간이하면서 또한 단시간에 검출할 수 있다. nMOS 트랜지스터 N1, N2의 강제적인 오프에 의해, 가속 테스트를 실시할 수 있으므로, 반도체 메모리의 신뢰도 불량의 발생률을 낮출 수 있다.
도 24는, 제2 실시 형태를 도시하고 있다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 본 실시 형태에서는, 반도체 메모리 MEM은 DRAM이다. 반도체 메모리 MEM은, 제1 실시 형태의 커맨드 디코더(10), 코어 제어 회로(16), 리프레시 타이머(18), 어드레스 버퍼(24) 대신에 커맨드 디코더(10A), 코어 제어 회로(16A), 리프레시 타이머(18A), 어드레스 버퍼(24A)를 갖고 있다. 그 밖의 구성은, 제1 실시 형태와 동일하다. 메모리 MEM은, 도시하지 않은 불량의 메모리 셀 등을 구제하기 위한 용장 회로, 용장 퓨즈 회로 및 용장 제어 회로를 갖고 있다. 상술한 도 2 내지 도 23은, 본 실시 형태에도 적용된다. 단, 도 17에 도시한 시스템 및 도 18에 도시한 테스트 시스템에서, DRAM을 액세스하기 위한 신호가 메모리 MEM에 공급된다.
커맨드 디코더(10A)는, 칩 셀렉트 신호 /CS 및 커맨드 신호 CMD의 논리 레벨에 따라서 인식한 커맨드를, 메모리 코어(30)의 액세스 동작을 실행하기 위해 판독 커맨드 RD, 기입 커맨드 WR 및 리프레시 커맨드 REF(외부 리프레시 요구) 또는 모드 레지스터(12)를 설정하기 위한 모드 레지스터 설정 커맨드 MRS 등으로서 출력한 다. 칩 셀렉트 신호 /CS의 기능은, 칩 인에이블 신호 /CE1과 동일하다. 커맨드 신호 CMD는, 예를 들면 라이트 인에이블 신호 /WE, 로우 어드레스 스트로브 신호 /RAS 및 컬럼 어드레스 스트로브 신호 /CAS를 포함한다.
코어 제어 회로(16A)는, 제1 실시 형태의 코어 제어 회로(16)로부터 아비터 ARB를 제외하여 구성되어 있다. 리프레시 신호 REFZ는, 리프레시 커맨드 REF 또는 리프레시 요구 RREQ에 응답하여 생성된다. 리프레시 타이머(18A)는, 셀프 리프레시 모드를 나타내는 셀프 리프레시 신호 SR를 받고 있는 동안만, 발진 신호 OSC를 생성한다. 발진 신호 OSC는, 판독 커맨드 RD, 기입 커맨드 WR 및 리프레시 커맨드 REF가 공급 가능한 통상 동작 모드 중에 생성되지 않는다. 셀프 리프레시 모드는, 통상 동작 모드 중, 셀프 리프레시 커맨드를 받았을 때에 엔트리된다.
어드레스 버퍼(24A)는, 공통의 어드레스 단자에 순차적으로 공급되는 로우 어드레스 신호 RAD와 컬럼 어드레스 신호 CAD를 받는다. 즉, 이 메모리 MEM은, 어드레스 멀티플렉스 방식을 채용하고 있다. 이상, 제2 실시 형태에서도, 상술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 즉, DRAM에서도, nMOS 트랜지스터 N1, N2의 강제적인 오프에 의해, 가속 테스트를 실시할 수 있어, 반도체 메모리의 신뢰도 불량의 발생률을 낮출 수 있다.
또한, 상술한 실시 형태에서는, 본 발명을 클럭 비동기식의 반도체 메모리에 적용하는 예에 대해 설명하였다. 본 발명은 이러한 실시 형태에 한정되는 것은 아니다. 예를 들면, 본 발명을, 클럭 동기식의 반도체 메모리에 적용하여도 된다.
이상의 실시 형태에서 설명한 발명을 정리하여, 부기로서 개시한다.
<부기 1>
데이터의 기억부와 트랜스퍼 트랜지스터를 갖는 복수의 메모리 셀과,
상기 트랜스퍼 트랜지스터의 게이트에 접속된 복수의 서브 워드선과,
상기 트랜스퍼 트랜지스터를 통하여 상기 기억부에 접속되는 비트선과,
상기 서브 워드선에 대응하여 설치되고, 상기 서브 워드선을 고레벨 전압선에 접속하기 위해 메인 워드선이 활성화 레벨일 때에 온하는 제1 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 상기 메인 워드선이 비활성화 레벨일 때에 온하는 제2 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 워드 리세트 신호선이 활성화 레벨일 때에 온하는 제3 스위치를 갖는 복수의 서브 워드 디코더와,
테스트 모드 중에 상기 제2 스위치 및 상기 제3 스위치 중 어느 하나가 온하는 것을 금지하기 위해, 상기 메인 워드선의 비활성화 및 상기 워드 리세트 신호선의 활성화 중 어느 하나를 금지하는 리세트 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
<부기 2>
부기 1에 기재된 반도체 메모리에서,
상기 서브 워드선에 대응하여 설치되고, 어드레스 신호가 상기 서브 워드선을 나타낼 때에 타이밍 신호의 활성화에 동기하여 대응하는 워드 리세트 신호선을 비활성화 레벨로 리세트하는 리세트부와, 상기 타이밍 신호의 비활성화에 동기하여 대응하는 워드 리세트 신호선을 활성화 레벨로 세트하는 세트부와, 상기 테스트 모 드 중에, 상기 세트부에 의한 세트를 금지하는 세트 금지부를 갖는 서브 워드 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
<부기 3>
부기 1에 기재된 반도체 메모리에서,
상기 메모리 셀의 비액세스 중을 나타내는 프리차지 제어 신호의 활성화 중에, 상기 비트선을 프리차지 전압선에 접속하는 프리차지 회로와,
상기 프리차지 제어 신호를 생성함과 함께, 상기 메인 워드선의 비활성화부터 상기 비트선의 프리차지를 개시할 때까지의 시간을 길게 하기 위해, 상기 테스트 모드 중에 상기 프리차지 제어 신호의 활성화 타이밍을 통상 동작 모드에 비해 늦추는 타이밍 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
<부기 4>
부기 1에 기재된 반도체 메모리에서,
어드레스 신호가 상기 메인 워드선을 나타낼 때에 제1 타이밍 신호의 활성화에 동기하여 상기 메인 워드선을 활성화 레벨로 세트하는 세트부와, 제2 타이밍 신호의 활성화에 동기하여 상기 메인 워드선을 비활성화 레벨로 리세트하는 리세트부를 갖는 메인 워드 디코더와,
상기 제2 타이밍 신호를 생성함과 함께, 상기 메인 워드선의 비활성화부터 상기 비트선의 프리차지를 개시할 때까지의 시간을 길게 하기 위해, 상기 테스트 모드 중에 상기 제2 타이밍 신호의 활성화 타이밍을 통상 동작 모드에 비해 빠르게 하는 타이밍 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
<부기 5>
부기 1에 기재된 반도체 메모리에서,
어드레스 신호가 상기 메인 워드선을 나타낼 때에 제1 타이밍 신호의 활성화에 동기하여 상기 메인 워드선을 활성화 레벨로 세트하는 세트부와, 제2 타이밍 신호의 활성화에 동기하여 상기 메인 워드선을 비활성화 레벨로 리세트하는 리세트부를 갖는 메인 워드 디코더와,
상기 제1 타이밍 신호를 생성함과 함께, 상기 비트선의 프리차지의 정지부터 상기 메인 워드선의 활성화까지의 시간을 길게 하기 위해, 상기 테스트 모드 중에 상기 제1 타이밍 신호의 활성화 타이밍을 통상 동작 모드에 비해 늦추는 타이밍 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
<부기 6>
부기 5에 기재된 반도체 메모리에서,
상기 비트선에 접속되고, 상기 메모리 셀로부터 상기 비트선에 판독된 데이터의 신호량을 센스 앰프 제어 신호의 활성화 중에 증폭하는 센스 앰프와,
상기 센스 앰프 제어 신호를 생성함과 함께, 상기 테스트 모드 중에 상기 센스 앰프 제어 신호의 활성화 타이밍을 통상 동작 모드에 비해 늦추는 타이밍 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
<부기 7>
부기 1에 기재된 반도체 메모리에서,
어드레스 신호가 상기 메인 워드선을 나타낼 때에 제1 타이밍 신호의 활성화 에 동기하여 상기 메인 워드선을 활성화 레벨로 세트하는 세트부와, 제2 타이밍 신호의 활성화에 동기하여 상기 메인 워드선을 비활성화 레벨로 리세트하는 리세트부를 갖는 메인 워드 디코더와,
통상 동작 모드 중에 액세스 요구에 응답하여 상기 제2 타이밍 신호를 소정 기간 비활성화하고, 상기 테스트 모드 중에 상기 제2 타이밍 신호를 비활성화 레벨로 고정하는 리세트 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
<부기 8>
부기 1에 기재된 반도체 메모리에서,
메모리 셀의 리프레시 동작을 실행하기 위한 리프레시 요구를 주기적으로 생성하는 리프레시 요구 생성 회로와,
상기 테스트 모드 중에, 리프레시 동작을 금지하는 리프레시 금지 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
<부기 9>
데이터의 기억부와 트랜스퍼 트랜지스터를 갖는 복수의 메모리 셀과,
상기 트랜스퍼 트랜지스터의 게이트에 접속된 복수의 서브 워드선과,
소정수의 서브 워드선마다 공통으로 배선된 복수의 메인 워드선과,
상기 트랜스퍼 트랜지스터를 통하여 상기 기억부에 접속되는 비트선과,
상기 서브 워드선에 대응하여 설치되고, 상기 서브 워드선을 고레벨 전압선에 접속하기 위해 상기 메인 워드선 중 어느 하나가 활성화 레벨일 때에 온하는 제 1 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 상기 메인 워드선 중 어느 하나가 비활성화 레벨일 때에 온하는 제2 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 워드 리세트 신호선이 활성화 레벨일 때에 온하는 제3 스위치를 갖는 서브 워드 디코더와,
테스트 모드 중에 상기 제3 스위치가 온하는 것을 금지하기 위해 상기 워드 리세트 신호선의 활성화를 금지하는 리세트 제어 회로를 구비한 반도체 메모리의 테스트 방법으로서,
상기 반도체 메모리를 상기 테스트 모드에 엔트리하고,
상기 메인 워드선 중 어느 하나를 활성화하여 액세스 동작을 실시하고,
상기 반도체 메모리를 상기 테스트 모드로부터 엑시트하고,
상기 메인 워드선 중 어느 하나를 활성화하여 판독 동작을 실시하고,
상기 메모리 셀로부터 판독된 데이터가 기대값과 상이할 때에, 대응하는 서브 워드 디코더의 불량을 검출하는 것을 특징으로 하는 반도체 메모리의 테스트 방법.
<부기 10>
부기 9에 기재된 반도체 메모리의 테스트 방법에서,
상기 반도체 메모리를 상기 테스트 모드에 엔트리한 후에, 활성화하는 상기 메인 워드선을 순차적으로 바꾸면서 액세스 동작을 실시하고,
상기 반도체 메모리를 상기 테스트 모드로부터 엑시트한 후에, 활성화하는 상기 메인 워드선을 순차적으로 바꾸면서 판독 동작을 실시하는 것을 특징으로 하 는 반도체 메모리의 테스트 방법.
<부기 11>
반도체 메모리와, 반도체 메모리를 액세스하는 컨트롤러를 구비한 시스템으로서,
상기 반도체 메모리는,
데이터의 기억부와 트랜스퍼 트랜지스터를 갖는 복수의 메모리 셀과,
상기 트랜스퍼 트랜지스터의 게이트에 접속된 복수의 서브 워드선과,
상기 트랜스퍼 트랜지스터를 통하여 상기 기억부에 접속되는 비트선과,
상기 서브 워드선에 대응하여 설치되고, 상기 서브 워드선 중 어느 하나를 고레벨 전압선에 접속하기 위해 메인 워드선이 활성화 레벨일 때에 온하는 제1 스위치와, 상기 서브 워드선 중 어느 하나를 저레벨 전압선에 접속하기 위해 상기 메인 워드선이 비활성화 레벨일 때에 온하는 제2 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 워드 리세트 신호선이 활성화 레벨일 때에 온하는 제3 스위치를 갖는 복수의 서브 워드 디코더와,
테스트 모드 중에 상기 제2 스위치 및 상기 제3 스위치 중 어느 하나가 온하는 것을 금지하기 위해, 상기 메인 워드선의 비활성화 및 상기 워드 리세트 신호선의 활성화 중 어느 하나를 금지하는 리세트 제어 회로를 구비하고 있는 것을 특징으로 하는 시스템.
<부기 12>
부기 11에 기재된 시스템에서,
상기 반도체 메모리는,
상기 서브 워드선에 대응하여 설치되고, 어드레스 신호가 상기 서브 워드선을 나타낼 때에 타이밍 신호의 활성화에 동기하여 대응하는 워드 리세트 신호선을 비활성화 레벨로 리세트하는 리세트부와, 상기 타이밍 신호의 비활성화에 동기하여 대응하는 워드 리세트 신호선을 활성화 레벨로 세트하는 세트부와, 상기 테스트 모드 중에, 상기 세트부에 의한 세트를 금지하는 세트 금지부를 갖는 서브 워드 제어 회로를 구비하고 있는 것을 특징으로 하는 시스템.
<부기 13>
부기 11에 기재된 시스템에서,
상기 반도체 메모리는,
어드레스 신호가 상기 메인 워드선을 나타낼 때에 제1 타이밍 신호의 활성화에 동기하여 상기 메인 워드선을 활성화 레벨로 세트하는 세트부와, 제2 타이밍 신호의 활성화에 동기하여 상기 메인 워드선을 비활성화 레벨로 리세트하는 리세트부를 갖는 메인 워드 디코더와,
통상 동작 모드 중에 액세스 요구에 응답해서 상기 제2 타이밍 신호를 소정 기간 비활성화하고, 상기 테스트 모드 중에 상기 제2 타이밍 신호를 비활성화 레벨로 고정하는 리세트 제어 회로를 구비하고 있는 것을 특징으로 하는 시스템.
이상, 본 발명에 대해 상세하게 설명하여 왔지만, 상기의 실시 형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이에 한정되는 것은 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 명백하다.
본 발명은, 워드선을 선택하기 위해 메인 워드 디코더 및 서브 워드 디코더를 갖는 반도체 메모리 및 이 반도체 메모리의 테스트 방법에 적용 가능하다.
도 1은 본 발명의 제1 실시 형태를 도시하는 블록도.
도 2는 도 1에 도시한 메모리 코어의 주요부의 상세 내용을 도시하는 회로도.
도 3은 도 1에 도시한 코어 제어 회로의 상세 내용을 도시하는 블록도.
도 4는 도 1에 도시한 로우 디코더의 상세 내용을 도시하는 블록도.
도 5는 도 3에 도시한 프리차지 지연 회로 및 RAS 생성 회로의 상세 내용을 도시하는 회로도.
도 6은 도 3에 도시한 센스 앰프 제어 회로의 상세 내용을 도시하는 회로도.
도 7은 도 4에 도시한 디코드 제어 회로 및 로우 프리디코더의 상세 내용을 도시하는 회로도.
도 8은 도 4에 도시한 테스트 제어 회로의 상세 내용을 도시하는 회로도.
도 9는 도 4에 도시한 블록 제어 회로의 상세 내용을 도시하는 회로도.
도 10은 도 4에 도시한 메인 워드 디코더의 상세 내용을 도시하는 회로도.
도 11은 도 4에 도시한 서브 워드 제어 회로의 상세 내용을 도시하는 회로도.
도 12는 도 4에 도시한 서브 워드 드라이버 및 서브 워드 디코더의 상세 내용을 도시하는 회로도.
도 13은 도 12에 도시한 서브 워드 디코더를 도시하는 레이아웃도.
도 14는 제1 실시 형태의 반도체 메모리의 일반적인 액세스 동작을 도시하는 타이밍도.
도 15는 컨택트의 저항값이 높은 경우의 통상 동작 모드에서의 액세스 동작을 도시하는 타이밍도.
도 16은 서브 워드 디코더 SWDEC의 배열의 일례를 도시하는 회로도.
도 17은 제1 실시 형태의 시스템을 도시하는 블록도.
도 18은 제1 실시 형태의 테스트 시스템을 도시하는 블록도.
도 19는 통상 동작 모드에서의 액세스 동작을 도시하는 타이밍도.
도 20은 제1 테스트 모드에서의 액세스 동작을 도시하는 타이밍도.
도 21은 제1 테스트 모드에서의 다른 액세스 동작을 도시하는 타이밍도.
도 22는 제1 테스트 모드에서의 동작을 도시하는 플로우도.
도 23은 제2 테스트 모드에서의 액세스 동작을 도시하는 타이밍도.
도 24는 본 발명의 제2 실시 형태를 도시하는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 커맨드 디코더
12 : 모드 레지스터
14 : 아비터
16 : 코어 제어 회로
18 : 리프레시 타이머
20 : 리프레시 요구 생성 회로
22 : 리프레시 어드레스 카운터
24 : 어드레스 버퍼
26 : 데이터 입출력 버퍼
28 : 어드레스 선택 회로
30 : 메모리 코어
BL, /BL : 비트선
MC : 메모리 셀
MWLX : 메인 워드선
SWDEC : 서브 워드 디코더
SWL : 서브 워드선
WLRSTZ : 워드 리세트 신호

Claims (10)

  1. 데이터의 기억부와 트랜스퍼 트랜지스터를 갖는 복수의 메모리 셀과,
    상기 트랜스퍼 트랜지스터의 게이트에 접속된 복수의 서브 워드선과,
    상기 트랜스퍼 트랜지스터를 통하여 상기 기억부에 접속되는 비트선과,
    상기 서브 워드선에 대응하여 설치되고, 상기 서브 워드선을 고레벨 전압선에 접속하기 위해 메인 워드선이 활성화 레벨일 때에 온하는 제1 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 상기 메인 워드선이 비활성화 레벨일 때에 온하는 제2 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 워드 리세트 신호선이 활성화 레벨일 때에 온하는 제3 스위치를 갖는 복수의 서브 워드 디코더와,
    테스트 모드 중에 상기 제2 스위치 및 상기 제3 스위치 중 어느 하나가 온하는 것을 금지하기 위해, 상기 메인 워드선의 비활성화 및 상기 워드 리세트 신호선의 활성화 중 어느 하나를 금지하는 리세트 제어 회로와,
    상기 서브 워드선에 대응하여 설치되고, 어드레스 신호가 상기 서브 워드선을 나타낼 때에 타이밍 신호의 활성화에 동기하여 대응하는 워드 리세트 신호선을 비활성화 레벨로 리세트하는 리세트부와, 상기 타이밍 신호의 비활성화에 동기하여 대응하는 워드 리세트 신호선을 활성화 레벨로 세트하는 세트부와, 상기 테스트 모드 중에, 상기 세트부에 의한 세트를 금지하는 세트 금지부를 갖는 서브 워드 제어 회로
    를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  2. 데이터의 기억부와 트랜스퍼 트랜지스터를 갖는 복수의 메모리 셀과,
    상기 트랜스퍼 트랜지스터의 게이트에 접속된 복수의 서브 워드선과,
    상기 트랜스퍼 트랜지스터를 통하여 상기 기억부에 접속되는 비트선과,
    상기 서브 워드선에 대응하여 설치되고, 상기 서브 워드선을 고레벨 전압선에 접속하기 위해 메인 워드선이 활성화 레벨일 때에 온하는 제1 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 상기 메인 워드선이 비활성화 레벨일 때에 온하는 제2 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 워드 리세트 신호선이 활성화 레벨일 때에 온하는 제3 스위치를 갖는 복수의 서브 워드 디코더와,
    테스트 모드 중에 상기 제2 스위치 및 상기 제3 스위치 중 어느 하나가 온하는 것을 금지하기 위해, 상기 메인 워드선의 비활성화 및 상기 워드 리세트 신호선의 활성화 중 어느 하나를 금지하는 리세트 제어 회로와,
    상기 메모리 셀의 비액세스 중을 나타내는 프리차지 제어 신호의 활성화 중에, 상기 비트선을 프리차지 전압선에 접속하는 프리차지 회로와,
    상기 프리차지 제어 신호를 생성함과 함께, 상기 메인 워드선의 비활성화부터 상기 비트선의 프리차지를 개시할 때까지의 시간을 길게 하기 위해, 상기 테스트 모드 중에 상기 프리차지 제어 신호의 활성화 타이밍을 통상 동작 모드에 비해 늦추는 타이밍 제어 회로
    를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  3. 데이터의 기억부와 트랜스퍼 트랜지스터를 갖는 복수의 메모리 셀과,
    상기 트랜스퍼 트랜지스터의 게이트에 접속된 복수의 서브 워드선과,
    상기 트랜스퍼 트랜지스터를 통하여 상기 기억부에 접속되는 비트선과,
    상기 서브 워드선에 대응하여 설치되고, 상기 서브 워드선을 고레벨 전압선에 접속하기 위해 메인 워드선이 활성화 레벨일 때에 온하는 제1 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 상기 메인 워드선이 비활성화 레벨일 때에 온하는 제2 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 워드 리세트 신호선이 활성화 레벨일 때에 온하는 제3 스위치를 갖는 복수의 서브 워드 디코더와,
    테스트 모드 중에 상기 제2 스위치 및 상기 제3 스위치 중 어느 하나가 온하는 것을 금지하기 위해, 상기 메인 워드선의 비활성화 및 상기 워드 리세트 신호선의 활성화 중 어느 하나를 금지하는 리세트 제어 회로와,
    어드레스 신호가 상기 메인 워드선을 나타낼 때에 제1 타이밍 신호의 활성화에 동기하여 상기 메인 워드선을 활성화 레벨로 세트하는 세트부와, 제2 타이밍 신호의 활성화에 동기하여 상기 메인 워드선을 비활성화 레벨로 리세트하는 리세트부를 갖는 메인 워드 디코더와,
    상기 제2 타이밍 신호를 생성함과 함께, 상기 메인 워드선의 비활성화부터 상기 비트선의 프리차지를 개시할 때까지의 시간을 길게 하기 위해, 상기 테스트 모드 중에 상기 제2 타이밍 신호의 활성화 타이밍을 통상 동작 모드에 비해 빠르게 하는 타이밍 제어 회로
    를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  4. 데이터의 기억부와 트랜스퍼 트랜지스터를 갖는 복수의 메모리 셀과,
    상기 트랜스퍼 트랜지스터의 게이트에 접속된 복수의 서브 워드선과,
    상기 트랜스퍼 트랜지스터를 통하여 상기 기억부에 접속되는 비트선과,
    상기 서브 워드선에 대응하여 설치되고, 상기 서브 워드선을 고레벨 전압선에 접속하기 위해 메인 워드선이 활성화 레벨일 때에 온하는 제1 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 상기 메인 워드선이 비활성화 레벨일 때에 온하는 제2 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 워드 리세트 신호선이 활성화 레벨일 때에 온하는 제3 스위치를 갖는 복수의 서브 워드 디코더와,
    테스트 모드 중에 상기 제2 스위치 및 상기 제3 스위치 중 어느 하나가 온하는 것을 금지하기 위해, 상기 메인 워드선의 비활성화 및 상기 워드 리세트 신호선의 활성화 중 어느 하나를 금지하는 리세트 제어 회로와,
    어드레스 신호가 상기 메인 워드선을 나타낼 때에 제1 타이밍 신호의 활성화에 동기하여 상기 메인 워드선을 활성화 레벨로 세트하는 세트부와, 제2 타이밍 신호의 활성화에 동기하여 상기 메인 워드선을 비활성화 레벨로 리세트하는 리세트부를 갖는 메인 워드 디코더와,
    상기 제1 타이밍 신호를 생성함과 함께, 상기 비트선의 프리차지의 정지부터 상기 메인 워드선의 활성화까지의 시간을 길게 하기 위해, 상기 테스트 모드 중에 상기 제1 타이밍 신호의 활성화 타이밍을 통상 동작 모드에 비해 늦추는 타이밍 제어 회로
    를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  5. 제4항에 있어서,
    상기 비트선에 접속되고, 상기 메모리 셀로부터 상기 비트선에 판독된 데이터의 신호량을 센스 앰프 제어 신호의 활성화 중에 증폭하는 센스 앰프와,
    상기 센스 앰프 제어 신호를 생성함과 함께, 상기 테스트 모드 중에 상기 센스 앰프 제어 신호의 활성화 타이밍을 통상 동작 모드에 비해 늦추는 타이밍 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  6. 데이터의 기억부와 트랜스퍼 트랜지스터를 갖는 복수의 메모리 셀과,
    상기 트랜스퍼 트랜지스터의 게이트에 접속된 복수의 서브 워드선과,
    상기 트랜스퍼 트랜지스터를 통하여 상기 기억부에 접속되는 비트선과,
    상기 서브 워드선에 대응하여 설치되고, 상기 서브 워드선을 고레벨 전압선에 접속하기 위해 메인 워드선이 활성화 레벨일 때에 온하는 제1 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 상기 메인 워드선이 비활성화 레벨일 때에 온하는 제2 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 워드 리세트 신호선이 활성화 레벨일 때에 온하는 제3 스위치를 갖는 복수의 서브 워드 디코더와,
    테스트 모드 중에 상기 제2 스위치 및 상기 제3 스위치 중 어느 하나가 온하는 것을 금지하기 위해, 상기 메인 워드선의 비활성화 및 상기 워드 리세트 신호선의 활성화 중 어느 하나를 금지하는 리세트 제어 회로와,
    어드레스 신호가 상기 메인 워드선을 나타낼 때에 제1 타이밍 신호의 활성화에 동기하여 상기 메인 워드선을 활성화 레벨로 세트하는 세트부와, 제2 타이밍 신호의 활성화에 동기하여 상기 메인 워드선을 비활성화 레벨로 리세트하는 리세트부를 갖는 메인 워드 디코더와,
    통상 동작 모드 중에 액세스 요구에 응답하여 상기 제2 타이밍 신호를 소정 기간 비활성화하고, 상기 테스트 모드 중에 상기 제2 타이밍 신호를 비활성화 레벨로 고정하는 리세트 제어 회로
    를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  7. 제1항 내지 제4항 또는 제6항 중 어느 한 항에 있어서,
    메모리 셀의 리프레시 동작을 실행하기 위한 리프레시 요구를 주기적으로 생성하는 리프레시 요구 생성 회로와,
    상기 테스트 모드 중에, 리프레시 동작을 금지하는 리프레시 금지 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  8. 데이터의 기억부와 트랜스퍼 트랜지스터를 갖는 복수의 메모리 셀과,
    상기 트랜스퍼 트랜지스터의 게이트에 접속된 복수의 서브 워드선과,
    소정수의 서브 워드선마다 공통으로 배선된 복수의 메인 워드선과,
    상기 트랜스퍼 트랜지스터를 통하여 상기 기억부에 접속되는 비트선과,
    상기 서브 워드선에 대응하여 설치되고, 상기 서브 워드선을 고레벨 전압선에 접속하기 위해 상기 메인 워드선 중 어느 하나가 활성화 레벨일 때에 온하는 제1 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 상기 메인 워드선 중 어느 하나가 비활성화 레벨일 때에 온하는 제2 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 워드 리세트 신호선이 활성화 레벨일 때에 온하는 제3 스위치를 갖는 서브 워드 디코더와,
    테스트 모드 중에 상기 제3 스위치가 온하는 것을 금지하기 위해 상기 워드 리세트 신호선의 활성화를 금지하는 리세트 제어 회로를 구비한 반도체 메모리의 테스트 방법으로서,
    상기 반도체 메모리를 상기 테스트 모드에 엔트리하고,
    상기 메인 워드선 중 어느 하나를 활성화하여 액세스 동작을 실시하고,
    상기 반도체 메모리를 상기 테스트 모드로부터 엑시트하고,
    상기 메인 워드선 중 어느 하나를 활성화하여 판독 동작을 실시하고,
    상기 메모리 셀로부터 판독된 데이터가 기대값과 상이할 때에, 대응하는 서브 워드 디코더의 불량을 검출하는 것을 특징으로 하는 반도체 메모리의 테스트 방법.
  9. 반도체 메모리와, 반도체 메모리를 액세스하는 컨트롤러를 구비한 시스템으로서,
    상기 반도체 메모리는,
    데이터의 기억부와 트랜스퍼 트랜지스터를 갖는 복수의 메모리 셀과,
    상기 트랜스퍼 트랜지스터의 게이트에 접속된 복수의 서브 워드선과,
    상기 트랜스퍼 트랜지스터를 통하여 상기 기억부에 접속되는 비트선과,
    상기 서브 워드선에 대응하여 설치되고, 상기 서브 워드선 중 어느 하나를 고레벨 전압선에 접속하기 위해 메인 워드선이 활성화 레벨일 때에 온하는 제1 스위치와, 상기 서브 워드선 중 어느 하나를 저레벨 전압선에 접속하기 위해 상기 메인 워드선이 비활성화 레벨일 때에 온하는 제2 스위치와, 상기 서브 워드선을 저레벨 전압선에 접속하기 위해 워드 리세트 신호선이 활성화 레벨일 때에 온하는 제3 스위치를 갖는 복수의 서브 워드 디코더와,
    테스트 모드 중에 상기 제2 스위치 및 상기 제3 스위치 중 어느 하나가 온하는 것을 금지하기 위해, 상기 메인 워드선의 비활성화 및 상기 워드 리세트 신호선의 활성화 중 어느 하나를 금지하는 리세트 제어 회로와,
    상기 서브 워드선에 대응하여 설치되고, 어드레스 신호가 상기 서브 워드선을 나타낼 때에 타이밍 신호의 활성화에 동기하여 대응하는 워드 리세트 신호선을 비활성화 레벨로 리세트하는 리세트부와, 상기 타이밍 신호의 비활성화에 동기하여 대응하는 워드 리세트 신호선을 활성화 레벨로 세트하는 세트부와, 상기 테스트 모드 중에, 상기 세트부에 의한 세트를 금지하는 세트 금지부를 갖는 서브 워드 제어 회로
    를 구비하고 있는 것을 특징으로 하는 시스템.
  10. 삭제
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