JP5375984B2 - 半導体メモリおよびメモリシステム - Google Patents

Description

本発明は、メモリセルを有する半導体メモリ、およびこの半導体メモリとコントローラとを有するメモリシステムに関する。

ＤＲＡＭ等の半導体メモリでは、メモリセルは、ワード線の電圧に応じて動作するトランファゲートを介して相補のビット線対の一方に接続される。読み出し動作では、メモリセルに保持されているデータがビット線の一方に出力される。ビット線の他方は、読み出し動作前にプリチャージ電圧に設定される。そして、ビット線対の電圧差がセンスアンプで増幅され、読み出しデータとして出力される。一般に、ＤＲＡＭのスタンバイ中に、ビット線はプリチャージ電圧に設定され、ワード線は接地電圧等に設定される。

例えば、ワード線とビット線が電気的にショートし、不良が発生した場合、不良のワード線は、冗長ワード線に置き換えられる。あるいは、不良のビット線対は、冗長ビット線対に置き換えられる。しかしながら、ワード線とビット線間のショートは、不良が救済された後にも物理的に存在する。このため、不良の救済後にも、ショート部分を介してプリチャージ電圧線から接地線にリーク電流が流れる。リーク電流が大きいＤＲＡＭは、不良品として取り除かれる。

ワード線とビット線間のショート不良に伴うスタンバイ電流不良を少なくするために、プリチャージ電圧線とビット線の間に抵抗素子を配置する手法が提案されている（例えば、特許文献１参照）。プリチャージ電圧線とセンスアンプの間に抵抗素子を配置する手法も、提案されている（例えば、特許文献２参照）。また、ワード線の活性化前の一定期間のみ、プリチャージ電圧線をビット線およびセンスアンプに接続する手法が提案されている（例えば、特許文献３、４参照）。

特開平８−２６３９８３号公報 特開平１１−１４９７９３号公報 特開平４−４７５８８号公報 特開平６−５２６８１号公報

しかしながら、プリチャージ電圧線とビット線の間、あるいはプリチャージ電圧線とセンスアンプの間に、抵抗素子を配置する場合、リーク電流を少なくするために抵抗値を高くするほど、プリチャージ動作は遅くなり、アクセスサイクル時間は長くなる。

また、ＤＲＡＭ等の半導体メモリでは、互いに隣接するメモリブロックでセンスアンプを共有することで、センスアンプの数を減らし、チップサイズを小さくしている。共有センスアンプ方式の半導体メモリにおいて、ワード線とビット線のショートに伴うリーク電流を削減する方法は提案されていない。

本発明の目的は、ビット線のフローティング期間が長くなる場合にも、ビット線の電圧レベルをプリチャージ線の電圧レベルに保持することで、アクセス動作時のセンスアンプの誤動作を防止しながら、ワード線とビット線間のショートに伴うリーク電流を削減することである。

本発明の一形態では、半導体メモリは、複数のメモリセルと、メモリセルに接続されたワード線およびビット線とを有するメモリブロックと、ビット線をプリチャージ線に接続するためのプリチャージスイッチと、メモリブロックに共有されるセンスアンプと、発振信号を周期的に出力するタイマと、アクセス動作の開始に応答して、プリチャージスイッチを一時的にオンし、アクセス動作が実行されない期間に発振信号に応答して、プリチャージスイッチを一時的にオンするスイッチ制御回路とを有している。

本発明では、ビット線のフローティング期間が長くなる場合にも、ビット線の電圧レベルをプリチャージ線の電圧レベルに保持でき、アクセス動作時のセンスアンプの誤動作を防止でき、ワード線とビット線のショートに伴うリーク電流を削減できる。

第１の実施形態を示すブロック図である。 図１に示したメモリコアの概要を示すブロック図である。 図２に破線枠で示した領域の詳細を示す回路図である。 第１の実施形態のメモリシステムを示すブロック図である。 第１の実施形態の動作を示すタイミング図である。 図５に破線枠で示した領域の動作の詳細を示すタイミング図である。 第２の実施形態を示すブロック図である。 第２の実施形態の動作を示すタイミング図である。 第３の実施形態の動作を示すタイミング図である。 第４の実施形態を示すブロック図である。 第４の実施形態の動作を示すタイミング図である。 第５の実施形態の動作を示すタイミング図である。 第６の実施形態を示すブロック図である。 第６の実施形態の動作を示すタイミング図である。 第７の実施形態の動作を示すタイミング図である。 第８の実施形態の動作を示すタイミング図である。 第９の実施形態の動作を示すタイミング図である。 第１０の実施形態を示すブロック図である。 第１０の実施形態の動作を示すタイミング図である。 第１１の実施形態を示すブロック図である。 第１１の実施形態の動作を示すタイミング図である。 第１２の実施形態を示すブロック図である。 第１２の実施形態の動作を示すタイミング図である。 第１３の実施形態の動作を示すタイミング図である。 第１４の実施形態を示すブロック図である。 第１４の実施形態におけるセルフリフレッシュ期間の動作を示すタイミング図である。 第１５の実施形態を示すブロック図である。 第１６の実施形態を示すブロック図である。 第１７の実施形態を示すブロック図である。 第１８の実施形態を示すブロック図である。 第１９実施形態を示すブロック図である。 図３１に示したメモリコアの要部の詳細を示す回路図である。 第１９の実施形態の動作を示すタイミング図である。 第２０の実施形態におけるメモリコアの要部の詳細を示す回路図である。 第２１実施形態を示すブロック図である。 図３５に示した動作制御回路およびスイッチ制御回路の動作を示すフロー図である。 図３５に示した動作制御回路およびスイッチ制御回路の別の動作を示すフロー図である。 第２２の実施形態を示すブロック図である。 第２２の実施形態の動作の概要を示すタイミング図である。 メモリコアのメモリブロックの詳細を示すブロック図である。 第２３の実施形態を示すブロック図である。 第２３の実施形態のメモリシステムを示すブロック図である。 メモリコアの別の例を示す回路図である。 メモリコアの別の例を示す回路図である。 メモリコアの別の例を示す回路図である。 メモリコアの別の例を示す回路図である。 メモリコアの別の例を示す回路図である。 第２４の実施形態を示すブロック図である。 図４８の発振制御回路および要求制御回路の詳細を示す回路図である。 第２４の実施形態の動作を示すタイミング図である。 第２４の実施形態のセルフリフレッシュモード中の動作を示すタイミング図である。 第２４の実施形態のパワーダウンモード中の動作を示すタイミング図である。 第２５の実施形態を示すブロック図である。 第２５の実施形態のセルフリフレッシュモード中の動作を示すタイミング図である。 第２５の実施形態のパワーダウンモード中の動作を示すタイミング図である。 第２６の実施形態の発振制御回路および要求制御回路の詳細を示す回路図である。 第２６の実施形態の動作を示すタイミング図である。 第２７の実施形態を示すブロック図である。 第２７の実施形態のセルフリフレッシュモード中の動作を示すタイミング図である。 第２８の実施形態の動作を示すタイミング図である。 第２９の実施形態の動作を示すタイミング図である。 第３０の実施形態の動作を示すタイミング図である。 図６２の要求制御回路の詳細を示す回路図である。 第３１の実施形態の動作を示すタイミング図である。 第３１の実施形態のパーシャルリフレッシュ領域を示す説明図である。 第３１の実施形態のセルフリフレッシュモード中の動作を示すタイミング図である。 第３１の実施形態のセルフリフレッシュモード中の動作を示すタイミング図である。 第３２の実施形態のセルフリフレッシュモード中の動作を示すタイミング図である。 セルフリフレッシュモード中の動作の別の例を示すタイミング図である。 パワーダウンモード中の動作の別の例を示すタイミング図である。 セルフリフレッシュモード中の動作の別の例を示すタイミング図である。

以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。図中の二重丸は、外部端子を示している。

図１は、第１の実施形態を示している。半導体メモリＭＥＭは、例えば、ＦＣＲＡＭ（Fast Cycle RAM）である。ＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭである。メモリＭＥＭは、コマンドデコーダ１０、リフレッシュタイマ１２、リフレッシュ要求生成回路１４、リフレッシュアドレスカウンタ１６、アドレスバッファ１８、データ入出力バッファ２０、アドレス選択回路２２、動作制御回路２４、スイッチ制御回路２６およびメモリコア２８を有している。なお、メモリＭＥＭは、後述する図４に示すように、ＣＰＵとともにメモリシステムを構成する。

コマンドコーダ１０は、チップイネーブル信号ＣＥ１およびコマンド信号ＣＭＤの論理レベルに応じて認識したコマンドを、メモリコア２８のアクセス動作を実行するために読み出しコマンドＲＤおよび書き込みコマンドＷＲ等として出力する。読み出しコマンドＲＤおよび書き込みコマンドＷＲは、メモリコア２８をアクセス動作するための外部アクセス要求である。例えば、コマンド信号ＣＭＤは、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥである。

リフレッシュタイマ１２は、発振信号ＯＳＣを所定の周期で出力する発振器を有している。リフレッシュ要求生成回路１４は、発振信号ＯＳＣの周波数を分周し、リフレッシュ要求ＲＲＥＱ（内部アクセス要求）を生成する。リフレッシュアドレスカウンタ１６は、リフレッシュ要求ＲＲＥＱに同期して、リフレッシュアドレス信号ＲＲＡＤを順次生成する。リフレッシュアドレス信号ＲＲＡＤは、後述するワード線ＷＬを選択するためのロウアドレス信号である。

アドレスバッファ１８は、アドレス信号ＡＤを受け、受けたアドレスをロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。コラムアドレス信号ＣＡＤは、ビット線ＢＬ、／ＢＬを選択するために供給される。データ入出力バッファ２０は、書き込みデータ信号をデータ端子ＤＱを介して受信し、受信したデータ信号をデータバスＤＢに出力する。また、データ入出力バッファ２０は、メモリセルＭＣからの読み出しデータ信号をデータバスＤＢを介して受信し、受信したデータ信号をデータ端子ＤＱに出力する。

アドレス選択回路２２は、リフレッシュ動作を実行するときにリフレッシュアドレス信号ＲＲＡＤを選択し（ＲＥＦＺ＝Ｈ）、リフレッシュ動作を実行しないときにロウアドレス信号ＲＡＤを選択し（ＲＥＦＺ＝Ｌ）、選択した信号を内部ロウアドレス信号ＩＲＡＤとしてメモリコア２８に出力する。

動作制御回路２４は、読み出しコマンドＲＤ、書き込みコマンドＷＲおよびリフレッシュ要求ＲＲＥＱに応答してメモリコア２８に読み出し動作、書き込み動作およびリフレッシュ動作を実行させるためのワード線活性化信号ＷＬＺ、センスアンプ活性化信号ＬＥＺ、スイッチ制御信号ＢＴ０およびプリチャージ制御信号ＢＲＳ０を出力する。ワード線活性化信号ＷＬＺは、ワード線ＷＬの活性化タイミングを制御し、センスアンプ活性化信号ＬＥＺ、センスアンプＳＡの活性化タイミングを制御する。スイッチ制御信号ＢＴ０は、後述する接続スイッチＢＴのオン／オフを制御する基本タイミング信号である。プリチャージ制御信号ＢＲＳ０は、後述するプリチャージ回路ＰＲＥのオン／オフを制御する基本タイミング信号である。

動作制御回路２４は、リフレッシュ動作を実行するときに、リフレッシュ信号ＲＥＦＺを高論理レベル（Ｈ）に変化し、リフレッシュ動作を実行しないときに、リフレッシュ信号ＲＥＦＺを低論理レベル（Ｌ）に変化する。動作制御回路２４は、読み出しコマンドＲＤおよび書き込みコマンドＷＲと、リフレッシュ要求ＲＲＥＱとの優先順を決めるための図示しないアービタを有している。例えば、動作制御回路２４は、読み出しコマンドＲＤとリフレッシュ要求ＲＲＥＱを同時に受けたときに、リフレッシュ要求ＲＲＥＱを優先させる。読み出しコマンドＲＤに応答する読み出し動作は、リフレッシュ要求ＲＲＥＱに応答するリフレッシュ動作が完了するまで保留される。逆に、読み出し動作中にリフレッシュ要求ＲＲＥＱが供給されたとき、リフレッシュ要求ＲＲＥＱに応答するリフレッシュ動作は一時保留される。

スイッチ制御回路２６は、スイッチ制御信号ＢＴ０およびプリチャージ制御信号ＢＲＳ０に基づいて、スイッチ制御信号ＢＴおよびプリチャージ制御信号ＢＲＳを出力する。なお、後述する図２に示すように、スイッチ制御信号ＢＴは、ＢＴ０Ｌ−ＢＴ３Ｌ、ＢＴ０Ｒ−ＢＴ３Ｒであり、プリチャージ制御信号ＢＲＳは、ＢＲＳ０Ｌ−ＢＲＳ３Ｌ、ＢＲＳ０Ｒ−ＢＲＳ３Ｒである。スイッチ制御回路２６の動作は、後述する図５および図６で説明する。

メモリコア２８は、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣ、プリチャージ回路ＰＲＥ（プリチャージスイッチ）、接続スイッチＢＴ、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡ、ライトアンプＷＡおよび複数のメモリブロックＲＢＬＫを有している。メモリブロックＲＢＬＫは、例えば、４個形成されている。各メモリブロックＲＢＬＫは、複数のメモリセルＭＣと、一方向に並ぶメモリセルＭＣに接続されたワード線ＷＬと、一方向と直交する方向に並ぶメモリセルＭＣに接続されたビット線ＢＬ、／ＢＬとを有する。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタに一端をビット線ＢＬ（または／ＢＬ）に接続するための転送トランジスタとを有している。キャパシタの他端は、プリチャージ電圧線ＶＰＲに接続されている。なお、キャパシタの他端は、プリチャージ電圧線ＶＰＲの代わりに、セルプレート電圧線ＶＣＰ（図示せず）に接続してもよい。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。

ロウアドレスデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、内部ロウアドレス信号ＩＲＡＤをデコードする。コラムアドレスデコーダＣＤＥＣは、データ端子ＤＱのビット数に対応する数のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。コラムスイッチＣＳＷは、コラムアドレス信号ＣＡＤに対応するビット線ＢＬ、／ＢＬをリードアンプＲＡおよびライトアンプＷＡに接続する。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。

図２は、図１に示したメモリコア２８の概要を示している。プリチャージ回路ＰＲＥ、接続スイッチＢＴ、コラムスイッチＣＳＷおよびセンスアンプＳＡは、各メモリブロックＲＢＬＫ０−３の両側に配置されている。すなわち、互いに隣接する一対のメモリブロックＲＢＬＫ（例えば、ＲＢＬＫ０−１）の間に配置されるセンスアンプＳＡは、一対のメモリブロックＲＢＬＫに共有される（共有センスアンプ方式）。

各センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡ（ＰＳＡ０−４、ＮＳＡ０−４）に同期して動作する。センスアンプ活性化信号ＰＳＡ、ＮＳＡは、図１に示した動作制御回路２４から出力されるセンスアンプ活性化信号ＬＥＺに同期する信号である。センスアンプ活性化信号ＰＳＡ、ＮＳＡの信号線は、センスアンプＳＡのブロック毎に配線される。各コラムスイッチＣＳＷは、コラムスイッチ信号ＣＬ（ＣＬ０−ＣＬ４）に同期してセンスアンプＳＡの相補の出力をデータ線ＤＴ、／ＤＴに接続する。コラムスイッチ信号ＣＬの信号線は、データ端子ＤＱのビット数に対応するコラムスイッチＣＳＷのグループ毎に配線される。

各接続スイッチＢＴは、スイッチ制御信号ＢＴ（ＢＴ０Ｌ−ＢＴ３Ｌ、ＢＴ０Ｒ−ＢＴ３）に同期して動作する。スイッチ制御信号ＢＴの信号線は、接続スイッチＢＴのブロック毎に配線されている。各プリチャージ回路ＰＲＥは、プリチャージ制御信号ＢＲＳ（ＢＲＳ０Ｌ−ＢＲＳ３Ｌ、ＢＲＳ０Ｒ−ＢＲＳ３Ｒ）に同期してビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続する。プリチャージ制御信号ＢＲＳの信号線は、プリチャージ回路ＰＲＥのブロック毎に配線されている。

メモリブロックＲＢＬＫ０−３に示した丸印とＸ印は、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間にリーク不良があるか否かを示している。この実施形態では、例えば、メモリブックＲＢＬＫ０、２（不良メモリブロック）は、リーク不良が存在し、メモリブロックＲＢＬＫ１、３（良メモリブロック）は、リーク不良が存在しない。

図３は、図２に破線枠で示した領域の詳細を示している。なお、便宜上、図３では、接続スイッチＢＴを介してビット線ＢＬ、／ＢＬに接続されたデータ線も、ビット線ＢＬ、／ＢＬと称する。メモリブロックＲＢＬＫ２のメモリセルＭＣに記入した矢印は、このメモリセルＭＣにワード線とビット線間のリーク不良が存在することを示している。ワード線ＷＬに接続されたメモリセルＭＣは、ビット線ＢＬ、／ＢＬの一方に接続されている。これにより、例えば、ビット線ＢＬに接続されたメモリセルＭＣをアクセスするときに、ビット線／ＢＬは、参照電圧線（プリチャージ電圧）として機能する。

接続スイッチＢＴは、ｎＭＯＳトランジスタにより構成されている。ｎＭＯＳトランジスタのソース／ドレインの一方は、ビット線ＢＬ（または／ＢＬ）に接続され、ｎＭＯＳトランジスタのソース／ドレインの他方は、センスアンプＳＡに接続されている。ｎＭＯＳトランジスタのゲートは、スイッチ制御信号ＢＴ（ＢＴ１Ｒ、ＢＴ２Ｌ）を受けている。接続スイッチＢＴは、高論理レベルのスイッチ制御信号ＢＴを受けている間、メモリブロックＲＢＬＫのビット線ＢＬ、／ＢＬをセンスアンプＳＡに接続する。

各プリチャージ回路ＰＲＥは、相補のビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲにそれぞれ接続するための一対のｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬを互いに接続するためのｎＭＯＳトランジスタとで構成されている。プリチャージ回路ＰＲＥのｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳ（ＢＲＳ１Ｒ、ＢＲＳ２Ｌ）を受けている。プリチャージ回路ＰＲＥは、高論理レベルのプリチャージ制御信号ＢＲＳを受けている間、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給するとともにビット線ＢＬ、／ＢＬの電圧をイコライズする。

センスアンプＳＡは、入力と出力とが互いに接続された一対のＣＭＯＳインバータで構成されている。各ＣＭＯＳインバータの入力（トランジスタのゲート）は、ビット線ＢＬ（または／ＢＬ）に接続されている。各ＣＭＯＳインバータは、図の横方向に並ぶｎＭＯＳトランジスタとｐＭＯＳトランジスタで構成される。各ＣＭＯＳインバータのｐＭＯＳトランジスタのソースは、センスアンプ活性化信号ＰＳＡ（ＰＳＡ２）を受けている。各ＣＭＯＳインバータのｎＭＯＳトランジスタのソースは、センスアンプ活性化信号ＮＳＡ（ＮＳＡ２）を受けている。センスアンプ活性化信号ＰＳＡは、センスアンプＳＡが動作するときに高レベル電圧に設定され、センスアンプＳＡが動作しないときに、プリチャージ電圧ＶＰＲに設定される。センスアンプ活性化信号ＮＳＡは、センスアンプＳＡが動作するときに低レベル電圧（例えば、接地電圧）に設定され、センスアンプＳＡが動作しないときに、プリチャージ電圧ＶＰＲに設定される。

コラムスイッチＣＳＷは、ビット線ＢＬをデータ線ＤＴに接続するｎＭＯＳトランジスタと、ビット線／ＢＬをデータ線／ＤＴに接続するｎＭＯＳトランジスタとで構成されている。各ｎＭＯＳトランジスタのゲートは、コラムスイッチ信号ＣＬ（ＣＬ２）を受けている。読み出し動作時に、センスアンプＳＡで増幅されたビット線ＢＬ、／ＢＬ上の読み出しデータ信号は、コラムスイッチＣＳＷを介してデータ線ＤＴ、／ＤＴに伝達される。書き込み動作時に、データ線ＤＴ、／ＤＴを介して供給される書き込みデータ信号は、ビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。データ線ＤＴ、／ＤＴは、リードアンプＲＡおよびライトアンプＷＡに接続されている。

図４は、第１の実施形態のメモリシステムを示している。なお、後述する第２−第２２の実施形態においても、図４と同じメモリシステムが構成される。メモリシステムは、シリコン基板上に集積されたシステムインパッケージＳＩＰ（System In Package）として形成されている。ＳＩＰは、図１に示したメモリＭＥＭと、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＭＣＮＴ、およびシステム全体を制御するＣＰＵ（コントローラ）を有している。ＣＰＵ、メモリＭＥＭおよびメモリコントローラＭＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳＩＰは、外部バスを介してシステムＳＹＳに接続される。ＣＰＵは、メモリＭＥＭをアクセスするために、チップイネーブル信号ＣＥ１、アクセスコマンドＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、メモリＭＥＭから読み出しデータ信号ＤＱを受信する。

図５は、第１の実施形態の動作を示している。この例では、チップイネーブル信号ＣＥ１が活性化されているアクティブ期間ＡＣＴＰに、外部アクセス要求（読み出しコマンドＲＤまたは書き込みコマンドＷＲ）または内部アクセス要求（リフレッシュ要求ＲＲＥＱ）に応答して、良メモリブロックＲＢＬＫ１および不良メモリブロックＲＢＬＫ２で外部アクセス動作（読み出し動作ＲＤまたは書き込み動作ＷＲ）またはセルフリフレッシュ動作ＳＲＥＦが順次実行される。なお、図では、アクティブ期間ＡＣＴＰに発生するリフレッシュ要求ＲＲＥＱは記載していない。また、チップイネーブル信号ＣＥ１が非活性化されているセルフリフレッシュ期間ＳＲＥＦＰ（セルフリフレッシュモード）に、内部アクセス要求（リフレッシュ要求ＲＲＥＱ）に応答して、良メモリブロックＲＢＬＫ１および不良メモリブロックＲＢＬＫ２で内部アクセス動作（セルフリフレッシュ動作ＳＲＥＦ）が順次実行される。例えば、読み出しコマンドＲＤまたは書き込みコマンドＷＲの最小供給間隔は、８０ｎｓであり、リフレッシュ要求ＲＲＥＱの供給間隔は、１６μｓである。

アクティブ期間ＡＣＴＰは、外部アクセス要求ＲＤ、ＷＲを受け付け可能な外部スタンバイ期間であり、セルフリフレッシュ期間ＳＲＥＦＰは、外部アクセス要求ＲＤ、ＷＲの受け付けを禁止し、内部アクセス要求ＲＲＥＱのみを受け付け可能な内部スタンバイ期間である。この実施形態では、後述する図６で説明するように、アクティブ期間ＡＣＴＰおよびセルフリフレッシュ期間ＳＲＥＦＰにおいて、全てのメモリブロックＲＢＬＫ０−３で、遮断機能が設定される。遮断機能は、メモリセルＭＣのアクセス動作ＲＤ、ＷＲ、ＳＲＥＦが実行されない期間に、接続スイッチＢＴおよびプリチャージ回路ＰＲＥをオフする機能であり、図１に示したスイッチ制御回路２６により設定される。アクティブ期間ＡＣＴＰおよびセルフリフレッシュ期間ＳＲＥＦＰのうち、アクセス動作ＲＤ、ＷＲおよびセルフリフレッシュ動作ＳＲＥＦが実行されていない期間に、全てのメモリブロックＲＢＬＫで遮断機能を設定することにより、スイッチ制御回路２６は、不良メモリブロックＲＢＬＫを識別する必要がない。このため、スイッチ制御回路２６の回路規模を小さくできる。また、不良メモリブロックＲＢＬＫの情報を記憶しておく回路を不要にできる。

図６は、図５のアクセス動作の詳細を示している。ここで、アクセス動作とは、読み出し動作ＲＤ、書き込み動作ＷＲおよびセルフリフレッシュ動作ＳＲＥＦのいずれかである。図６では、一例として、図５に破線枠で示したメモリブロックＲＢＬＫ２のアクセス動作を説明する。

図１に示した動作制御回路２４は、アクセス動作を実行するメモリブロックＲＢＬＫにおいてビット線ＢＬ、／ＢＬとプリチャージ電圧線ＶＰＲとの接続を解除するために、アクセス動作が実行される間、プリチャージ制御信号ＢＲＳ０を低論理レベルに保持する（図６（ａ））。また、動作制御回路２４は、センスアンプＳＡを共有する一対のメモリブロックＲＢＬＫのうち、アクセス動作を実行しないメモリブロックＲＢＬＫの接続スイッチＢＴをオフするために、アクセス動作が実行される間、スイッチ制御信号ＢＴ０を低論理レベルに保持する（図６（ｂ））。

図１に示したスイッチ制御回路２６は、アクセス動作が実行されないスタンバイ期間に、遮断機能を設定し、プリチャージ制御信号ＢＲＳ０に応じて全てのプリチャージ制御信号ＢＲＳを低論理レベルに設定する（図６（ｃ））。これにより、ビット線ＢＬ、／ＢＬとプリチャージ電圧線ＶＰＲとがプリチャージ回路ＰＲＥを介して接続されることを防止できる。このため、ワード線ＷＬとビット線ＢＬ、／ＢＬ間にリーク不良が存在して、ビット線ＢＬ、／ＢＬの電圧がスタンバイ期間にプリチャージ電圧ＶＰＲより低くなる場合にも、ワード線ＷＬとプリチャージ電圧線ＶＰＲの間でリーク電流が流れることを防止できる。

また、スイッチ制御回路２６は、アクセス動作が実行されないスタンバイ期間に、遮断機能を設定し、スイッチ制御信号ＢＴに応じて全てのスイッチ制御信号ＢＴＺを低論理レベルに設定する（図６（ｄ））。これにより、スタンバイ期間にプリチャージ電圧ＶＰＲに設定されるセンスアンプ活性化信号線ＰＳＡ、ＮＳＡと、ビット線ＢＬ、／ＢＬとが、センスアンプＳＡを介して接続されることを防止できる。この結果、スタンバイ電流が増加することを防止できる。

具体的には、ワード線ＷＬの非活性化レベルが負電圧の場合、ワード線ＷＬとビット線ＢＬ、／ＢＬ間にリーク不良が存在すると、ビット線ＢＬ、／ＢＬの電圧は、スタンバイ期間に負電圧になる可能性がある。図３に示したセンスアンプＳＡのｐＭＯＳトランジスタのゲート電圧が負電圧になると、ｐＭＯＳトランジスタがオンし、センスアンプ活性化信号ＰＳＡ、ＮＳＡ（電圧ＶＰＲ）からビット線ＢＬ、／ＢＬ（負電圧）に電流が流れる。あるいは、ビット線ＢＬ、／ＢＬの一方が負電圧になり、ビット線ＢＬ、／ＢＬの他方がプリチャージ電圧ＶＰＲになると、センスアンプＳＡの一方のｎＭＯＳトランジスタのソースが負電圧になり、ｎＭＯＳトランジスタがオンする。これにより、センスアンプ活性化信号ＰＳＡ、ＮＳＡ（電圧ＶＰＲ）からビット線ＢＬ、／ＢＬ（負電圧）に電流が流れる。スタンバイ期間に、接続スイッチＢＴをオフすることで、これらの不正な電流が流れることを防止できる。

一方、スイッチ制御回路２６は、アクセス動作の開始に同期して、遮断機能を解除し、アクセス動作を実行するメモリブロックＲＢＬＫ２に対応するプリチャージ制御信号ＢＲＳ２Ｌ、２Ｒのみを、ワード線ＷＬが活性化されるまでの期間、一時的に高論理レベルに設定する（図６（ｅ））。これにより、アクセス動作に関係するビット線ＢＬ、／ＢＬの電圧は、リーク不良によりプリチャージ電圧ＶＰＲより低い場合にも、アクセス動作前に、プリチャージ電圧ＶＰＲに設定される。

また、スイッチ制御回路２６は、アクセス動作の開始に同期して、遮断機能を解除し、アクセス動作を実行するメモリブロックＲＢＬＫ２に対応するスイッチ制御信号ＢＴ２Ｌ、２Ｒのみを、ワード線ＷＬが活性化される前に高論理レベルに活性化する（図６（ｆ））。これにより、アクセス動作に関係するビット線ＢＬ、／ＢＬは、センスアンプＳＡに接続される。

この後、ワード線ＷＬが活性化され（図６（ｇ））、メモリセルＭＣからビット線ＢＬ、／ＢＬの一方にデータが読み出される（図６（ｈ））。次に、センスアンプ活性化信号ＰＳＡ２、ＮＳＡ２が活性化され、ビット線ＢＬ、／ＢＬ間の電圧差が増幅される（図６（ｉ））。センスアンプＳＡが動作している間にコラムスイッチ信号ＣＬ２が高論理レベルに変化し、ビット線ＢＬ、／ＢＬ上のデータがデータ線ＤＴ、／ＤＴに読み出される（図６（ｊ））。

次に、ワード線ＷＬが非活性化され、センスアンプ活性化信号ＰＳＡ２、ＮＳＡ２が非活性化される（図６（ｋ））。スイッチ制御回路２６は、センスアンプＳＡが動作を停止した後、プリチャージ制御信号ＢＲＳ２Ｌ、２Ｒを一時的に高論理レベルに設定する（図６（ｌ））。これにより、ビット線ＢＬ、／ＢＬの電圧は、プリチャージ電圧ＶＰＲにリセットされる（図６（ｍ））。また、スイッチ制御回路２６は、センスアンプＳＡが動作を停止した後、スイッチ制御信号ＢＴ２Ｌ、２Ｒを低論理レベルに非活性化する（図６（ｎ））。そして、アクセス動作が完了する。アクセス動作後のスタンバイ期間に、スイッチ制御回路２６は、遮断機能を設定し、全てのプリチャージ制御信号ＢＲＳおよびスイッチ制御信号ＢＴＺを低論理レベルに設定する（図６（ｏ））。これにより、全てのプリチャージ回路ＰＲＥと接続スイッチＢＴとがオフし、スタンバイ電流が削減される。

以上、第１の実施形態では、アクセス動作ＲＤ、ＷＲ、ＳＲＥＦ等が実行されないスタンバイ期間に、接続スイッチＢＴおよびプリチャージ回路ＰＲＥがオフするため、ワード線ＷＬとビット線ＢＬ、／ＢＬのショート不良が存在する場合にも、ワード線ＷＬからプリチャージ電圧線ＶＰＲにリーク電流が流れることを防止できる。この結果、メモリＭＥＭの消費電流、特にスタンバイ電流を削減できる。

図７は、第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のスイッチ制御回路２６の代わりにスイッチ制御回路２６Ａが形成されている。また、ヒューズ回路３０（リーク記憶部）が新たに形成されている。その他の構成は、第１の実施形態と同じである。

ヒューズ回路３０は、内蔵するヒューズのプログラムにより、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間のリーク不良を有する不良メモリブロックＲＢＬＫの位置情報を記憶する。ヒューズ回路３０は、記憶している位置情報をブロックアドレスＦＡＤとして出力する。ヒューズ回路３０は、不良のメモリブロックＲＢＬＫを冗長メモリブロックＲＲＢＬＫ（図示せず）に置き換えるために不良のメモリブロックＲＢＬＫのブロックアドレスを記憶する冗長ヒューズ回路を利用してもよく、冗長ヒューズ回路とは別に形成してもよい。

スイッチ制御回路２６Ａは、不良ブロックアドレスＦＡＤにより示される不良メモリブロックＲＢＬＫのみで遮断機能を設定し、良メモリブロックＲＢＬＫで遮断機能を解除する。本来、遮断機能は、不良メモリブロックＲＢＬＫのみで設定されればよい。スイッチ制御回路２６Ａは、ロウアドレス信号ＲＡＤをモニタし、不良メモリブロックＲＢＬＫのアクセス動作ＲＤ、ＷＲ、ＳＲＥＦが実行されるときに、第１の実施形態と同様に遮断機能を解除する。スイッチ制御回路２６Ａは、良メモリブロックＲＢＬＫのアクセス動作ＲＤ、ＷＲ、ＳＲＥＦが実行されるときに、従来と同様に、プリチャージ回路ＰＲＥおよび接続スイッチＢＴの動作を制御する。

図８は、第２の実施形態の動作を示している。不良メモリブロックＲＢＬＫの位置およびアクセス動作ＲＤ、ＷＲ、ＳＲＥＦの順序は、第１の実施形態と同じである。第１の実施形態と同じ動作については、詳細な説明を省略する。不良メモリブロックＲＢＬＫ０、２の動作は、第１の実施形態と同じである。

良メモリブロックＲＢＬＫ１、３では、アクセス動作が実行されないスタンバイ期間に、プリチャージ制御信号ＢＲＳ（ＢＲＳ１Ｌ、１Ｒ、３Ｌ、３Ｒ）およびスイッチ制御信号ＢＴ（ＢＴ１Ｌ、１Ｒ、３Ｌ、３Ｒ）は、高論理レベルに設定される（図８（ａ、ｂ））。プリチャージ制御信号ＢＲＳは、アクセス動作中のみ低論理レベルに変化する（図８（ｃ））。また、隣接するメモリブロックＲＢＬＫでアクセス動作が実行されるとき、増幅動作が実行されるセンスアンプＳＡに接続された接続スイッチＢＴをオフするため、スイッチ制御信号ＢＴ（ＢＴ１Ｒ、ＢＴ３Ｌ）は低論理レベルに変化する（図８（ｄ、ｅ））。

以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、遮断機能を不良メモリブロックＲＢＬＫのみに設定することで、接続スイッチＢＴの無駄な動作を防止でき、スタンバイ電流をさらに削減できる。

図９は、第３の実施形態の動作を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、良メモリブロックＲＢＬＫにおいても、アクセス動作ＲＤ、ＷＲ、ＳＲＥＦが実行されない期間に、接続スイッチＢＴをオフする遮断機能が設定される。その他の構成は、第２の実施形態（図８）と同じである。良メモリブロックＲＢＬＫ１、３のプリチャージ制御信号ＢＲＳは、遮断機能の設定中も高論理レベルを保持する。この実施形態のメモリＭＥＭは、スイッチ制御回路２６Ａの動作が異なることを除き、第２の実施形態（図７）と同じである。

以上、第３の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、良メモリブロックＲＢＬＫ１、３および不良メモリブロックＲＢＬＫ０、２で、接続スイッチＢＴの動作を同じにできるため、スイッチ制御回路の論理を簡易にできる。

図１０は、第４の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のスイッチ制御回路２６の代わりにスイッチ制御回路２６Ｃが形成されている。その他の構成は、第１の実施形態と同じである。

スイッチ制御回路２６Ｃは、チップイネーブル信号ＣＥ１が非活性化されているセルフリフレッシュ期間ＳＲＥＦＰのみ遮断機能を設定し、チップイネーブル信号ＣＥ１が活性化されているアクティブ期間ＡＣＴＰに遮断機能を解除する。なお、セルフリフレッシュ期間ＳＲＥＦＰは、外部アクセス要求ＲＤ、ＷＲの受け付けを禁止し、内部アクセス要求ＳＲＥＦのみを受け付け可能な内部スタンバイ期間である。アクティブ期間ＡＣＴＰは、外部アクセス要求ＲＤ、ＷＲおよび内部アクセス要求ＳＲＥＦを受け付け可能な外部スタンバイ期間である。

図１１は、第４の実施形態の動作を示している。不良メモリブロックＲＢＬＫの位置およびアクセス動作ＲＤ、ＷＲ、ＳＲＥＦの順序は、第１の実施形態と同じである。第１の実施形態と同じ動作については、詳細な説明を省略する。セルフリフレッシュ期間ＳＲＥＦＰの動作は、第１の実施形態（図５）と同じである。アクティブ期間ＡＣＴＰの動作は、第２の実施形態（図８）の良メモリブロックＲＢＬＫの動作と同じである。すなわち、アクティブ期間ＡＣＴＰに、プリチャージ制御信号ＢＲＳは、アクセス動作中のみ低論理レベルに変化する。隣接するメモリブロックＲＢＬＫでアクセス動作が実行されるとき、増幅動作が実行されるセンスアンプＳＡに接続された接続スイッチＢＴに対応するスイッチ制御信号ＢＴは、低論理レベルに変化する。

以上、第４の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、アクティブ期間ＡＣＴＰ中に、スイッチ制御回路２６Ｃのスイッチング制御を簡易にできるため、スイッチ制御回路２６Ｃのスイッチング制御により、アクセス時間が長くなることを防止できる。なお、アクティブ期間ＡＣＴＰでは、読み出し動作ＲＤおよび書き込み動作ＷＲが頻繁に実行される場合が多く、消費電流は相対的に大きい。このため、ワード線ＷＬとビット線ＢＬ、／ＢＬ間のリーク不良に伴うリーク電流の影響は小さい。一方、セルフリフレッシュ期間ＳＲＥＦＰでは、リフレッシュ要求ＲＲＥＱは、約１６μｓ毎に供給されるため、セルフリフレッシュ動作ＳＲＥＦは、１６μｓ毎にしか実行されない。したがって、ワード線ＷＬとビット線ＢＬ、／ＢＬ間にリーク不良が存在する場合、そのリーク電流がスタンバイ電流に与える影響は大きい。

図１２は、第５実施形態の動作を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、アクティブ期間ＡＣＴＰにおいて、アクセス動作ＲＤ、ＷＲが実行されない期間に、接続スイッチＢＴをオフする遮断機能が設定される。その他の構成は、第４の実施形態（図１１）と同じである。この実施形態のメモリＭＥＭは、スイッチ制御回路２６Ｃの動作が異なることを除き、第４の実施形態（図１０）と同じである。以上、第５の実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１３は、第６の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第４の実施形態のスイッチ制御回路２６Ｃの代わりにスイッチ制御回路２６Ｅが形成されている。また、新たに第２の実施形態と同じヒューズ回路３０が形成されている。その他の構成は、第４の実施形態と同じである。

スイッチ制御回路２６Ｅは、不良メモリブロックＲＢＬＫ０、２に対して、チップイネーブル信号ＣＥ１が非活性化されているセルフリフレッシュ期間ＳＲＥＦＰ（内部スタンバイ期間）のみ遮断機能を設定する。スイッチ制御回路２６Ｅは、良メモリブロックＲＢＬでは遮断機能を解除するとともに、チップイネーブル信号ＣＥ１が活性化されているアクティブ期間ＡＣＴＰ（外部スタンバイ期間）で遮断機能を解除する。

図１４は、第６の実施形態の動作を示している。不良メモリブロックＲＢＬＫの位置およびアクセス動作ＲＤ、ＷＲ、ＳＲＥＦの順序は、第１の実施形態と同じである。第１の実施形態と同じ動作については、詳細な説明を省略する。アクティブ期間ＡＣＴＰの動作は、第４の実施形態（図１１）と同じである。

この実施形態では、不良メモリブロックＲＢＬＫ２でセルフリフレッシュ動作ＳＲＥＦが実行されるときに、不良メモリブロックＲＢＬＫ２だけでなく、他の不良メモリブロックＲＢＬＫ０も遮断機能が解除される。これにより、スイッチ制御回路２６Ｅの論理を簡易にできる。また、リフレッシュ要求ＲＲＥＱの頻度は、比較的少ないため、ワード線ＷＬとビット線ＢＬ間でリーク不良が存在する場合、ビット線ＢＬ、／ＢＬの電圧がスタンバイ中にプリチャージ電圧ＶＰＲより低くなる。リフレッシュ要求ＲＲＥＱ毎に一時的にプリチャージ動作を実行することにより、ビット線ＢＬ、／ＢＬの電圧のプリチャージ電圧ＶＰＲからのずれを小さくできる。この結果、セルフリフレッシュ動作の開始時に一時的に実行されるプリチャージ動作の時間を短くでき、セルフリフレッシュ動作時間を、読み出し動作時間および書き込み動作時間と同じに設定できる。すなわち、動作制御回路２４によるタイミング制御が複雑になることを防止できる。

以上、第６の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュ要求ＲＲＥＱ毎に全ての不良メモリブロックＲＢＬＫ０、２で遮断機能を解除することで、全ての不良メモリブロックＲＢＬＫ０、２において、リフレッシュ要求ＲＲＥＱ毎にビット線ＢＬ、／ＢＬのプリチャージ動作を実行できる。これにより、セルフリフレッシュ期間ＳＲＥＦＰにおけるビット線ＢＬ、／ＢＬのずれを小さくできる。

図１５は、第７実施形態の動作を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、アクティブ期間ＡＣＴＰにおいて、アクセス動作ＲＤ、ＷＲが実行されない期間に、接続スイッチＢＴをオフする遮断機能が設定される。その他の構成は、第６の実施形態（図１４）と同じである。この実施形態のメモリＭＥＭは、スイッチ制御回路２６Ｅの動作が異なることを除き、第６の実施形態（図１３）と同じである。以上、第７の実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１６は、第８実施形態の動作を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、セルフリフレッシュ期間ＳＲＥＦＰにおいて、セルフリフレッシュ動作ＳＲＥＦが実行される不良メモリブロックＲＢＬＫ０、２のみ遮断機能が解除される。不良メモリブロックＲＢＬＫ０、２は、セルフリフレッシュ動作ＳＲＥＦが実行しないときに遮断機能の設定が維持され、接続スイッチＢＴおよびプリチャージ回路ＰＲＥはオフ状態を維持する。その他の構成は、第６の実施形態（図１４）と同じである。この実施形態のメモリＭＥＭは、スイッチ制御回路２６Ｅの動作が異なることを除き、第６の実施形態（図１３）と同じである。以上、第８の実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１７は、第９実施形態の動作を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、セルフリフレッシュ期間ＳＲＥＦＰにおいて、セルフリフレッシュ動作ＳＲＥＦが実行される不良メモリブロックＲＢＬＫ０、２のみ遮断機能が解除される。不良メモリブロックＲＢＬＫ０、２は、セルフリフレッシュ動作ＳＲＥＦが実行しないときに遮断機能の設定が維持され、接続スイッチＢＴおよびプリチャージ回路ＰＲＥはオフ状態を維持する。その他の構成は、第７の実施形態（図１５）と同じである。この実施形態のメモリＭＥＭは、スイッチ制御回路２６Ｅの動作が異なることを除き、第６の実施形態（図１３）と同じである。以上、第９の実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１８は、第１０の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第４の実施形態（図１０）のスイッチ制御回路２６Ｃの代わりにスイッチ制御回路２６Ｆが形成されている。また、新たにモードレジスタ３２（設定回路）が形成されている。その他の構成は、第４の実施形態と同じである。

モードレジスタ３２は、セルフリフレッシュ期間ＳＲＥＦＰが開始された後、遮断機能が設定されるまでのリフレッシュ要求ＲＲＥＱの回数を記憶し、記憶している回数を回数信号ＳＮとして出力する。モードレジスタ３２は、コマンドデコーダ１０でモードレジスタ設定コマンドＭＲＳを受けたときに、例えば、アドレス信号ＡＤの値を上記回数として記憶する。

スイッチ制御回路２６Ｆは、リフレッシュ要求ＲＲＥＱの回数をカウントするカウンタＣＯＵＮＴを有している。カウンタＣＯＵＮＴは、セルフリフレッシュ期間ＳＲＥＦＰが開始されたときにリセットされ、リフレッシュ要求ＲＲＥＱの回数が回数信号ＳＮにより示される値に等しくなるまで、カウント動作を実行する。スイッチ制御回路２６Ｆは、カウンタＣＯＵＮＴのカウンタ値が回数信号ＳＮにより示される値に等しくなったときに、遮断機能を設定する。

図１９は、第１０実施形態の動作を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の動作は、セルフリフレッシュ期間ＳＲＥＦＰにおいて、リフレッシュ要求ＲＲＥＱが２回発生した後に遮断機能が設定されることを除き第４の実施形態（図１１）と同じである。すなわち、図１８に示したモードレジスタ３２は、”２回”を示す回数信号ＳＮを出力する。

以上、第１０の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、チップイネーブル信号ＣＥ１が一時的に非活性化された場合に、遮断機能が設定され、すぐに解除されることを防止できる。換言すれば、リフレッシュ要求ＲＲＥＱが所定の回数発生するまで遮断機能が設定されることを待つことにより、セルフリフレッシュモードに確実に移行した後に、遮断機能を設定できる。この結果、スイッチ制御回路２６Ｆが遮断機能を設定／解除を無駄に繰り返すことを防止でき、メモリＭＥＭの消費電流を削減できる。

図２０は、第１１の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第４の実施形態（図１０）のスイッチ制御回路２６Ｃの代わりにスイッチ制御回路２６Ｇが形成されている。その他の構成は、第４の実施形態と同じである。

スイッチ制御回路２６Ｇは、アクティブ期間ＡＣＴＰからセルフリフレッシュ期間ＳＲＥＦＰに切り替わった後、リフレッシュ要求ＲＲＥＱに応答する最初のセルフリフレッシュ動作ＳＲＥＦが実行された後に、遮断機能を設定する。また、スイッチ制御回路２６Ｇは、セルフリフレッシュ期間ＳＲＥＦＰからアクティブ期間ＡＣＴＰに切り替わった後、最初のアクセス要求ＲＤ、ＷＲ、ＳＲＥＦに応答して、遮断機能を解除する。スイッチ制御回路２６Ｇは、遮断機能を、メモリブロックＲＢＬＫ０−３毎に設定および解除するために、内部ロウアドレス信号ＩＲＡＤを受ける。

図２１は、第１１の実施形態の動作を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。基本的な動作は、第４の実施形態（図１１）と同じである。但し、この実施形態では、アクティブ期間ＡＣＴＰにおいて、最初のアクセス要求ＲＤ、ＷＲに応答して遮断機能が解除される（図２１（ａ、ｂ））。また、セルフリフレッシュ期間ＳＲＥＦＰにおいて、最初のセルフリフレッシュ動作ＳＲＥＦの完了に同期して遮断機能が設定される（図２１（ｃ、ｄ））。遮断機能は、メモリブロックＲＢＬＫ０−３毎に解除および設定される。

以上、第１１の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、アクセス動作ＲＤ、ＷＲ、ＳＲＥＦが実行されるメモリブロックＲＢＬＫのみについて、遮断機能を設定および解除することにより、スイッチ制御回路２６Ｇの無駄な動作を防止でき、消費電流を削減できる。

図２２は、第１２の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第６の実施形態（図１３）のスイッチ制御回路２６Ｅの代わりにスイッチ制御回路２６Ｈが形成されている。その他の構成は、第６の実施形態と同じである。

スイッチ制御回路２６Ｈは、セルフリフレッシュ期間ＳＲＥＦＰにおいて、リフレッシュ要求ＲＲＥＱに応答して、セルフリフレッシュ動作ＳＲＥＦを実行するメモリブロックＲＢＬＫの遮断機能を解除し、次のリフレッシュ要求ＲＲＥＱに応答して、セルフリフレッシュ動作ＳＲＥＦを実行したメモリブロックＲＢＬＫの遮断機能を設定する。

図２３は、第１２の実施形態の動作を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。基本的な動作は、第８の実施形態（図１６）と同じである。但し、この実施形態では、セルフリフレッシュ期間ＳＲＥＦＰにおいて、メモリブロックＲＢＬＫ２に対応するリフレッシュ要求ＲＲＥＱに応答して、メモリブロックＲＢＬＫ２の遮断機能が解除される（図２３（ａ））。次のリフレッシュ要求ＲＲＥＱ（メモリブロックＲＢＬＫ３に対応する）に応答してメモリブロックＲＢＬＫ２の遮断機能が設定される（図２３（ｂ））。メモリブロックＲＢＬＫ３は、良メモリブロックであるため、遮断機能の設定および解除は行われない（図２３（ｃ））。

以上、第１２の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュ要求ＲＲＥＱに応答して１つのメモリブロックＲＢＬＫの遮断機能を解除し、別の１つの遮断機能を設定することにより、スイッチ制御回路２６Ｈの無駄な動作を防止でき、消費電流を削減できる。

図２４は、第１３の実施形態の動作を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。基本的な動作は、第１２の実施形態（図２３）と同じである。但し、この実施形態では、アクティブ期間ＡＣＴＰにおいて、アクセス動作ＲＤ、ＷＲ、ＳＲＥＦが実行されない期間に、接続スイッチＢＴの遮断機能が設定される。アクティブ期間ＡＣＴＰの動作は、第５の実施形態（図１２）と同じである。以上、第１３の実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２５は、第１４の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１２の実施形態（図２２）のリフレッシュアドレスカウンタ１６およびスイッチ制御回路２６Ｈの代わりにリフレッシュアドレスカウンタ１６Ｉおよびスイッチ制御回路２６Ｉが形成されている。その他の構成は、第１２の実施形態と同じである。

リフレッシュアドレスカウンタ１６Ｉは、メモリブロックＲＢＬＫ毎にセルフリフレッシュ動作ＳＲＥＦを集中して実行するために、メモリブロックＲＢＬＫを指定するブロックアドレスのビットをカウンタの上位ビットに設定している。

図２６は、第１４の実施形態におけるセルフリフレッシュ期間ＳＲＥＦＰの動作を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の動作は、遮断機能の設定タイミングおよび解除タイミングが異なることを除き、第１２の実施形態（図２３）と同じである。

スイッチ制御回路２６Ｉは、各不良メモリブロックＲＢＬＫ０、２において、最初のリフレッシュ要求ＲＲＥＱに応答して遮断機能を解除し（ＲＥＬ）、最後のリフレッシュ動作の完了後に遮断機能を設定する（ＳＥＴ）。スイッチ制御回路２６Ｉは、良メモリブロックＲＢＬＫ１、３では、遮断機能を常に解除する（ＲＥＬ）。遮断機能の設定は、対応するメモリブロックＲＢＬＫにおいて全てのリフレッシュ動作の完了に応答して行ってもよく、次のメモリブロックＲＢＬＫの最初のリフレッシュ要求ＲＲＥＱに応答して行ってもよい。以上、第１４の実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２７は、第１５の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態（図１）に負電圧生成回路３４を追加して構成されている。その他の構成は、第１の実施形態と同じである。

負電圧生成回路３４は、ワード線ＷＬの非活性化レベルの電圧である負電圧ＶＮＥＧを生成する。スイッチ制御回路２６は、図３に示した接続スイッチＢＴをオフするときに、接続スイッチＢＴのゲートに負電圧ＶＮＥＧを供給する。以上、第１５の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、接続スイッチＢＴのオフ時のゲート電圧に負電圧ＶＮＥＧを使用することにより、遮断機能の設定時に接続スイッチＢＴを確実にオフさせることができる。この結果、メモリＭＥＭの消費電流、特にスタンバイ電流を削減できる。

図２８は、第１６の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１５の実施形態（図２７）のスイッチ制御回路２６の代わりにスイッチ制御回路２６Ｊが形成されている。また、新たに、モードレジスタ３２Ｊを追加して構成されている。その他の構成は、第１５の実施形態と同じである。モードレジスタ３２Ｊの基本的な仕様は、第１０の実施形態（図１８）と同じである。

モードレジスタ３２Ｊは、例えば、モードレジスタ設定コマンドＭＲＳとともに供給されるアドレス信号ＡＤの値に応じて設定される選択ビットＳＥＬを有している。モードレジスタ３２Ｊは、選択ビットＳＥＬに設定された論理値を有する選択信号ＳＥＬを出力する。スイッチ制御回路２６Ｊは、選択ビットＳＥＬが低論理レベルの時、接続スイッチＢＴをオフするために接続スイッチＢＴのゲートに供給する電圧を接地電圧に設定する。スイッチ制御回路２６Ｊは、選択ビットＳＥＬが高論理レベルの時、接続スイッチＢＴをオフするために接続スイッチＢＴのゲートに供給する電圧を負電圧ＶＮＥＧに設定する。以上、第１６の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、接続スイッチＢＴのゲートに供給する電圧の値を複数種の電圧から選択できる。このため、ワード線ＷＬとビット線ＢＬ間でリーク不良を有する場合に、不良の原因を詳細に解析できる。

図２９は、第１７の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２の実施形態（図７）に新たに、モードレジスタ３２Ｋ（レジスタ回路）を追加して構成されている。その他の構成は、第２の実施形態と同じである。

モードレジスタ３２Ｋは、例えば、モードレジスタ設定コマンドＭＲＳとともに供給されるアドレス信号ＡＤの値に応じて設定される不良アドレスビットを有している。モードレジスタ３２Ｋは、不良アドレスビットに不良アドレスが記憶されている場合、設定された不良アドレスを仮の不良アドレスＦＡＤ２として出力する。モードレジスタ３２Ｋは、不良アドレスビットに不良アドレスが記憶されていない場合、ヒューズ回路３０にプログラムされた不良アドレスＦＡＤを不良アドレスＦＡＤ２として出力する。スイッチ制御回路２６Ａの動作は、第１の実施形態と同じである。

以上、第１７の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、モードレジスタ３２Ｋを書き換えることにより、ヒューズ回路３０にプログラムされた値と関係なく、任意のメモリブロックＲＢＬＫを不良メモリブロックとして機能させることができる。この結果、ワード線ＷＬとビット線ＢＬ間でリーク不良を有する場合に、不良の原因を詳細に解析できる。特に、ヒューズ回路３０がプログラムされた後に、ヒューズ回路３０の情報をマスクして、不良の原因を詳細に解析できる。

図３０は、第１８の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態（図１）のスイッチ制御回路２６の代わりにスイッチ制御回路２６Ｌが形成されている。その他の構成は、第１の実施形態と同じである。

スイッチ制御回路２６Ｌは、発振信号ＯＳＣ（タイミング信号）に同期してシフト動作するシフトレジスタを有している。シフトレジスタＳＦＴＲは、メモリブロックＲＢＬＫ０−３にそれぞれ対応する４つの記憶段を有している。各記憶段は、記憶している論理値を出力する。メモリＭＥＭのパワーオン時に、例えば、記憶段の１つは高論理レベルに設定され、残りの記憶段は低論理レベルに設定される。最終の記憶段の出力は、最初の記憶段の入力に接続されている。そして、シフトレジスタＳＦＴＲは、例えば、発振信号ＯＳＣの立ち上がりエッジに同期して、シフト動作し、高論理レベルを出力する記憶段を１つずつシフトする。

スイッチ制御回路２６Ｌは、シフトレジスタＳＦＴＲのシフト動作に同期して、高論理レベルを出力する記憶段に対応するメモリブロックＲＢＬＫにプリチャージ動作を実行する。これにより、プリチャージ回路ＰＲＥが、遮断機能の設定によりアクセス動作を除いてオフされている場合にも、プリチャージ動作を周期的に実行できる。

なお、例えば、メモリＭＥＭにヒューズ回路３０を形成し、不良メモリブロックＲＢＬＫのみプリチャージ動作を周期的に実行してもよい。あるいは、スイッチ制御回路２６ＬにシフトレジスタＳＦＴＲを形成せず、発振信号ＯＳＣに同期して全てのメモリブロックＲＢＬＫでプリチャージ動作を実行してもよい。プリチャージ動作を、発振信号ＯＳＣではなくリフレッシュ要求ＲＲＥＱに応答して実行してもよい。メモリＭＥＭに、プリチャージ動作を実行するための専用の発振器を形成してもよい。

以上、第１８の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、プリチャージ動作を周期的に実行することにより、ビット線ＢＬ、／ＢＬの電圧のプリチャージ電圧ＶＰＲからのずれを小さくできる。この結果、セルフリフレッシュ動作の開始時に一時的に実行されるプリチャージ動作の時間を短くでき、セルフリフレッシュ動作時間を、読み出し動作時間および書き込み動作時間と同じに設定できる。すなわち、動作制御回路２４によるタイミング制御が複雑になることを防止できる。

図３１は、第１９の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態（図１）のスイッチ制御回路２６およびメモリコア２８の代わりにスイッチ制御回路２６Ｍおよびメモリコア２８Ｍが形成されている。その他の構成は、第１の実施形態と同じである。

メモリコア２８Ｍは、第１の実施形態のメモリコア２８に補助プリチャージ回路ＳＰＲＥ（補助プリチャージスイッチ）を追加して構成されている。スイッチ制御回路２６Ｍは、補助プリチャージ回路ＳＰＲＥを動作するための補助プリチャージ制御信号ＳＢＲＳを出力することを除き、第１の実施形態のスイッチ制御回路２６と同じである。

図３２は、図３１のメモリコア２８Ｍの要部の詳細を示している。補助プリチャージ回路ＳＰＲＥを除く構成は、第１の実施形態（図３）と同じである。補助プリチャージ回路ＳＰＲＥは、２つの接続スイッチＢＴに挟まれる位置に、センスアンプＳＡおよびコラムスイッチＣＳＷとともに配置されている。補助プリチャージ回路ＳＰＲＥは、相補のビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲにそれぞれ接続するための一対のｎＭＯＳトランジスタを有している。ｎＭＯＳトランジスタのゲートは、補助プリチャージ制御信号ＳＢＲＳ（ＢＲＳ２）を受けている。補助プリチャージ回路ＳＰＲＥは、高論理レベルの補助プリチャージ制御信号ＳＢＲＳを受けている間、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給する。

図３３は、第１９の実施形態の動作を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。基本的な動作は、第１の実施形態（図５）と同じである。但し、補助プリチャージ制御信号ＳＢＲＳは、対応するセンスアンプＳＡが動作するときを除いて高論理レベルに保持される。これにより、補助プリチャージ回路ＳＰＲＥは、対応するセンスアンプＳＡが動作する期間を除いてオンし、接続スイッチＢＴに挟まれたビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給する。なお、補助プリチャージ制御信号ＳＢＲＳの波形は、スイッチ制御信号ＢＴの波形の逆論理を有する。

以上、第１９の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、補助プリチャージ回路ＳＰＲＥにより、遮断機能が設定されている場合にも、センスアンプＳＡおよびコラムスイッチＣＳＷに接続されたビット線ＢＬ、／ＢＬがフローティング状態になることを防止できる。この結果、アクセス動作ＲＤ、ＷＲ、ＳＲＥＦの開始時の一時的に実行されるプリチャージ動作の時間を短くできる。特に、アクセス動作ＳＲＥＦの頻度の少ないセルフリフレッシュ期間ＳＲＥＦＰに有効である。これにより、セルフリフレッシュ動作時間を、読み出し動作時間および書き込み動作時間と同じに設定できる。すなわち、動作制御回路２４によるタイミング制御が複雑になることを防止できる。

図３４は、第２０の実施形態におけるメモリコアの要部の詳細を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、プリチャージ回路ＰＲＥが、第１の実施形態（図３）と相違している。その他の構成は、第１の実施形態と同じである。

プリチャージ回路ＰＲＥは、プリチャージ電圧ＶＰＲをビット線ＢＬ、／ＢＬに供給するｎＭＯＳトランジスタと、プリチャージ電圧線ＶＰＲとの間に電流を抑制する電流抑制素子ＩＣＮＴを配置している。電流抑制素子ＩＣＮＴは、例えば、高抵抗素子あるいはトランジスタである。トランジスタは、ゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌが小さいものが使用される。トランジスタは、例えば、デプレッションタイプである。エンハンスメントタイプを使用する場合、閾値電圧は低く設定される。

以上、第２０の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、プリチャージ電圧線ＶＰＲとビット線ＢＬ、／ＢＬとの間に電流抑制素子ＩＣＮＴを挿入することにより、ワード線ＷＬとビット線ＢＬ間でリーク不良が存在する場合に、ビット線ＢＬ（または／ＢＬ）がプリチャージ電圧線ＶＰＲに接続されるときのリーク量を減らすことができる。

図３５は、第２１の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態（図１）の動作制御回路２４およびスイッチ制御回路２６の代わりに動作制御回路２４Ｎおよびスイッチ制御回路２６Ｎが形成されている。また、モードレジスタ３２Ｎおよびテスト回路３６Ｎが追加されている。その他の構成は、第１の実施形態と同じである。モードレジスタ３２Ｎの基本的な仕様は、第１０の実施形態（図１８）と同じである。

モードレジスタ３２Ｎは、例えば、モードレジスタ設定コマンドＭＲＳ（テスト要求）とともに供給されるアドレス信号ＡＤの値に応じて設定されるテストビットＴＳ１−２を有している。モードレジスタ３２Ｎは、テストビットＴＳ１−２に設定された論理値を、テスト信号ＴＳ１−２として出力する。テストビットＴＳ１は、第１テストを実施するときにセットされ、テストビットＴＳ２は、第２テストを実施するときにセットされる。モードレジスタ設定コマンドＭＲは、例えば、メモリＭＥＭをテストするＬＳＩテスタ等により供給される。

テスト回路３６Ｎは、テスト信号ＴＳ１−２に応じてテスト制御信号ＴＣＮＴを動作制御回路２４Ｎおよびスイッチ制御回路２６Ｎに出力する。動作制御回路２４Ｎは、アクセス要求ＲＤ、ＷＲ、ＲＲＥＱに応答して動作するとともに、テスト制御信号ＴＣＮＴに応答して動作する。スイッチ制御回路２６Ｎは、アクセス動作が実行されていない期間に遮断機能を設定するとともに、テスト制御信号ＴＣＮＴを受けたときに、テスト制御信号ＴＣＮＴに応じて遮断機能の設定／解除を行う。

図３６は、図３５に示したスイッチ制御回路２６Ｎの動作フローを示している。この例では、モードレジスタ３２ＮのテストビットＴＳ１のみがセットされ、第１テストが実施される。テスト回路３６Ｎは、テスト信号ＴＳ１（テスト要求）に応じて、第１テストを実施するためのテスト制御信号ＴＣＮＴを動作制御回路２４Ｎおよびスイッチ制御回路２６Ｎに出力する。

まず、ステップＳ１０において、スイッチ制御回路２６Ｎは、全てのメモリブロックＲＢＬＫの遮断機能を解除する。この状態で、メモリＭＥＭをテストするＬＳＩテスタは、スタンバイ電流（電源電流）を測定する。ワード線ＷＬとビット線ＢＬ間にリーク不良が存在する場合、スタンバイ電流は大きくなる。動作制御回路２４Ｎは、第１テストの実施中に、リフレッシュ要求ＲＲＥＱをマスクする。なお、リフレッシュ要求ＲＲＥＱに応答してセルフリフレッシュ動作ＳＲＥＦを実行してもよい。

次に、ステップＳ１２、Ｓ１４、Ｓ１６、Ｓ１８において、スイッチ制御回路２６Ｎは、メモリブロックＲＢＬＫ０−３の遮断機能をそれぞれ設定する。すなわち、接続スイッチＢＴは、メモリブロックＲＢＬＫ０−３毎にオフされる。各ステップＳ１２−Ｓ１８において、ＬＳＩテスタは、スタンバイ電流を測定する。ワード線ＷＬとビット線ＢＬ間にリーク不良が存在するメモリブロックＲＢＬＫでは、遮断機能が設定されるとスタンバイ電流が少なくなる。

この後、ステップＳ１０で測定したスタンバイ電流と、ステップＳ１２−Ｓ１８で測定したスタンバイ電流の差が、ＬＳＩテスタ等によりそれぞれ求められる。電流差が所定値（判定値）以上である場合、そのメモリブロックＲＢＬＫは、ワード線ＷＬとビット線ＢＬ間に不良があると判定される。この場合、詳細なテストが実施され、あるいは不良の救済工程が実施される。

図３７は、図３５に示した動作制御回路２４Ｎおよびスイッチ制御回路２６Ｎの別の動作フローを示している。この例では、モードレジスタ３２ＮのテストビットＴＳ２のみがセットされ、第２テストが実施される。テスト回路３６Ｎは、テスト信号ＴＳ２（テスト要求）に応じて、第２テストを実施するためのテスト制御信号ＴＣＮＴを動作制御回路２４Ｎおよびスイッチ制御回路２６Ｎに出力する。

まず、ステップＳ２０において、スイッチ制御回路２６Ｎは、全てのメモリブロックＲＢＬＫの遮断機能を設定する。この状態で、メモリＭＥＭをテストするＬＳＩテスタは、スタンバイ電流（電源電流）を測定する。全ての接続スイッチＢＴがオフしているため、ワード線ＷＬとビット線ＢＬ間にリーク不良が存在する場合にも、スタンバイ電流は大きくならない。動作制御回路２４Ｎは、第２テストの実施中に、リフレッシュ要求ＲＲＥＱをマスクする。なお、リフレッシュ要求ＲＲＥＱに応答してセルフリフレッシュ動作ＳＲＥＦを実行してもよい。

次に、ステップＳ２２、Ｓ２４、Ｓ２６、Ｓ２８において、スイッチ制御回路２６Ｎは、メモリブロックＲＢＬＫ０−３の遮断機能をそれぞれ解除する。すなわち、接続スイッチＢＴは、メモリブロックＲＢＬＫ０−３毎にオンされる。各ステップＳ２２−Ｓ２８において、ＬＳＩテスタは、スタンバイ電流を測定する。ワード線ＷＬとビット線ＢＬ間にリーク不良が存在するメモリブロックＲＢＬＫでは、遮断機能が解除されるとスタンバイ電流が多くなる。

この後、ステップＳ２０で測定したスタンバイ電流と、ステップＳ２２−Ｓ２８で測定したスタンバイ電流の差が、ＬＳＩテスタ等によりそれぞれ求められる。電流差が所定値（判定値）以上である場合、そのメモリブロックＲＢＬＫは、ワード線ＷＬとビット線ＢＬ間に不良があると判定される。この場合、詳細なテストが実施され、あるいは不良の救済工程が実施される。

以上、第２１の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、テスト回路３６Ｎにより、ワード線ＷＬとビット線ＢＬ間にリーク不良を有するメモリブロックＲＢＬＫを容易に検出できる。

図３８は、第２２の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２１の実施形態（図３５）のテスト回路３６Ｎ、動作制御回路２４Ｎおよびスイッチ制御回路２６Ｎの代わりにテスト回路３６Ｐ、動作制御回路２４Ｐおよびスイッチ制御回路２６Ｐが形成されている。その他の構成は、第２１の実施形態と同じである。

テスト回路３６Ｐは、テスト信号ＴＳ１−２を受けたときに、第３および第４テストを実施するためにテスト制御信号ＴＣＮＴを出力する。動作制御回路２４Ｐは、アクセス要求ＲＤ、ＷＲ、ＲＲＥＱに応答して動作するとともに、テスト制御信号ＴＣＮＴに応答して動作する。動作制御回路２４Ｐは、第３テストを実施するためのテスト制御信号ＴＣＮＴを受けたときに、通常動作モードからテストモードに移行し、アクセス要求ＲＤ、ＷＲ、ＳＲＥＦに応答してプリチャージスイッチＰＲＥがオフされてからワード線ＷＬを活性化するまでの時間を、テストを実施しない通常動作モード中より長く設定する。すなわち、第３テスト中、プリチャージ制御信号ＢＲＳ０が低論理レベルに変化してから、ワード線活性化信号ＷＬＺが高論理レベルに変化するまでの時間は、通常動作モード中より長く設定される。

また、動作制御回路２４Ｐは、第４テストを実施するためのテスト制御信号ＴＣＮＴを受けたときに、通常動作モードからテストモードに移行し、アクセス要求ＲＤ、ＷＲ、ＳＲＥＦに応答してワード線ＷＬを活性化してからセンスアンプＳＡを活性化するまでの時間を長く設定する。すなわち、第４テスト中、ワード線活性化信号ＷＬＺが高論理レベルに変化してからセンスアンプ制御信号ＬＥＺが高論理レベルに変化するまでの時間は、通常動作モード中より長く設定される。スイッチ制御回路２６Ｐは、第３および第４テストを実施するためのテスト制御信号ＴＣＮＴを受けたときに、例えば、遮断機能を解除する。なお、遮断機能は解除されなくてもよい。

図３９は、第２２の実施形態の動作の概要を示している。通常動作モードＮＲＭＬの波形は、第１の実施形態（図６）と同じである。第３テストＴＥＳＴ３では、プリチャージ制御信号ＢＲＳが低論理レベルに変化してから、ワード線ＷＬが活性化するまでの時間Ｔ１は、通常動作モードＮＲＭＬより長い。このため、例えば、ワード線ＷＬとビット線ＢＬ間でリーク不良が存在する場合、プリチャージ制御信号ＢＲＳが低論理レベルに変化した後、ビット線ＢＬの電圧は、プリチャージ電圧ＶＰＲからワード線ＷＬのリセット電圧（例えば、接地電圧）に向けて下降する。したがって、ワード線ＷＬが活性化され、メモリセルＭＣからビット線ＢＬにデータが読み出されたときに、ビット線ＢＬの電圧は、ビット線／ＢＬの電圧（＝ＶＰＲ）より低くなる。この結果、読み出し動作ＲＤにおいて正しいデータ信号が増幅されず、ワード線ＷＬとビット線ＢＬ間のリーク不良を検出できる。

同様に、第４テストＴＥＳＴ４では、ワード線ＷＬが活性化されてからセンスアンプ制御信号ＬＥＺが高論理レベルに変化するまでの時間Ｔ２は、通常動作モードＮＲＭＬより長い。このため、例えば、ワード線ＷＬとビット線ＢＬ間でリーク不良が存在する場合、ワード線ＷＬの活性化によりメモリセルＭＣからビット線ＢＬに読み出されたデータの電圧は、ワード線ＷＬのリセット電圧（例えば、接地電圧）に向けて下降する。したがって、センスアンプ制御信号ＬＥＺが活性化され、センスアンプＳＡが増幅動作を開始したときに、ビット線ＢＬの電圧は、ビット線／ＢＬの電圧（＝ＶＰＲ）より低くなる。この結果、読み出し動作ＲＤにおいて正しいデータ信号が増幅されず、ワード線ＷＬとビット線ＢＬ間のリーク不良を検出できる。

なお、遮断機能を解除しない場合、第３および第４テストＴＥＳＴ３−４において、プリチャージ制御信号ＢＲＳおよびスイッチ制御信号ＢＴは、通常動作モードＮＲＭＬと同じ波形になる。

図４０は、メモリコア２８のメモリブロックＲＢＬＫの詳細を示している。各メモリブロックＲＢＬＫは、例えば、２５６本のワード線ＷＬ０−２５５、２本の冗長ワード線ＲＷＬ０−１、１０２４組のビット線対ＢＬ、／ＢＬおよび１組の冗長ビット線対ＲＢＬ、／ＲＢＬを有している。ワード線ＷＬとビット線ＢＬ、／ＢＬの交点の丸印は、メモリセルＭＣを示している。第３テストＴＥＳＴ３および第４テストＴＥＳＴを実施する前に、全てのメモリセルＭＣには、論理１のデータが書き込まれる。

例えば、図中に黒丸で示したメモリセルＭＣに接続されたワード線ＷＬ３とビット線ＢＬ２にリーク不良が存在する場合、ビット線ＢＬ２に接続されたメモリセルＭＣをアクセスするために、ワード線ＷＬ０、ＷＬ３、ＷＬ４、ＷＬ７等を活性化したときに、不良が検出される。これに対して、ビット線／ＢＬ２に接続されたメモリセルＭＣをアクセスするとき、ビット線ＢＬ２は参照ビット線として機能し、増幅動作時に低レベル側に変化するため、不良は検出されない。

また、ワード線ＷＬとビット線ＢＬ間にリーク不良が存在する場合、冗長ワード線ＲＷＬ０−１による救済（ロウ救済）ではなく、冗長ビット線対ＲＢＬ、／ＲＢＬによる救済（コラム救済）を実施する必要がある。これは、リーク不良を有するビット線ＢＬ２に接続された全てのメモリセルＭＣでデータの読み出し不良（再書き込み不良）が発生するためである。コラム救済を強制的に実施するためには、冗長ワード線ＲＷＬ０−１の本数より多いワード線不良を発生させればよい。具体的には、メモリセルＭＣを介してビット線ＢＬ２に接続されたワード線ＷＬ（ＷＬ０、ＷＬ３、ＷＬ４等）を３回以上アクセスすればよい。ワード線ＷＬを順次アクセスする場合、”冗長ワード線ＲＷＬの本数＋２”の２倍以上の本数のワード線ＷＬを順次アクセスすることで、コラム救済を強制的に実施できる。

以上、第２２の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ワード線ＷＬとビット線ＢＬ間にリーク不良が存在する場合、コラム救済を強制的に実施できる。これにより、救済効率を向上でき、メモリＭＥＭの歩留を向上できる。

図４１は、第２３の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２２の実施形態（図３８）のテスト回路３６Ｐの代わりにテスト回路３６Ｑが形成されている。また、新たにテスト出力端子ＴＯＵＴが形成されている。その他の構成は、第２２の実施形態と同じである。

テスト回路３６Ｑは、複数のワード線ＷＬをアクセスするために動作制御回路２４Ｐにテストアクセス要求を出力して、第３テストＴＥＳＴ３および第４テストＴＥＳＴ４を実施する機能を有している。また、テスト回路３６Ｑは、第２２の実施形態で説明した第３テストＴＥＳＴ３および第４テストＴＥＳＴ４時に、読み出しデータをデータバスＤＢを介して受け、不良の発生を検出する機能を有している。さらに、テスト回路３６Ｑは、ワード線ＷＬとビット線ＢＬ間のリーク不良を検出したときに、テスト出力端子ＴＯＵＴに不良検出信号ＴＯＵＴを出力する機能を有している。すなわち、テスト回路３６Ｑは、ＢＩＳＴ（Built-In Self-Test）回路として機能する。

図４２は、第２３の実施形態のメモリシステムを示している。図４と同じ構成については、詳細な説明は省略する。この実施形態のメモリシステムに搭載されるＣＰＵは、メモリＭＥＭにアクセス要求およびテスト要求を出力し、メモリＭＥＭからの不良検出信号ＴＯＵＴ（テスト結果）を受ける機能を有している。テスト要求は、例えば、モードレジスタ設定コマンドＭＲＳによりモードレジスタ３２ＮのテストビットＴＳ１−２を書き換えることで、メモリＭＥＭに認識される。メモリＭＥＭは、テスト要求を認識したときに、テスト回路３６Ｑにより自己テストを実施する。

以上、第２３の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ＢＩＳＴ機能を有するテスト回路３６Ｑにより、自動的に第３テストＴＥＳＴ３および第４テストＴＥＳＴ４を実施し、テスト結果をテスト出力端子ＴＯＵＴを介してメモリシステム内のＣＰＵ（コントローラ）に出力することにより、ＬＳＩテスタなどの高価な機器を使用せずに、ワード線ＷＬとビット線ＢＬ間にリーク不良を有するメモリブロックＲＢＬＫを検出できる。この結果、テストコストを削減できる。

なお、上述した第２０の実施形態（図３４）では、プリチャージ回路ＰＲＥに電流抑制素子ＩＣＮＴを配置してメモリコアを構成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図４３に示すように、図３４に示したメモリコアに、第１９の実施形態（図３２）で使用した補助プリチャージ回路ＳＰＲＥを追加してもよい。また、図４４に示すように、第１９の実施形態（図３２）のメモリコアからプリチャージ回路ＰＲＥを削除してもよい。さらに、図４５に示すように、図４４のメモリコアの補助プリチャージ回路ＳＰＲＥに電流抑制素子ＩＣＮＴを配置してもよい。図４６に示すように、図４４のメモリコアの補助プリチャージ回路ＳＰＲＥに、ビット線ＢＬ、／ＢＬを互いに接続するｎＭＯＳトランジスタを追加してもよい。図４７に示すように、図４５のメモリコアの補助プリチャージ回路ＳＰＲＥに、ビット線ＢＬ、／ＢＬを互いに接続するｎＭＯＳトランジスタを追加してもよい。これ以外にも、補助プリチャージ回路ＳＰＲＥおよび電流抑制素子ＩＣＮＴを、各実施形態に追加することが可能である。補助プリチャージ回路ＳＰＲＥが追加される場合、プリチャージ回路ＰＲＥは、削除してもよい。

上述した実施形態では、本発明をＦＣＲＡＭ（擬似ＳＲＡＭ）に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＤＲＡＭあるいはＳＤＲＡＭに適用してもよい。この場合、外部リフレッシュ要求に応答する外部リフレッシュ動作が、外部アクセス動作として実行される。さらに、本発明をＳＲＡＭ、不揮発性メモリ等に適用してもよい。

図４８は、第２４の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリＭＥＭは、例えば、ＳＤＲＡＭである。メモリＭＥＭは、クロックバッファ４０Ｒ、コマンドデコーダ１０Ｒ、発振制御回路４２Ｒ、リフレッシュタイマ１２Ｒ、リフレッシュ要求生成回路１４、要求制御回路４４Ｒ、リフレッシュアドレスカウンタ１６、アドレスバッファ１８、データ入出力バッファ２０、アドレス選択回路２２、動作制御回路２４Ｒ、スイッチ制御回路２６Ｒおよびメモリコア２８を有している。なお、メモリＭＥＭは、図４に示したように、ＣＰＵとともにメモリシステムを構成する。

クロックバッファ４０Ｒは、クロックイネーブル信号ＣＫＥが高論理レベルのときに、クロック信号ＣＬＫを内部クロック信号ＩＣＬＫとして出力する。内部クロック信号ＩＣＬＫは、コマンドデコーダ１０Ｒ、アドレスバッファ１８、データ入出力バッファ２０および動作制御回路２４Ｒ等のクロック信号ＣＬＫに同期して動作する回路に供給される。クロックバッファ４０Ｒは、クロックイネーブル信号ＣＫＥが低論理レベルのときに、内部クロック信号ＩＣＬＫの出力を停止する。内部クロック信号ＩＣＬＫの停止により、メモリＭＥＭは、外部アクセス要求等を受ける入力回路（コマンドデコーダ１０Ｒ、アドレスバッファ１８およびデータ入出力バッファ２０等）を非活性化するパワーダウンモードにエントリする。入力回路の非活性化により、入力回路での電源電流が削減されるため、メモリＭＥＭの消費電力は大幅に削減される。メモリＭＥＭは、クロックイネーブル信号ＣＫＥが低論理レベルから高論理レベルに変化することにより、パワーダウンモードからイクジットし、通常動作モードに復帰する。

コマンドデコーダ１０Ｒは、コマンド信号ＣＭＤの論理レベルに応じて認識したコマンドを、メモリコア２８のアクセス動作を実行するために読み出しコマンドＲＤ、書き込みコマンドＷＲおよびリフレッシュコマンドＲＥＦ等として出力する。また、コマンドデコーダ１０Ｒは、コマンド信号ＣＭＤがセルフリフレッシュコマンドのエントリを示すときに、セルフリフレッシュモード信号ＳＥＬＦＺを活性化し、コマンド信号ＣＭＤがセルフリフレッシュコマンドのイクジットを示すときに、セルフリフレッシュモード信号ＳＥＬＦを非活性化する。コマンドデコーダ１０Ｒは、内部クロック信号ＩＣＬＫが供給されている間にパワーダウンモード信号ＰＤＺを非活性化し、内部クロック信号ＩＣＬＫの供給が停止したときにパワーダウンモード信号ＰＤＺを活性化する。コマンドＲＤ、ＷＲ、ＲＥＦは、メモリコア２８をアクセス動作するための外部アクセス要求である。例えば、コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥである。

発振制御回路４２Ｒは、セルフリフレッシュモード信号ＳＥＬＦＺまたはパワーダウンモード信号ＰＤＺの活性化中に、発振イネーブル信号ＯＥＮＺを活性化する。リフレッシュタイマ１２Ｒ（信号生成回路）は、発振イネーブル信号ＯＥＮＺの活性化中に動作して発振信号ＯＳＣ（タイミング信号）を出力し、発振イネーブル信号ＯＥＮＺの非活性化中に動作を停止する。要求制御回路４４Ｒは、リフレッシュ要求信号ＲＲＥＱに同期してリフレッシュ要求信号ＲＲＥＱＺまたはプリチャージ要求信号ＰＲＥＱＺを出力する。パワーダウンモード信号ＰＤＺは、図４９に示すように、リフレッシュ要求信号ＲＲＥＱＺの出力をマスクするために使用される。

リフレッシュアドレスカウンタ１６は、リフレッシュ動作の完了に同期して生成されるリフレッシュエンド信号ＲＥＮＤＺに同期してカウント動作し、リフレッシュアドレス信号ＲＲＡＤを更新する。リフレッシュエンド信号ＲＥＮＤＺは、動作制御回路２４Ｒにより生成される。アドレス選択回路２２は、リフレッシュ要求信号ＲＲＥＱＺの活性化に応答して、リフレッシュ動作を実行するためにリフレッシュアドレス信号ＲＲＡＤを内部ロウアドレス信号ＩＲＡＤとしてメモリコア２８に出力する。動作制御回路２４Ｒは、読み出しコマンドＲＤ、書き込みコマンドＷＲ、リフレッシュコマンドＲＥＦ（外部アクセス要求）およびリフレッシュ要求信号ＲＲＥＱＺ（内部アクセス要求）に応答してメモリコア２８に読み出し動作、書き込み動作およびリフレッシュ動作を実行させるための制御信号ＷＬＺ、ＬＥＺ、ＢＴ０、ＢＲＳ０を出力する。さらに、動作制御回路２４Ｒは、プリチャージ要求信号ＰＲＥＱＺに応答してビット線ＢＬ、／ＢＬをプリチャージするためにプリチャージ制御信号ＢＲＳ０を出力する。

読み出しコマンドＲＤ、書き込みコマンドＷＲおよびリフレッシュコマンドＲＥＦは、通常動作モード中に供給される。リフレッシュ要求信号ＲＲＥＱＺは、セルフリフレッシュモード中に生成される。プリチャージ要求信号ＰＲＥＱＺは、セルフリフレッシュモード中およびパワーダウンモード中に生成される。

スイッチ制御回路２６Ｒは、セルフリフレッシュモード中に、セルフリフレッシュ動作を実行しないメモリブロックＲＢＬＫのプリチャージ制御信号ＢＲＳ（ＢＲＳ０Ｌ／０Ｒ、ＢＲＳ１Ｌ／１Ｒ、ＢＲＳ２Ｌ／２Ｒ、ＢＲＳ３Ｌ／３Ｒのうちの３組）を、プリチャージ制御信号ＢＲＳ０に応答して、所定の期間だけ高論理レベルに設定する。また、スイッチ制御回路２６Ｒは、パワーダウンモード中に、全てのメモリブロックＲＢＬＫのプリチャージ制御信号ＢＲＳを、プリチャージ制御信号ＢＲＳ０に応答して、所定の期間だけ高論理レベルに設定する。セルフリフレッシュ動作を実行するメモリブロックＲＢＬＫのプリチャージ制御信号ＢＲＳの波形は、図６のＢＲＳ２Ｌ、ＢＲＳ２Ｒと同じである。通常動作モード中のスイッチ制御回路２６Ｒの動作は、図５のアクティブ期間ＡＣＴおよび図６と同じである。

図４９は、図４８の発振制御回路４２Ｒおよび要求制御回路４４Ｒの詳細を示している。発振制御回路４２Ｒは、ＯＲ回路により構成されている。要求制御回路４４Ｒは、パワーダウンモード信号ＰＤＺの反転論理と、リフレッシュ要求信号ＲＲＥＱを受けるＡＮＤ回路を有している。要求制御回路４４Ｒは、リフレッシュ要求信号ＲＲＥＱをプリチャージ要求信号ＰＲＥＱＺとして出力し、パワーダウンモード信号ＰＤＺの非活性化中に、リフレッシュ要求信号ＲＲＥＱに同期してリフレッシュ要求信号ＲＲＥＱＺを出力する。すなわち、図５０に示すように、プリチャージ要求信号ＰＲＥＱＺは、セルフリフレッシュモード中およびパワーダウンモード中に、リフレッシュ要求信号ＲＲＥＱに同期して生成される。リフレッシュ要求信号ＲＲＥＱＺは、セルフリフレッシュモード中のみにリフレッシュ要求信号ＲＲＥＱに同期して生成され、パワーダウンモード中に生成が禁止される。

図５０は、第２４の実施形態の動作を示している。セルフリフレッシュモード信号ＳＥＬＦＺは、セルフリフレッシュ期間ＳＥＬＦＰのみ活性化される。パワーダウンモード信号ＰＤＺは、パワーダウン期間ＰＤＰのみ活性化される。したがって、発振信号ＯＳＣは、セルフリフレッシュ期間ＳＥＬＦＰおよびパワーダウン期間ＰＤＰのみ出力され、通常動作モード期間ＮＲＭＰに出力されない。換言すれば、ＳＤＲＡＭでは、擬似ＳＲＡＭと異なり、通常動作モード中のリフレッシュ動作は、外部リフレッシュ要求ＲＥＦのみに応答して実行される。セルフリフレッシュ動作は、メモリＭＥＭの内部で周期的に生成されるリフレッシュ要求信号ＲＲＥＱＺ（内部アクセス要求）に応答して、セルフリフレッシュ期間ＳＥＬＦＰ中のみ実行される。

セルフリフレッシュ期間ＳＥＬＦＰ中、要求制御回路４４Ｒは、リフレッシュ要求信号ＲＲＥＱに応答してリフレッシュ要求信号ＲＲＥＱＺおよびプリチャージ要求信号ＰＲＥＱＺを出力する。パワーダウン期間ＰＤＰ中、要求制御回路４４Ｒは、リフレッシュ要求信号ＲＲＥＱに応答してプリチャージ要求信号ＰＲＥＱＺのみを出力し、リフレッシュ要求信号ＲＲＥＱＺの生成を禁止する。なお、この実施形態では、遮断機能は、動作モードに依存せず、全てのメモリブロックＲＢＬＫ０−３で設定される。

なお、通常動作モードは、外部アクセス要求ＲＤ、ＷＲ、ＲＥＦの受け付けを許可する外部動作モードである。セルフリフレッシュモードおよびパワーダウンモードは、外部アクセス要求ＲＤ、ＷＲ、ＲＥＦの受け付けを禁止する内部動作モードである。

図５１は、第２４の実施形態のセルフリフレッシュモード中の動作を示している。上述した図５と同じ動作については、詳細な説明は省略する。図中にＸ印で示した不良メモリブロックは、上述した実施形態と同様に、リーク不良があるワード線ＷＬまたはビット線ＢＬ、／ＢＬを、冗長回路（冗長ワード線または冗長ビット線）により置き換えている。セルフリフレッシュ動作ＳＲＥＦが実行されるメモリブロックＲＢＬＫは、リフレッシュ要求信号ＲＲＥＱＺ毎に生成されるリフレッシュアドレス信号ＲＲＡＤに応じて、順次に切り替えられる。セルフリフレッシュ動作ＳＲＥＦの波形は、図５と同じである。

さらに、この実施形態では、セルフリフレッシュ動作ＳＲＥＦを実行しないメモリブロックＲＢＬＫは、プリチャージ要求信号ＰＲＥＱＺに応答して一時的に高論理レベルに変化するプリチャージ制御信号ＢＲＳを受ける。これにより、ビット線ＢＬ、／ＢＬのプリチャージ動作が実行される。セルフリフレッシュモードでは、各メモリブロックＲＢＬＫにおいて、セルフリフレッシュ動作ＳＲＥＦが実行される頻度は低い。このため、遮断機能が設定された場合に、プリチャージ制御信号ＢＲＳは長時間低レベルに設定される。一般に、ビット線ＢＬ、／ＢＬと接地線ＶＳＳとの間には、通常の動作には影響しない微少なリークパスが存在する。このリークパスにより、フローティング状態のビット線ＢＬ、／ＢＬの電圧レベルは、時間の経過とともにプリチャージレベルＶＰＲから徐々に低下する。

しかし、この実施形態では、プリチャージ動作が定期的に実行される。これにより、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間のショートが物理的に存在し、遮断機能が設定される場合にも、ビット線ＢＬ、／ＢＬの電圧レベルをプリチャージレベルＶＰＲに保持できる。換言すれば、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間のショートが物理的に存在する場合にも、遮断機能によりリーク電流を最小限にし、かつビット線ＢＬ、／ＢＬの電圧レベルをプリチャージレベルＶＰＲに保持できる。したがって、セルフリフレッシュ動作ＳＲＥＦや、セルフリフレッシュモードから通常動作モードに復帰した後のアクセス動作ＲＤ、ＷＲ、ＲＥＦにおいて、センスアンプＳＡの誤動作を防止できる。具体的には、論理”０”を保持しているメモリセルＭＣの読み出しマージンが低下することを防止できる。

図５２は、第２４の実施形態のパワーダウンモード中の動作を示している。パワーダウンモードでは、外部アクセス要求ＲＤ、ＷＲ、ＲＥＦの受け付けが禁止され、リフレッシュ要求信号ＲＲＥＱＺ（内部アクセス要求）の生成も禁止される。このため、プリチャージ要求信号ＰＲＥＱＺのみが、リフレッシュ要求信号ＲＲＥＱに応答して生成される。全てのメモリブロックＲＢＬＫ０−３は、プリチャージ要求信号ＰＲＥＱＺに応答して一時的に高論理レベルに変化するプリチャージ制御信号ＢＲＳを受ける。そして、全てのメモリブロックＲＢＬＫでプリチャージ動作が実行される。このため、セルフリフレッシュモードと同様に、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間のショートが物理的に存在する場合にも、遮断機能によりリーク電流を最小限にし、かつビット線ＢＬ、／ＢＬの電圧レベルをプリチャージレベルＶＰＲに保持できる。

以上、第２４の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、遮断機能が設定され、ビット線ＢＬ、／ＢＬのフローティング期間が長くなる場合にも、ビット線ＢＬ、／ＢＬの電圧レベルをプリチャージレベルＶＰＲに保持できる。したがって、セルフリフレッシュモードやパワーダウンモードから通常動作モードに復帰した後のアクセス動作ＲＤ、ＷＲ、ＲＥＦにおいて、センスアンプＳＡの誤動作を防止できる。

図５３は、第２５の実施形態を示している。第１、第２および第２４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２４の実施形態のスイッチ制御回路２６Ｒの代わりにスイッチ制御回路２７Ｒが形成されている。また、メモリＭＥＭは、第２の実施形態と同様にヒューズ回路３０（リーク記憶部）を有している。その他の構成は、第２４の実施形態と同じである。すなわち、メモリＭＥＭは、例えば、ＳＤＲＡＭである。メモリＭＥＭは、図４に示したように、ＣＰＵとともにメモリシステムを構成する。

この実施形態では、第２の実施形態と同様に、ヒューズ回路３０は、不良メモリブロックＲＢＬＫを示すブロックアドレスＦＡＤを出力する。ヒューズ回路３０は、不良のメモリブロックＲＢＬＫを冗長メモリブロックＲＲＢＬＫ（図示せず）に置き換えるために不良のメモリブロックＲＢＬＫのブロックアドレスを記憶する冗長ヒューズ回路を利用してもよく、冗長ヒューズ回路とは別に形成してもよい。スイッチ制御回路２７Ｒは、不良ブロックアドレスＦＡＤにより示される不良メモリブロックＲＢＬＫのみで遮断機能を設定し、良メモリブロックＲＢＬＫで遮断機能を解除する。

図５４は、第２５の実施形態のセルフリフレッシュモード中の動作を示している。上述した図５および図５１と同じ動作については、詳細な説明は省略する。この実施形態では、良メモリブロックＲＢＬＫ１、３では、セルフリフレッシュモード中に、プリチャージ制御信号ＢＲＳは、セルフリフレッシュ動作ＳＲＥＦ中を除き、高論理レベルに保持される。不良メモリブロックＲＢＬＫ０、２では、セルフリフレッシュモード中に、プリチャージ制御信号ＢＲＳは、プリチャージ要求信号ＰＲＥＱＺに応答して一時的に高論理レベルに変化する。図３に示したプリチャージ回路ＰＲＥは、プリチャージ制御信号ＢＲＳの高論理レベル中にオンし、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給する。

図５５は、第２５の実施形態のパワーダウンモード中の動作を示している。上述した図５２と同じ動作については、詳細な説明は省略する。パワーダウンモード中においても、セルフリフレッシュモード中と同様に、プリチャージ制御信号ＢＲＳは、不良メモリブロックＲＢＬＫ０、２でのみ、プリチャージ要求信号ＰＲＥＱＺに応答して一時的に高論理レベルに変化する。良メモリブロック１、３では、プリチャージ制御信号ＢＲＳは、パワーダウンモード中に高論理レベルに保持される。このため、プリチャージ回路ＰＲＥのオン／オフは、不良メモリブロックＲＢＬＫ０、２でのみ実施される。

以上、第２５の実施形態においても、上述した第１、第２および第２４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、遮断機能を不良メモリブロックＲＢＬＫのみに設定することで、接続スイッチＢＴおよびプリチャージ回路ＰＲＥの無駄な動作を防止でき、スタンバイ電流をさらに削減できる。

図５６は、第２６の実施形態における発振制御回路４２Ｒおよび要求制御回路４５Ｒの詳細を示している。第１および第２４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２４の実施形態の要求制御回路４４Ｒの代わりに要求制御回路４５Ｒが形成されている。その他の構成は、第２４の実施形態と同じである。すなわち、メモリＭＥＭは、例えば、ＳＤＲＡＭである。メモリＭＥＭは、図４に示したように、ＣＰＵとともにメモリシステムを構成する。

要求制御回路４５Ｒは、図４９に示したパワーダウンモード信号ＰＤＺを受けるインバータとＮＡＮＤゲートの間に、パルス調整回路ＰＬＳ（マスク回路）を有している。パルス調整回路ＰＬＳは、パワーダウンイネーブル信号ＰＤＥＮＸの非活性化タイミングをパワーダウンモード信号ＰＤＺの非活性化タイミングより遅らせるために遅延回路ＤＬＹ１とＡＮＤ回路とで構成される。

図５７は、第２６の実施形態の動作を示している。図５７では、メモリＭＥＭは、クロックイネーブル信号ＣＫＥの活性化に応答してパワーダウンモード（ＰＤＰ）からイクジットし、通常動作モード（ＮＲＭＰ）に移行する例を示している。パワーダウンイネーブル信号ＰＤＥＮＸの非活性化タイミングは、パルス調整回路ＰＬＳにより後ろにずれる（図５７（ａ））。このため、パワーダウンモードからイクジットされた後、遅延回路ＤＬＹ１の遅延時間Ｔ１だけリフレッシュ要求信号ＲＲＥＱＺ（内部アクセス要求）の生成が禁止される（図５７（ｂ））。

リフレッシュ要求信号ＲＲＥＱＺは、パワーダウンモード中および通常動作モード中に生成されない。しかし、図中の括弧内に示すように、パワーダウンモードから通常動作モードへの切り替え時に、リフレッシュ要求生成回路１４からリフレッシュ要求信号ＲＲＥＱが出力された場合、パワーダウンモードからイクジットされたときに、リフレッシュ要求信号ＲＲＥＱＺが出力されるおそれがある（図５７（ｃ））。一方、通常動作モードでは、メモリＭＥＭの内部動作と非同期で、読み出しコマンドＲＤ等の外部アクセス要求がメモリＭＥＭに供給される（図５７（ｄ））。このため、通常動作モードの開始時に、外部アクセス要求と内部アクセス要求ＲＲＥＱＺとが衝突するおそれがあり、この衝突を防止する必要がある。

以上、第２６の実施形態においても、上述した第１および第２４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、パワーダウンモードから通常動作モードへの切り替え時にリフレッシュ要求信号ＲＲＥＱＺの生成を所定時間禁止することで、外部アクセス要求と内部アクセス要求ＲＲＥＱＺが衝突することを防止でき、メモリＭＥＭの誤動作を防止できる。

図５８は、第２７の実施形態の実施形態を示している。第１および第２４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリコア２８Ｓは、１つのメモリブロックＲＢＬＫで構成されている。このため、メモリコア２８Ｓは、メモリブロックＲＢＬＫをセンスアンプＳＡに接続する接続スイッチＢＴを有していない。また、メモリコア２８Ｓの動作を制御する動作制御回路２４Ｓおよびスイッチ制御回路２６Ｓは、スイッチ制御信号ＢＴを出力しない点で第２４の実施形態と相違している。さらに、メモリＭＥＭは、リフレッシュタイマ１２Ｒとは別に、プリチャージ要求信号ＰＲＥＱＺを所定の周期で出力する専用のプリチャージタイマ４６Ｓを有している。このため、プリチャージ要求信号ＰＲＥＱＺの周期は、発振信号ＯＳＣの周期とは無関係に設定可能である。プリチャージタイマ４６Ｓが独立に設けられるため、リフレッシュ要求信号ＲＲＥＱからリフレッシュ要求信号ＲＲＥＱＺとプリチャージ要求信号ＰＲＥＱＺとを生成するための要求制御回路４４Ｒ（図４８）は不要である。その他の構成は、第２４の実施形態と同じである。すなわち、メモリＭＥＭは、例えば、ＳＤＲＡＭである。メモリＭＥＭは、図４に示したように、ＣＰＵとともにメモリシステムを構成する。

プリチャージタイマ４６Ｓは、パワーダウンモード中およびセルフリフレッシュモード中にプリチャージ要求信号ＰＲＥＱＺを周期的に出力する。リフレッシュタイマ１２Ｒは、セルフリフレッシュモード中のみ発振信号ＯＳＣを周期的に出力する。メモリＭＥＭの基本的な動作は、プリチャージ要求信号ＰＲＥＱＺが発振信号ＯＳＣに同期していないことを除き、上述した図５０と同じである。

図５９は、第２７の実施形態のセルフリフレッシュモード中の動作を示している。この実施形態では、リフレッシュ要求信号ＲＲＥＱＺとプリチャージ要求信号ＰＲＥＱＺとは、互いに非同期に生成される（図５９（ａ、ｂ））。動作制御回路２４Ｓは、プリチャージ制御信号ＢＲＳを、リフレッシュ要求信号ＲＲＥＱＺおよびプリチャージ要求信号ＰＲＥＱＺに同期して生成する（図５９（ｃ、ｄ））。但し、リフレッシュ要求信号ＲＲＥＱＺとプリチャージ要求信号ＰＲＥＱＺとが重なる場合がある。この場合、動作制御回路２４Ｓは、プリチャージ要求信号ＰＲＥＱＺをマスクし、リフレッシュ要求信号ＲＲＥＱＺのみに応答してプリチャージ制御信号ＢＲＳを生成する（図５９（ｅ））。

以上、第２７の実施形態においても、上述した第１および第２４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、プリチャージ要求信号ＰＲＥＱＺの周期を、発振信号ＯＳＣの周期と無関係に設定できる。このため、例えば、プリチャージ要求信号ＰＲＥＱＺの周期を長く設定することで、メモリＭＥＭの消費電力を削減できる。換言すれば、ビット線ＢＬ、／ＢＬのリーク電流量に応じてプリチャージ要求信号ＰＲＥＱＺの生成周期を設定できる。

図６０は、第２８の実施形態を示している。第１および第２４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２４の実施形態の要求制御回路４４Ｒの代わりに要求制御回路４４Ｔが形成されている。また、メモリＭＥＭは、ヒューズ回路４８Ｔ（プログラム回路）を有している。その他の構成は、第２４の実施形態と同じである。すなわち、メモリＭＥＭは、例えば、ＳＤＲＡＭである。メモリＭＥＭは、図４に示したように、ＣＰＵとともにメモリシステムを構成する。

ヒューズ回路４８Ｔは、内蔵するヒューズのプログラム状態に応じて、プリチャージマスク信号ＰＭＳＫを出力する。例えば、プリチャージマスク信号ＰＭＳＫは、ヒューズがカットされているときに高論理レベルに設定され、ヒューズがカットされていないときに低論理レベルに設定される。要求制御回路４４Ｔは、高論理レベルのプリチャージマスク信号ＰＭＳＫを受けたときに、プリチャージ要求信号ＰＲＥＱＺの生成を停止する。これにより、パワーダウンモード中のプリチャージ動作は禁止される。セルフリフレッシュモード中のプリチャージ動作は、リフレッシュ要求信号ＲＲＥＱＺに応答する動作を除いて禁止される。この実施形態では、メモリＭＥＭの製造後の動作テストにおいて、スタンバイ電流等の評価によってビット線ＢＬ、／ＢＬのリーク電流が非常に少ないことが判定されたとき、ヒューズ回路４８Ｔの内部状態がプログラムされる。これにより、プリチャージ要求信号ＰＲＥＱＺの生成が停止されるため、プリチャージ回路ＰＲＥの動作頻度を減らすことができる。この結果、パワーダウンモード中およびセルフリフレッシュモード中にメモリＭＥＭの消費電力を削減できる。

なお、要求制御回路４４Ｔは、例えば、高論理レベルのプリチャージマスク信号ＰＭＳＫを受けたときに、セルフリフレッシュモード中のみプリチャージ要求信号ＰＲＥＱＺの生成を停止してもよい。これにより、ビット線ＢＬ、／ＢＬは、セルフリフレッシュモード中に、セルフリフレッシュ動作によりプリチャージ電圧ＶＰＲに設定され、パワーダウンモード中に、プリチャージ要求信号ＰＲＥＱＺに応答してプリチャージ電圧ＶＰＲに設定される。したがって、パワーダウンモード中に、ビット線ＢＬ、／ＢＬがフローティング状態を維持されることを防止でき、セルフリフレッシュモードから通常動作モードに復帰した後のアクセス動作ＲＤ、ＷＲ、ＲＥＦにおいて、センスアンプＳＡの誤動作を防止できる。

以上、第２８の実施形態においても、上述した第１および第２４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、製造されたメモリＭＥＭの特性に応じて、パワーダウンモード中およびセルフリフレッシュモード中の消費電力をさらに削減できる。

図６１は、第２９の実施形態を示している。第１、第２４および第２８の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２４の実施形態のコマンドデコーダ１０Ｒおよび要求制御回路４４Ｒの代わりにコマンドデコーダ１０Ｕおよび要求制御回路４４Ｔが形成されている。また、メモリＭＥＭは、モードレジスタ５０Ｕ（レジスタ回路）を有している。その他の構成は、第２４の実施形態と同じである。すなわち、メモリＭＥＭは、例えば、ＳＤＲＡＭである。メモリＭＥＭは、図４に示したように、ＣＰＵとともにメモリシステムを構成する。

コマンドデコーダ１０Ｕは、第２４の実施形態のコマンドデコーダ１０Ｒに、モードレジスタ設定コマンドＭＲＳをデコードする機能を追加して構成されている。モードレジスタ５０Ｕは、モードレジスタ設定コマンドＭＲＳとともに供給されるアドレス信号ＲＡＤ（外部データ）の値に応じて、内蔵する記憶部の値を設定する。記憶部の１つは、プリチャージマスクビットＰＭＳＫを示す。例えば、モードレジスタ５０Ｕは、プリチャージマスクビットＰＭＳＫが”０”に設定されたときに、低論理レベルのプリチャージマスク信号ＰＭＳＫを出力し、プリチャージマスクビットＰＭＳＫが”１”に設定されたときに、高論理レベルのプリチャージマスク信号ＰＭＳＫを出力する。モードレジスタ５０Ｕは、例えば、バースト長やデータレイテンシ等のメモリＭＥＭの動作仕様を設定するための記憶部も有している。要求制御回路４４Ｔの動作は、第２８の実施形態と同じである。

以上、第２９の実施形態においても、上述した第１、第２４および第２８の実施形態と同様の効果を得ることができる。さらに、この実施形態では、モードレジスタ５０Ｕは、メモリＭＥＭのテスト後に設定が可能なため、例えば、メモリＭＥＭがアセンブルされた後に、プリチャージ要求信号ＰＲＥＱＺの出力の禁止／許可を設定できる。この結果、例えば、長時間使用したメモリＭＥＭを用いて、ビット線ＢＬ、／ＢＬのリーク電流に関する信頼性を評価できる。

図６２は、第３０の実施形態を示している。第１および第２４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２４の実施形態の要求制御回路４４Ｒの代わりに要求制御回路４４Ｖが形成されている。要求制御回路４４Ｖは、リフレッシュ選択信号ＲＥＦＳＥＬをアドレス選択回路２２に出力する。その他の構成は、第２４の実施形態と同じである。すなわち、メモリＭＥＭは、例えば、ＳＤＲＡＭである。メモリＭＥＭは、図４に示したように、ＣＰＵとともにメモリシステムを構成する。

図６３は、図６２に示した要求制御回路４４Ｖの詳細を示している。要求制御回路４４Ｖは、リフレッシュ要求信号ＲＲＥＱ（タイミング信号）を順次に遅延するために縦続接続された遅延回路ＤＬＹ２、ＤＬＹ３（第１遅延回路）、ＤＬＹ４（第２遅延回路）を有している。リフレッシュ選択信号ＲＥＦＳＥＬは、遅延回路ＤＬＹ２の出力と、パワーダウンモード信号ＰＤＺの反転論理を受けるＡＮＤ回路から出力される。プリチャージ要求信号ＰＲＥＱＺは、遅延回路ＤＬＹ３から出力される。リフレッシュ要求信号ＲＲＥＱＺは、遅延回路ＤＬＹ４の出力と、パワーダウンモード信号ＰＤＺの反転論理を受けるＡＮＤ回路から出力される。アドレス選択回路２２は、リフレッシュ選択信号ＲＥＦＳＥＬの活性化（例えば、高論理レベル）に応答して所定の期間、リフレッシュアドレス信号ＲＲＡＤを内部アドレス信号ＩＲＡＤとしてメモリコア２８に出力する。アドレス選択回路２２は、リフレッシュ選択信号ＲＥＦＳＥＬの非活性化中（例えば、低論理レベル）に、ロウアドレス信号ＲＡＤを内部アドレス信号ＩＲＡＤとしてメモリコア２８に出力する。

この実施形態では、セルフリフレッシュモード中に、リフレッシュ要求信号ＲＲＥＱに応答して、リフレッシュ選択信号ＲＥＦＳＥＬ、プリチャージ要求信号ＰＲＥＱＺおよびリフレッシュ要求信号ＲＲＥＱＺが順次に生成される。このため、リフレッシュアドレス信号ＲＲＡＤがメモリコア２８に出力された後、ビット線ＢＬ、／ＢＬのプリチャージが開始され、セルフリフレッシュ動作が開始される。これにより、例えば、ロウデコーダＲＤＥＣがリフレッシュアドレス信号ＲＲＡＤをデコードする前に、セルフリフレッシュ動作が開始されることを防止できる。

以上、第３０の実施形態においても、上述した第１および第２４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、セルフリフレッシュモード中の誤動作を防止できる。

図６４は、第３１の実施形態を示している。第１、第２４および第２９の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２４の実施形態のコマンドデコーダ１０Ｒおよび要求制御回路４４Ｒの代わりにコマンドデコーダ１０Ｕおよび要求制御回路４４Ｗが形成されている。また、メモリＭＥＭは、モードレジスタ５０Ｕを有している。リフレッシュアドレスカウンタ１６は、リフレッシュ要求信号ＲＲＥＱを遅延回路ＤＬＹ５で遅延させた信号に同期してカウント動作する。遅延回路ＤＬＹ５の遅延時間は、リフレッシュ要求信号ＲＲＥＱの出力から、ロウデコーダＲＤＥＣがリフレッシュアドレス信号ＲＲＡＤのデコードを完了するまでの時間より長い。その他の構成は、第２４の実施形態と同じである。すなわち、メモリＭＥＭは、例えば、ＳＤＲＡＭである。メモリＭＥＭは、図４に示したように、ＣＰＵとともにメモリシステムを構成する。なお、この実施形態のメモリＭＥＭは、セルフリフレッシュ動作を実行するメモリブロックＲＢＬＫの数を設定可能である。すなわち、メモリＭＥＭは、パーシャルリフレッシュ機能を有している。

モードレジスタ５０Ｕは、複数の記憶部を有している。記憶部のうち２ビットは、パーシャル設定ビットＰＳＥＴ０−１を示す。モードレジスタ５０Ｕは、記憶部に設定された値に応じて、パーシャル設定信号ＰＳＥＴ０−１を出力する。パーシャル設定ビットＰＳＥＴ０−１により、後述するパーシャルリフレッシュ領域ＰＲＥＦＡが設定される。パーシャルリフレッシュ領域ＰＲＥＦＡは、リフレッシュ動作を実行するメモリブロックＲＢＬＫである。パーシャルリフレッシュ領域ＰＲＥＦＡについては、図６５で説明する。

要求制御回路４４Ｗは、パーシャル設定信号ＰＳＥＴ０−１およびリフレッシュアドレス信号ＲＲＡＤ４−５に応じてリフレッシュ要求信号ＲＲＥＱＺの出力をマスクする機能を、第２４の実施形態の要求制御回路４４Ｒに加えて構成されている。プリチャージ要求信号ＰＲＥＱＺは、第２４の実施形態と同様に、全てのメモリブロックＲＢＬＫでリフレッシュ要求信号ＲＲＥＱＺに応答して出力される。

図６５は、パーシャルリフレッシュ領域ＰＲＥＦＡを示している。網掛けで示したメモリブロックＲＢＬＫは、セルフリフレッシュ動作の実行が許可されるパーシャルリフレッシュ領域ＰＲＥＦＡである。白抜きで示したメモリブロックＲＢＬＫでは、リフレッシュ動作が禁止される。パーシャルリフレッシュ領域ＰＲＥＦＡが大きいほど、保持できるデータ容量は大きく、消費電力は大きい。逆に、パーシャルリフレッシュ領域ＰＲＥＦＡが小さいほど、保持できる容量は小さく、消費電力は小さい。

モードレジスタ設定コマンドＭＲＳにより設定されたパーシャル設定信号ＰＳＥＴ０−１の値がともに低論理レベルＬのとき、全てのメモリブロックＲＢＬＫ０−３がパーシャルリフレッシュ領域ＰＲＥＦＡに設定される（ＡＬＬ）。パーシャル設定信号ＰＳＥＴ０−１の値がＨ、Ｌのとき、メモリブロックＲＢＬＫ０−１がパーシャルリフレッシュ領域ＰＲＥＦＡに設定される（１／２）。パーシャル設定信号ＰＳＥＴ０−１の値がＬ、Ｈのとき、メモリブロックＲＢＬＫ０のみがパーシャルリフレッシュ領域ＰＲＥＦＡに設定される（１／４）。パーシャル設定信号ＰＳＥＴ０−１の値がともに高論理レベルＨのとき、全てのメモリブロックＲＢＬＫ０−３のリフレッシュ動作が禁止される（ＮＯＮＥ）。

なお、メモリブロックＲＢＬＫ０−３は、アドレス選択回路２２から出力されるロウアドレス信号ＩＲＡＤの２ビットＩＲＡＤ４−５により選択される。例えば、パーシャルリフレッシュ領域ＰＲＥＦＡが”ＡＬＬ”に設定された場合、ロウアドレス信号ＩＲＡＤ４−５の値がＬ、ＬのときメモリブロックＲＢＬＫ０が選択される。同様に、ロウアドレス信号ＩＲＡＤ４−５の値が、Ｈ、Ｌ／Ｌ、Ｈ／Ｈ、Ｈのとき、メモリブロックＲＢＬＫ１／ＲＢＬＫ２／ＲＢＬＫ３がそれぞれ選択される。他のパーシャルリフレッシュ領域ＰＲＥＦＡが設定されているとき、ロウアドレス信号ＩＲＡＤ４−５の値とセルフリフレッシュ動作を実行するメモリブロックＲＢＬＫとの関係は、図６６に示すように、要求制御回路４４Ｗによって決められる。

図６６は、第３１の実施形態のセルフリフレッシュモード中の動作を示している。パーシャル設定信号ＰＳＥＴ０−１のレベルがＬ、Ｌの場合、全てのメモリブロックＲＢＬＫ０−３がパーシャルリフレッシュ領域ＰＲＥＦＡに設定される（ＡＬＬ）。この場合、要求制御回路４４Ｗは、全てのリフレッシュ要求信号ＲＲＥＱに同期してリフレッシュ要求信号ＲＲＥＱＺを生成する。そして、リフレッシュ要求信号ＲＲＥＱＺに同期して、リフレッシュアドレス信号ＲＲＡＤ４−５の論理値により選択されるメモリブロックＲＢＬＫ０−３のセルフリフレッシュ動作が順次に実行される。図中のＲＥＦＢＬＫは、セルフリフレッシュ動作が実行されるメモリブロックＲＢＬＫの番号を示している。

パーシャル設定信号ＰＳＥＴ０−１のレベルがＨ、Ｌの場合、メモリブロックＲＢＬＫ０−１がパーシャルリフレッシュ領域ＰＲＥＦＡに設定される（１／２）。この場合、要求制御回路４４Ｗは、リフレッシュアドレス信号ＲＲＡＤ５が高論理レベルのときのみ、リフレッシュ要求信号ＲＲＥＱに同期してリフレッシュ要求信号ＲＲＥＱＺを生成する。そして、リフレッシュアドレス信号ＲＲＡＤ４の論理値のみにより選択されるメモリブロックＲＢＬＫ０−１のセルフリフレッシュ動作が順次に実行される。

パーシャル設定信号ＰＳＥＴ０−１のレベルがＬ、Ｈの場合、メモリブロックＲＢＬＫ０のみがパーシャルリフレッシュ領域ＰＲＥＦＡに設定される（１／４）。この場合、要求制御回路４４Ｗは、リフレッシュアドレス信号ＲＲＡＤ４−５が高論理レベルのときのみ、リフレッシュ要求信号ＲＲＥＱに同期してリフレッシュ要求信号ＲＲＥＱＺを生成する。そして、リフレッシュアドレス信号ＲＲＡＤ４−５の論理を反転した値により選択されるメモリブロックＲＢＬＫ０のセルフリフレッシュ動作が順次に実行される。

パーシャル設定信号ＰＳＥＴ０−１のレベルがＨ、Ｈの場合、パーシャルリフレッシュ領域ＰＲＥＦＡは設定されない。この場合、要求制御回路４４Ｗは、リフレッシュ要求信号ＲＲＥＱＺの出力を禁止する。このため、全てのメモリブロックＲＢＬＫ０−３のリフレッシュ動作は禁止される。すなわち、リフレッシュブロックＲＥＦＢＬＫは存在しない（ＮＯＮＥ）。

図６７は、第３１の実施形態のセルフリフレッシュモード中の動作を示している。上述した図５および図５１と同じ動作については、詳細な説明は省略する。この例では、パーシャルリフレッシュ領域ＰＲＥＦＡは、メモリブロックＲＢＬＫ０−１に設定されている（１／２パーシャル）。このため、セルフリフレッシュ動作ＳＲＥＦは、メモリブロックＲＢＬＫ０−１のみで実行される（図６７（ａ、ｂ））。リフレッシュアドレス信号ＲＲＡＤが図６６に示したリフレッシュブロックＲＥＦＢＬＫを示さないとき、リフレッシュ要求信号ＲＲＥＱＺは出力されない（図６７（ｃ））。プリチャージ動作（プリチャージ制御信号ＢＲＳの高レベルパルス）は、リフレッシュ要求信号ＲＲＥＱに応答して全てのメモリブロックＲＢＬＫ０−３で実行される。

以上、第３１の実施形態においても、上述した第１および第２４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、パーシャルリフレッシュ機能を有するメモリＭＥＭにおいても、遮断機能によりリーク電流を最小限にし、かつセルフリフレッシュモード中にビット線ＢＬ、／ＢＬの電圧レベルをプリチャージレベルＶＰＲに保持できる。この結果、セルフリフレッシュモードから通常動作モードに復帰した後のアクセス動作ＲＤ、ＷＲ、ＲＥＦにおいて、センスアンプＳＡの誤動作を防止できる。

図６８は、第３２の実施形態におけるセルフリフレッシュモード中の動作を示している。第１、第２４および第３１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、パーシャルリフレッシュ領域ＰＲＥＦＡに設定されたメモリブロックＲＢＬＫ０−１のみでプリチャージ要求信号ＰＲＥＱＺに応答するプリチャージ動作が実行される。パーシャルリフレッシュ領域ＰＲＥＦＡに設定されていないメモリブロックＲＢＬＫ２−３は、セルフリフレッシュモード中に、プリチャージ制御信号ＢＲＳを受けないため、プリチャージ動作は実行されない。このために、この実施形態のスイッチ制御回路（図示せず）は、パーシャル設定信号ＰＳＥＴ０−１に応じて、プリチャージ動作を実行するメモリブロックＲＢＬＫを判定し、プリチャージ制御信号ＢＲＳを出力する機能を、第３１の実施形態のスイッチ制御回路２６Ｒに追加することにより構成されている。

以上、第３２の実施形態においても、上述した第１、第２４および第３１の実施形態と同様の効果を得ることができる。

なお、上述した第３−第２３の実施形態において、第２４−２６、２８−３２の実施形態と同様に、セルフリフレッシュモード中にリフレッシュ要求信号ＲＲＥＱに応答してプリチャージ動作を実行してもよい。

上述した第２７の実施形態（図５８）では、プリチャージタイマ４６Ｓがプリチャージ要求信号ＰＲＥＱＺを周期的に生成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ヒューズ回路等のプログラム回路をメモリＭＥＭ内に設け、プログラム状態に応じてプリチャージタイマ４６Ｓの動作を調整することで、プリチャージ要求信号ＰＲＥＱＺの周期を可変にできる。例えば、プログラム回路は、メモリＭＥＭの製造後の初期状態では、プリチャージ要求信号ＰＲＥＱＺの出力を禁止する値に設定される。メモリＭＥＭのスタンバイ電流の実力に応じてプログラム回路をプログラムすることにより、センスアンプＳＡの誤動作を防止し、かつメモリＭＥＭ毎にパワーダウンモード中およびセルフリフレッシュモード中の消費電力を最小限にできる。スタンバイ電流の実力は、メモリＭＥＭの製造後に、ＬＳＩテスタ等で評価される。

上述した第２４から第３１の実施形態では、プリチャージ要求信号ＰＲＥＱＺに応答して、全てのメモリブロックＲＢＬＫのプリチャージ動作を一時的に実行する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、プリチャージ動作を一時的に実行するメモリブロックＲＢＬＫを、プリチャージ要求信号ＰＲＥＱＺ毎に順次シフトしてもよい。

図６９は、図５１に対応しており、プリチャージ動作を一時的に実行するメモリブロックは、プリチャージ要求信号ＰＲＥＱＺ毎にＲＢＬＫ２、３、１、．．．とシフトする。例えば、プリチャージ動作を一時的に実行するメモリブロックＲＢＬＫのシフトは、プリチャージ要求信号ＰＲＥＱＺを受けて動作し、メモリブロックＲＢＬＫ０−３のいずれかを示すプリチャージ要求信号を出力するシフトレジスタをスイッチ制御回路２６Ｒに設ければよい。

図７０は、図５２に対応し、図７１は、図５４に対応する。図７０および図７１ともに、図６９と同様に、プリチャージ動作を一時的に実行するメモリブロックは、プリチャージ要求信号ＰＲＥＱＺ毎に、ＲＢＬＫ２、３、１、．．．とシフトする。但し、図７１では、メモリブロックＲＢＬＫ１、３のプリチャージ動作が常に実行されるため、プリチャージ要求信号ＰＲＥＱＺに応答する一時的なプリチャージ動作は、隠されている。図７１からセルフリフレッシュ動作ＳＲＥＦを除いたものが、パワーダウン期間ＰＤＰの動作タイミングである。

上述した実施形態では、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間にリーク不良があるメモリブロックＲＢＬＫにＸ印を付けている。リーク不良があるメモリブロックＲＢＬＫでは、リーク不良を発生しているワード線ＷＬの代わりに冗長ワード線ＲＷＬが使用される。あるいは、リーク不良を発生しているビット線対ＢＬ、／ＢＬの代わりに冗長ビット線対ＲＢＬ、／ＲＢＬが使用される。冗長ワード線ＲＷＬまたは冗長ビット線対ＲＢＬ、／ＲＢＬは、各メモリブロックＲＢＬＫ内に配置され、あるいは専用の冗長メモリブロックＲＲＢＬＫ内に配置される。

本発明が適用される半導体メモリは、半導体メモリチップ（半導体メモリ装置）に限定されず、図４に示したＳｉＰ（System in Package）あるいはＣｏＣ（Chip on Chip）に搭載される半導体メモリ、またはシステムＬＳＩ内にインプリメントされる半導体メモリコア（半導体メモリマクロ）でもよい。あるいは、ＣＰＵにインプリメントされる内蔵メモリでもよい。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のメモリセルと、前記メモリセルに接続されたワード線およびビット線とをそれぞれ有する一対のメモリブロックと、
前記ビット線をプリチャージ線に接続するためのプリチャージスイッチと、
前記メモリブロックに共有されるセンスアンプと、
前記センスアンプを前記メモリブロックのビット線にそれぞれ接続する接続スイッチと、
前記プリチャージスイッチの動作を制御するとともに、前記メモリセルのアクセス動作が実行されない期間に、前記接続スイッチをオフする遮断機能を設定するスイッチ制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記スイッチ制御回路は、
前記遮断機能を設定中、前記プリチャージスイッチをオフし、
前記遮断機能を解除するアクセス動作中に、アクセスされるメモリブロックに対応する接続スイッチをオンし、
アクセス動作が開始されるときに、アクセスされるメモリブロックに対応するプリチャージスイッチを一時的にオンすることを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記スイッチ制御回路は、アクセス動作が完了するときに、アクセスされたメモリブロックに対応するプリチャージスイッチを一時的にオンすることを特徴とする半導体メモリ。
（付記４）
付記１記載の半導体メモリにおいて、
前記ワード線と前記ビット線間のリーク不良を有する不良メモリブロックの情報を記憶するリーク記憶部を備え、
前記遮断機能は、リーク記憶部に保持されている情報に基づいて、前記不良メモリブロックに対応する接続スイッチに対して設定され、リーク不良がない良メモリブロックに対応する接続スイッチに対して解除されることを特徴とする半導体メモリ。
（付記５）
付記４記載の半導体メモリにおいて、
外部アクセス要求および内部アクセス要求を受け付け可能な外部スタンバイ期間と、外部アクセス要求の受け付けを禁止し、内部アクセス要求のみを受け付け可能な内部スタンバイ期間とを備え、
前記遮断機能は、前記内部スタンバイ期間においてアクセス動作が実行されない期間に設定され、前記外部スタンバイ期間に解除されることを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
外部アクセス要求および内部アクセス要求を受け付け可能な外部スタンバイ期間と、外部アクセス要求の受け付けを禁止し、内部アクセス要求のみを受け付け可能な内部スタンバイ期間とを備え、
前記遮断機能は、前記内部スタンバイ期間においてアクセス動作が実行されない期間に設定され、前記外部スタンバイ期間に解除されることを特徴とする半導体メモリ。
（付記７）
付記６記載の半導体メモリにおいて、
前記遮断機能は、前記外部スタンバイ期間から前記内部スタンバイ期間に切り替わった後、前記内部アクセス要求が少なくとも１回生成された後に設定されることを特徴とする半導体メモリ。
（付記８）
付記７記載の半導体メモリにおいて、
前記遮断機能が設定されるまでの前記内部アクセス要求の回数を設定する設定回路を備えていることを特徴とする半導体メモリ。
（付記９）
付記６記載の半導体メモリにおいて、
前記遮断機能は、
前記外部スタンバイ期間から前記内部スタンバイ期間に切り替わった後、前記内部アクセス要求に応答する最初のアクセス動作が実行された後に設定され、
前記内部スタンバイ期間から前記外部スタンバイ期間に切り替わった後、最初の外部または内部アクセス要求に応答して解除されることを特徴とする半導体メモリ。
（付記１０）
付記１記載の半導体メモリにおいて、
外部アクセス要求および内部アクセス要求を受け付け可能な外部スタンバイ期間と、外部アクセス要求の受け付けを禁止し、内部アクセス要求のみを受け付け可能な内部スタンバイ期間とを備え、
前記遮断機能は、前記内部スタンバイ期間中に、前記内部アクセス要求に応答してアクセス動作を実行するメモリブロックにおいて、前記内部アクセス要求に応答して解除され、次の内部アクセス要求に応答して設定されることを特徴とする半導体メモリ。
（付記１１）
付記１記載の半導体メモリにおいて、
負電圧を生成する負電圧生成回路を備え、
前記接続スイッチは、ｎＭＯＳトランジスタで構成され、
前記スイッチ制御回路は、前記接続スイッチをオフするときに、前記ｎＭＯＳトランジスタのゲートに前記負電圧生成回路により生成された負電圧を供給することを特徴とする半導体メモリ。
（付記１２）
付記１記載の半導体メモリにおいて、
前記リーク記憶部は、
前記不良メモリブロックの位置を記憶するヒューズ回路と、
仮の不良メモリブロックの位置を書き換え可能に記憶するレジスタ回路とを備え、
前記レジスタ回路の記憶値を、不良メモリブロックの情報として、前記ヒューズ回路の記憶値より優先して出力することを特徴とする半導体メモリ。
（付記１３）
付記１記載の半導体メモリにおいて、
タイミング信号を周期的に生成する信号生成回路を備え、
前記スイッチ制御回路は、前記遮断機能を設定中、前記プリチャージスイッチを前記タイミング信号に同期してオンすることを特徴とする半導体メモリ。
（付記１４）
付記１３記載の半導体メモリにおいて、
外部アクセス要求の受け付けを許可する外部動作モードと、前記外部アクセス要求の受け付けを禁止する内部動作モードとを備え、
前記信号生成回路は、前記タイミング信号を前記内部動作モード中のみ生成することを特徴とする半導体メモリ。
（付記１５）
付記１４記載の半導体メモリにおいて、
前記内部動作モードは、
周期的に生成される内部アクセス要求に応答して前記メモリセルをリフレッシュするセルフリフレッシュモードと、
前記外部アクセス要求を受ける入力回路を非活性化するパワーダウンモードとを含むことを特徴とする半導体メモリ。
（付記１６）
付記１５記載の半導体メモリにおいて、
前記セルフリフレッシュモード中に前記タイミング信号に応答して、前記内部アクセス要求を生成するとともに前記プリチャージスイッチをオンするためのプリチャージ要求を生成し、前記パワーダウンモード中に前記タイミング信号に応答して、前記プリチャージ要求を生成するとともに前記内部アクセス要求の生成を禁止する要求制御回路を備えていることを特徴とする半導体メモリ。
（付記１７）
付記１６記載の半導体メモリにおいて、
前記要求制御回路は、前記パワーダウンモードからイクジットされた後、前記内部アクセス要求の生成を所定時間禁止するマスク回路を備えていることを特徴とする半導体メモリ。
（付記１８）
付記１６記載の半導体メモリにおいて、
リフレッシュするメモリセルを示すリフレッシュアドレス信号を生成するリフレッシュアドレスカウンタと、
リフレッシュ選択信号の活性化中に前記リフレッシュアドレス信号を選択し、前記リフレッシュ選択信号の非活性化中に外部アドレス信号を選択し、選択したアドレス信号を前記メモリブロックに出力するアドレス選択回路とを備え、
前記要求制御回路は、
前記タイミング信号を順次に遅延するために縦続接続された第１および第２遅延回路を備え、前記リフレッシュ選択信号を前記タイミング信号に応答して生成し、前記プリチャージ要求を前記第１遅延回路の出力信号に応答して生成し、前記内部アクセス要求を前記第２遅延回路の出力信号に応答して生成することを特徴とする半導体メモリ。
（付記１９）
付記１３記載の半導体メモリにおいて、
前記ワード線と前記ビット線間のリーク不良を有する不良メモリブロックの情報を記憶するリーク記憶部を備え、
前記遮断機能は、リーク記憶部に保持されている情報に基づいて、前記不良メモリブロックに対応する接続スイッチに対して設定され、リーク不良がない良メモリブロックに対応する接続スイッチに対して解除され、
前記スイッチ制御回路は、前記不良メモリブロックでは、前記プリチャージスイッチをアクセス動作時の一部の期間を除いてオフし、前記良メモリブロックでは、前記プリチャージスイッチをアクセス動作時を除いてオンし続けることを特徴とする半導体メモリ。
（付記２０）
付記１３記載の半導体メモリにおいて、
内部状態がプログラム可能なプログラム回路を備え、
前記プリチャージスイッチを前記タイミング信号に同期してオンする機能は、前記プログラム回路がプログラムされているときに停止することを特徴とする半導体メモリ。
（付記２１）
付記１３記載の半導体メモリにおいて、
外部データに応じて設定されるレジスタ回路を備え、
前記プリチャージスイッチを前記タイミング信号に同期してオンする機能は、前記レジスタ回路が所定値に設定されているときに停止することを特徴とする半導体メモリ。
（付記２２）
付記１記載の半導体メモリにおいて、
前記センスアンプのデータ入出力ノードをプリチャージ線に接続するために前記接続スイッチの間に配置された補助プリチャージスイッチを備え、
前記スイッチ制御回路は、前記遮断機能の設定中に、前記補助プリチャージスイッチをオンすることを特徴とする半導体メモリ。
（付記２３）
付記１記載の半導体メモリにおいて、
前記アクセス動作は、半導体メモリの外部から供給される外部アクセス要求に応答する外部アクセス動作と、半導体メモリの内部で発生する内部アクセス要求に応答する内部アクセス動作とを含むことを特徴とする半導体メモリ。
（付記２４）
付記１記載の半導体メモリにおいて、
前記プリチャージスイッチと前記プリチャージ線との間に、電流を抑制する電流抑制素子を備えていることを特徴とする半導体メモリ。
（付記２５）
付記１記載の半導体メモリにおいて、
スタンバイ電流を測定するためのテスト要求に応答して、全ての前記メモリブロックの接続スイッチをオンし、この後、前記メモリブロック毎に接続スイッチをオフするために、前記スイッチ制御回路の動作を制御するテスト回路を備えていることを特徴とする半導体メモリ。
（付記２６）
付記１記載の半導体メモリにおいて、
スタンバイ電流を測定するためのテスト要求に応答して、全ての前記メモリブロックの接続スイッチをオフし、この後、前記メモリブロック毎に接続スイッチをオンするために、前記スイッチ制御回路の動作を制御するテスト回路を備えていることを特徴とする半導体メモリ。
（付記２７）
付記１記載の半導体メモリにおいて、
前記プリチャージスイッチの動作タイミングおよびワード線の活性化タイミングを制御する動作制御回路と、
アクセス要求に応答して前記プリチャージスイッチがオフされてから前記ワード線を活性化するまでの時間を、通常動作モード中よりテストモード中に長く設定するために、前記動作制御回路の動作を制御するテスト回路とを備えていることを特徴とする半導体メモリ。
（付記２８）
付記２７記載の半導体メモリにおいて、
前記テスト回路は、テスト要求に応答して、前記各メモリブロックの動作テストを実行するために前記動作制御回路の動作を制御し、テスト結果を半導体メモリの外部に出力することを特徴とする半導体メモリ。
（付記２９）
付記１記載の半導体メモリにおいて、
前記プリチャージスイッチの動作タイミングおよびワード線の活性化タイミングを制御する動作制御回路と、
アクセス要求に応答して前記プリチャージスイッチがオフされてから前記ワード線および前記センスアンプを順次に活性化し、前記ワード線を活性化してから前記センスアンプを活性化するまでの時間を、通常動作モード中よりテストモード中に長く設定するために、前記動作制御回路の動作を制御するテスト回路とを備えていることを特徴とする半導体メモリ。
（付記３０）
付記２９記載の半導体メモリにおいて、
前記テスト回路は、テスト要求に応答して、前記各メモリブロックの動作テストを実行するために前記動作制御回路の動作を制御し、テスト結果を半導体メモリの外部に出力することを特徴とする半導体メモリ。
（付記３１）
複数のメモリセルと、前記メモリセルに接続されたワード線およびビット線とを有するメモリブロックと、
前記ビット線をプリチャージ線に接続するためのプリチャージスイッチと、
前記メモリブロックに共有されるセンスアンプと、
発振信号を周期的に出力するタイマと、
アクセス動作の開始と前記発振信号とに応答して、前記プリチャージスイッチを一時的にオンするスイッチ制御回路とを備えていることを特徴とする半導体メモリ。
（付記３２）
付記３１記載の半導体メモリにおいて、
外部アクセス要求の受け付けを許可する外部動作モードと、前記外部アクセス要求の受け付けを禁止する内部動作モードとを備え、
前記内部動作モードは、
周期的に生成される内部アクセス要求に応答して前記メモリセルをリフレッシュするセルフリフレッシュモードと、
前記外部アクセス要求を受ける入力回路を非活性化するパワーダウンモードとを含み、
前記タイマは、前記セルフリフレッシュモード中および前記パワーダウンモード中に動作することを特徴とする半導体メモリ。
（付記３３）
半導体メモリと、前記半導体メモリのアクセスを制御するアクセス制御部を有するコントローラとを備えたメモリシステムであって、
前記半導体メモリは、
複数のメモリセルと、前記メモリセルに接続されたワード線およびビット線とをそれぞれ有する一対のメモリブロックと、
前記ビット線をプリチャージ線に接続するためのプリチャージスイッチと、
前記メモリブロックに共有されるセンスアンプと、
前記センスアンプを前記メモリブロックのビット線にそれぞれ接続する接続スイッチと、
前記ワード線および前記ビット線間のリーク不良を有する不良メモリブロックの情報を記憶するリーク記憶部と、
前記プリチャージスイッチの動作を制御するとともに、前記メモリセルのアクセス動作が実行されない期間に、少なくとも前記不良メモリブロックに対応する接続スイッチをオフする遮断機能を設定するスイッチ制御回路とを備えていることを特徴とするメモリシステム。
（付記３４）
付記３３記載のメモリシステムにおいて、
前記半導体メモリは、
前記プリチャージスイッチの動作タイミングおよびワード線の活性化タイミングを制御する動作制御回路と、
アクセス要求に応答して前記プリチャージスイッチがオフされてから前記ワード線を活性化するまでの時間を、通常動作モード中よりテストモード中に長く設定するために、前記動作制御回路の動作を制御し、テスト要求に応答して、前記各メモリブロックの動作テストを実行し、テスト結果を半導体メモリの外部に出力するテスト回路とを備え、
前記コントローラの前記アクセス制御部は、前記アクセス要求および前記テスト要求を出力し、前記テスト結果を受けることを特徴とするメモリシステム。
（付記３５）
付記３３記載のメモリシステムにおいて、
前記半導体メモリは、
前記プリチャージスイッチの動作タイミングおよびワード線の活性化タイミングを制御する動作制御回路と、
アクセス要求に応答して前記プリチャージスイッチがオフされてから前記ワード線および前記センスアンプを順次に活性化し、前記ワード線を活性化してから前記センスアンプを活性化するまでの時間を、通常動作モード中よりテストモード中に長く設定するために、前記動作制御回路の動作を制御し、テスト要求に応答して、通常動作モードからテストモードに移行されたときに動作し、前記各メモリブロックの動作テストを実行し、テスト結果を半導体メモリの外部に出力するテスト回路とを備え、
前記コントローラの前記アクセス制御部は、前記アクセス要求および前記テスト要求を出力し、前記テスト結果を受けることを特徴とするメモリシステム。

１０‥コマンドデコーダ；１２‥リフレッシュタイマ；１４‥リフレッシュ要求生成回路；１６‥リフレッシュアドレスカウンタ；１８‥アドレスバッファ；２０‥データ入出力バッファ；２２‥アドレス選択回路；２４‥動作制御回路；２６‥スイッチ制御回路；２８‥メモリコア；ＲＢＬＫ‥メモリブロック

Claims (3)

1. 複数のメモリセルと、前記メモリセルに接続されたワード線およびビット線とを有するメモリブロックと、
   前記ビット線をプリチャージ線に接続するためのプリチャージスイッチと、
   前記メモリブロックに接続されるセンスアンプと、
   発振信号を周期的に出力するタイマと、
   リフレッシュ要求を前記発振信号とは非同期で周期的に出力するリフレッシュ要求生成回路と、
   前記リフレッシュ要求に基づくリフレッシュ動作の開始に応答して、前記プリチャージスイッチを一時的にオンし、前記リフレッシュ動作が実行されない期間に前記発振信号に応答して、前記プリチャージスイッチを一時的にオンするスイッチ制御回路とを備えていることを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記スイッチ制御回路は、前記発振信号と前記リフレッシュ要求に基づく前記リフレッシュ動作とが重なる場合に、前記発振信号による前記プリチャージスイッチのオンをマスクすることを特徴とする半導体メモリ。
3. 請求項１または請求項２に記載の半導体メモリと、
   前記半導体メモリのアクセスを制御するアクセス制御部を有するコントローラとを備えたメモリシステム。
   

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