JP7403765B2 - ３次元デバイスおよび３次元デバイスを製造する方法 - Google Patents

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Description

本発明は、３次元デバイスおよび３次元デバイスを製造する方法に関する。
従来、複数のメモリチップを積層して３次元メモリデバイスを製造する際に、積層前のメモリチップをテストして良品を選別していた（例えば、非特許文献１参照）。
非特許文献１ ＩＥＥＥ Ｄｅｓｉｇｎ ＆ Ｔｅｓｔ， Ｖｏｌｕｍｅ：３４， Ｈｏｎｇｓｈｉｎ Ｊｕｎ， ｅｔ ａｌ， Ｈｉｇｈ－Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ （ＨＢＭ） Ｔｅｓｔ Ｃｈａｌｌｅｎｇｅｓ ａｎｄ Ｓｏｌｕｔｉｏｎｓ
メモリチップのテストにおいて、一部に不良の部分があると不良品と判断されて、当該メモリチップは廃棄され、３次元メモリデバイスの歩留まりが低くなってしまう。
上記課題を解決するために、本発明の第１の態様においては３次元デバイスを提供する。３次元デバイスは、回路面を分割した複数の分割領域のそれぞれに１以上の回路ブロックをそれぞれ有する積層された複数の回路チップを備えてよい。３次元デバイスは、複数の回路チップにおける、積層方向に重なる各分割領域に含まれる回路ブロックのグループ毎に、グループ内の回路ブロックの中から選別された予め定められた数の回路ブロックと通信可能に接続されるインターコネクト部を備えてよい。
インターコネクト部は、少なくとも１つの回路チップを貫通して複数の回路チップの積層方向に延伸する貫通配線を有してよい。
回路ブロックのグループの少なくとも１つは、不良品と判断された少なくとも１つの回路ブロックと、良品と判断された予め定められた数の回路ブロックとを含んでよい。
不良品と判断された少なくとも１つの回路ブロックは、インターコネクト部および電源の少なくとも一方との接続が切断されてよい。
３次元デバイスは、回路チップの下または上に、インターコネクト部に接続されて、各回路ブロックを制御する制御チップを備えてよい。
制御チップは、複数の回路ブロックのそれぞれに対応付けられたアドレスを設定するアドレスレジスタを有してよい。制御チップは、当該３次元デバイスに対するアドレスの指定を含むコマンドを受信するコマンド受信部を有してよい。制御チップは、コマンドが受信されたことに応じて、コマンドで指定されたアドレスに対応づけられた回路ブロックにアクセスするコマンド処理部を有してよい。
複数の回路ブロックのそれぞれは、複数の回路ブロックのそれぞれに対応付けられたアドレスを設定するアドレスレジスタを有してよい。複数の回路ブロックのそれぞれは、インターコネクト部を介してコマンドを受信するコマンド受信部を有してよい。複数の回路ブロックのそれぞれは、コマンドが受信されたことに応じて、コマンドで指定された処理を実行するコマンド処理部を有してよい。
アドレスレジスタは、回路ブロックに対応するアドレスの設定を書き換え可能であってよい。
複数の回路ブロックのそれぞれは、メモリブロックであってよい。
本発明の第２の態様においては、３次元デバイスを製造する方法を提供する。製造方法は、回路面を分割した複数の分割領域のそれぞれに１以上の回路ブロックを有する回路チップ領域が配列されたウェーハを形成する段階を備えてよい。製造方法は、ウェーハ上の回路ブロックをそれぞれテストする段階を備えてよい。製造方法は、複数のウェーハを積層する段階を備えてよい。製造方法は、積層された複数のウェーハを各回路チップ領域でダイシングして、積層された複数の回路チップを形成する段階を備えてよい。製造方法は、ダイシングする段階の後または前に、積層方向に重なる各分割領域に含まれる回路ブロックのグループ毎に、テストの結果に基づいてグループ内の回路ブロックの中から選別された予め定められた数の回路ブロックと通信可能に接続されたインターコネクト部を形成する段階を備えてよい。
複数のウェーハを積層させる段階は、テストにおいて良品と判断された回路ブロックのウェーハにおける位置に基づいて、積層方向に重なる各分割領域に含まれる回路ブロックのグループ毎に、テストで良品と判断された回路ブロックが少なくとも予め定められた数重なる３次元デバイスの数に基づいて、積層するウェーハの組み合わせを選択する段階を有してよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態の装置１０の構成例を示す概略図である。 本実施形態の積層された複数の回路チップ１００の一例の説明図を示す。 本実施形態の３次元デバイス５０の回路構成の一例を示す。 メモリブロックとアドレスの対応表の一例を示す。 本実施形態の３次元デバイス５０の回路構成の他の例を示す。 本実施形態の３次元デバイス５０の製造フローを示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施形態の装置１０の構成例を示す概略図である。装置１０は、一例として広帯域メモリ（Ｈｉｇｈ－Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ：ＨＢＭ）を搭載するデバイスである。装置１０は、プロセッサ２０からのコマンドに応じて、３次元デバイス５０にデータを書き込み、または３次元デバイス５０内のデータを読み出す。装置１０は、プロセッサ２０と、基板３０と、インターポーザ４０と、３次元デバイス５０とを備える。
プロセッサ２０は、インターポーザ４０の上面側に接続され、一例として、中央処理装置（ＣＰＵ）、グラフィックプロセッサ（ＧＰＵ）、およびＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の少なくとも１つであってよい。プロセッサ２０は、インターポーザ４０を介して３次元デバイス５０または外部デバイスと通信する。
基板３０は、上面にインターポーザ４０の下面側が接続され、下面には外部デバイスとの接続のための端子を有してよい。インターポーザ４０は、上面側で３次元デバイス５０に接続される。インターポーザ４０は、上面および下面に電極が形成される。インターポーザ４０は、プロセッサ２０、基板３０，および３次元デバイス５０のそれぞれに接続された電極に接続され、これらを互いに接続する内部の配線を有する。
３次元デバイス５０は、インターポーザ４０を介してプロセッサ２０と通信し、装置１０のメモリ部分として動作する。３次元デバイス５０は、複数の回路チップ１００と、インターコネクト部１１０と、制御チップ１２０とを備える。
複数の回路チップ１００は、それぞれインターコネクト部１１０に接続され、互いに積層される。回路チップ１００は、一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップ等の半導体メモリチップである。複数の回路チップ１００は、それぞれ、インターコネクト部１１０を介した制御チップ１２０からの信号に応じて、データを書き込まれ、またはデータを読み出される。
インターコネクト部１１０は、制御チップ１２０に接続され、制御チップ１２０と各回路チップ１００との間の通信を可能にする。一例として、インターコネクト部１１０は、コマンドを通信するコマンドライン、アドレスを通信するアドレスライン、およびデータを通信するデータラインを有してよい。インターコネクト部１１０は、少なくとも１つの回路チップ１００を貫通して複数の回路チップ１００の積層方向に延伸する貫通配線１１５を有する。貫通配線１１５は、例えば、各回路チップ１００を貫通するＴＳＶ（Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ Ｖｉａ）、および回路チップ１００同士を接続するマイクロバンプ等を含む。貫通配線１１５は、全ての回路チップ１００を貫通して制御チップ１２０まで積層方向に延伸し、全ての回路チップ１００に接続され、これにより、各回路チップ１００と制御チップ１２０とを接続してよい。なお、貫通配線１１５は、マイクロバンプを含まなくてもよく、この場合、貫通配線１１５は、例えばＴＳＶに充填された導電性材料のみで複数の回路チップ１００を接続してよい。
制御チップ１２０は、下端の回路チップ１００の下面側に配置され、マイクロバンプ等によりインターポーザ４０に接続される。制御チップ１２０は、プロセッサ２０からのコマンドをインターポーザ４０を介して受信し、インターコネクト部１１０を介して各回路チップ１００と通信することで、コマンドに応じた動作（例えば、データの書き込みまたは読み出し）を各回路チップ１００が実行するように制御する。
図２は、本実施形態の積層された複数の回路チップ１００の説明図を示す。図２において、回路チップ１００の内部に形成されているインターコネクト部１１０の貫通配線１１５を点線で示す。また、図２において、複数の回路チップ１００を、回路チップＣ０－Ｃ８として示す。
積層された複数の回路チップＣ０－Ｃ８は、回路面２００を分割した複数の分割領域２１０－２４０のそれぞれに１以上のメモリブロックＢ０－Ｂ１５をそれぞれ有する。複数の回路チップＣ０－Ｃ８は、それぞれ、回路面２００が上面となっている。回路チップＣ０－Ｃ８の複数のメモリブロックＢ０－Ｂ１５は、それぞれ、インターコネクト部１１０に接続されてよい。ここで、メモリブロックＢ０－Ｂ１５は、メモリ素子（例えば１ビットを記憶する素子）を１又は複数含むものであってよい。
図２において、複数の回路チップＣ０－Ｃ８はそれぞれ、同じ配置で同じ数のメモリブロックＢ０－Ｂ１５を有し、異なる回路チップＣ０－Ｃ８に形成された積層方向で重なる位置にあるメモリブロックは、同じ参照符号とする。また、図２において、分割領域２１０－２４０は４つである。例えば、分割領域２１０は、回路チップＣ０－Ｃ８のそれぞれのメモリブロックＢ０－Ｂ３のグループを含み、分割領域２２０は、回路チップＣ０－Ｃ８のそれぞれのメモリブロックＢ４－Ｂ７のグループを含み、分割領域２３０は、回路チップＣ０－Ｃ８のそれぞれのメモリブロックＢ８－Ｂ１１のグループを含み、分割領域２４０は、回路チップＣ０－Ｃ８のそれぞれのメモリブロックＢ１２－Ｂ１５のグループを含む。
本実施形態において、積層された複数の回路チップＣ０－Ｃ８は、テストにおいて不良品と判断されたメモリブロックを含むものであってよい。従って、メモリブロックのグループの少なくとも１つは、不良品と判断された少なくとも１つのメモリブロックと、良品と判断された予め定められた数（例えば、製品として必要なメモリブロックの数）以上のメモリブロックとを含む。このために、３次元デバイス５０は、製品として必要なメモリブロックの数（例えば、１つの回路チップ当たりのメモリブロックの個数ｎ×積層する回路チップの個数ｍ）よりも多くのメモリブロックを含むような個数（例えばｍ＋１）の回路チップを有する。従って、本実施形態において、インターコネクト部１１０は、複数の回路チップＣ０－Ｃ８における、積層方向に重なる各分割領域に含まれるメモリブロックのグループ毎に、グループ内のメモリブロックの中から選別された予め定められた数（例えば、各分割領域に含まれるメモリブロックの個数よりも少ない個数）のメモリブロックと通信可能に接続される。なお、本実施形態では、一例として、製品として必要なメモリブロックの数は、各分割領域２１０－２４０で３２個である。
なお、本実施形態の積層された複数の回路チップＣ０－Ｃ８は、不良品と判断されたメモリブロックを少なくとも１つ含む回路チップを少なくとも１つ含むものであってよい。従って、分割領域によっては、不良品のメモリブロックを含まない場合もある。次に、インターコネクト部１１０とメモリブロックとの接続についてより詳細に説明する。
図３は、本実施形態の３次元デバイス５０の回路構成の一例を示す。図３は、一例として、１つの分割領域２１０におけるインターコネクト部１１０の接続を示す。分割領域２２０－２４０は、分割領域２１０と同様であってよい。なお、図３において、メモリブロックの参照符号の前に当該メモリブロックが形成されている回路チップの参照符号を付けて示す。図３の実施形態において、複数のメモリブロックＣ０Ｂ０－Ｃ８Ｂ３は、それぞれ、コマンド受信部３００と、アドレスレジスタ３１０と、コマンド処理部３２０とを有する。
コマンド受信部３００は、コマンド処理部３２０に接続され、制御チップ１２０からのコマンドをインターコネクト部１１０を介して受信する。
アドレスレジスタ３１０は、コマンド処理部３２０に接続され、複数のメモリブロックＣ０Ｂ０－Ｃ８Ｂ３のそれぞれに対応付けられたアドレスを設定する。アドレスレジスタ３１０は、装置１０の電源オンの際または初期化において、プロセッサ２０によりアドレスを設定されてよい。アドレスレジスタ３１０は、プロセッサ２０により、メモリブロックに対応するアドレスの設定を書き換え可能である。アドレスレジスタ３１０は、例えば、３次元デバイス５０の製造の際に回路チップのテストで良品と判断されたメモリブロックについて、プロセッサ２０によりアドレスが書き込まれてよい。アドレスレジスタ３１０は、さらに、メモリブロックについてアドレスが書き込まれた後に（例えば製造後等に）テストで接続等の不良であると判断された場合には、当該メモリブロックに対応するアドレスを削除する等、アドレスの設定を書き換えられてもよい。この場合、制御チップ１２０は、当該削除されたアドレスのメモリブロックと同じ分割領域において、アドレスが未設定の他の良品のメモリブロックに、対応するアドレスを設定してよい。なお、アドレスレジスタ３１０は、プロセッサ２０により、インターコネクト部１１０に接続された不良品のメモリブロックについては、使用しない旨のフラグを設定されてよい。
コマンド処理部３２０は、コマンド受信部３００でコマンドが受信されたことに応じて、コマンドで指定された処理を実行する。コマンド処理部３２０は、アドレスライン（Ａｄｒ）から受信したアドレスと、アドレスレジスタ３１０に格納されたアドレスとが一致する場合には、コマンドライン（ｃｍｄ）から受信したコマンド（書き込みまたは読み出しコマンド）に応じて、データライン（ｄａｔａ）から受信したデータを書き込み、またはデータライン（ｄａｔａ）へデータを送信してよい。
図３において、メモリブロックＣ８Ｂ２（回路チップＣ８のメモリブロックＢ２）は、テストにおいて不良品と判断されたメモリブロックである。本実施形態では、不良品と判断された少なくとも１つのメモリブロックＣ８Ｂ２は、インターコネクト部１１０および電源の少なくとも一方との接続が切断されている。なお、分割領域２１０において、３６個中３２個のメモリブロックがインターコネクト部１１０に接続され、それ以外の４個のメモリブロックの接続は切断されてよい。
また、インターコネクト部１１０は、分割領域２１０において、良品のメモリブロックが製品として必要なメモリブロックの個数（本実施形態では３２個）より多い場合には、当該必要な個数より多くの良品のメモリブロックに接続してもよい。この場合、良品の余分なメモリブロックは、故障したまたは将来故障するメモリブロックの代替品となってよく、またはＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）ビットを格納してよい。これにより、回路チップのサイズを増加させることなく、メモリ誤動作対策のＥＣＣビットを提供することができる。
なお、不良品のメモリブロック（例えば、メモリブロックＣ８Ｂ２）は、コマンド受信部３００、アドレスレジスタ３１０、およびコマンド処理部３２０を形成しなくてもよい。
図４は、メモリブロックＣ０Ｂ０－Ｃ８Ｂ３のアドレスの対応表の一例を示す。当該対応表のアドレスは、それぞれ、対応するメモリブロックのアドレスレジスタ３１０に格納されてよい。インターコネクト部１１０に接続されるメモリブロックは、図４に示されるように、分割領域毎に各メモリブロックに対応する（例えば５ビットの）アドレスをアドレスレジスタ３１０にプロセッサ２０により設定されてよい。アドレスレジスタ３１０は、さらに対応する分割領域の（例えば２ビットの）アドレスをプロセッサ２０により設定されてよい。ここで、メモリブロックＣ８Ｂ２は、インターコネクト部１１０に接続されず、アドレスは設定されなくてよい。
図５は、本実施形態の３次元デバイス５０の他の例を示す説明図である。図５は、一例として、１つの分割領域２１０におけるインターコネクト部１１０の接続を示す。図５の実施形態は、図３の実施形態と異なり、メモリブロックＣ０Ｂ０－Ｃ８Ｂ３ではなく、制御チップ１２０が各メモリブロックＣ０Ｂ０－Ｃ８Ｂ３のアドレスを保持する。図５の実施形態は、他の構成について図３の実施形態と同様であってよい。
制御チップ１２０は、コマンド受信部５００と、アドレスレジスタ５１０と、コマンド処理部５２０と、コマンド送信部５３０とを有する。コマンド受信部５００は、コマンド処理部５２０に接続され、プロセッサ２０から、３次元デバイス５０に対するアドレスの指定を含むコマンドを受信する。アドレスレジスタ５１０は、コマンド処理部５２０に接続され、複数のメモリブロックＣ０Ｂ０－Ｃ８Ｂ３のそれぞれに対応付けられたアドレスを設定する。アドレスレジスタ５１０は、例えば、図４に示すようなメモリブロックＣ０Ｂ０－Ｃ８Ｂ３とそのアドレスの対応を示す対応表を格納してよい。コマンド処理部５２０は、コマンド送信部５３０に接続される。コマンド処理部５２０は、コマンド受信部５００でコマンドが受信されたことに応じて、コマンドで指定されたアドレスに対応づけられたメモリブロックにアクセスする。例えば、制御チップ１２０は、プロセッサ２０から受信したコマンド（書き込みまたは読み出しコマンド）に応じて、当該コマンドにおいて指定されたアドレス（０００１１）に対応づけられたメモリブロックＣ０Ｂ３内の指定されたアドレスに、データライン（ｄａｔａ）で送信したデータを書き込み、または当該メモリブロックＣ０Ｂ３のアドレスからデータライン（ｄａｔａ）を介してデータを読み出す。コマンド送信部５３０は、コマンド処理部５２０からのデータおよびコマンドを各メモリブロックＣ０Ｂ０－Ｃ８Ｂ３に送信する。
本実施形態によれば、３次元デバイス５０が、回路チップ１００の積層方向に、分割された領域において冗長なメモリブロックを含むことで、不良品のメモリブロックを含む回路チップを用いた場合も、分割領域毎に必要な個数の良品のメモリブロックをインターコネクト部１１０に接続できる。従って、３次元デバイス５０の歩留まりが向上する。当該歩留まりは、積層する追加の回路チップ１００の分低下しうるが、不良品のメモリブロックを含む回路チップ１００を製品に用いることができることによる向上をより大きくすることができる。回路チップ１００間の配線距離は、回路チップ１００の面内の配線距離よりも小さくできるため、積層方向でインターコネクト部１１０に接続する良品のメモリブロックの個数を調整することで、効率的に配線を形成することができる。
図６は、本実施形態の３次元デバイス５０の製造フローを示す。Ｓ６００では、回路形成装置により、回路面２００を分割した複数の分割領域２１０－２４０のそれぞれに１以上のメモリブロックを有する回路チップ領域が配列されたウェーハを形成する。複数のウェーハの表面上に、それぞれ複数の回路チップ領域を形成してよい。各回路チップ領域は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ等であってよく、複数のメモリブロックを含んでよい。
Ｓ６１０では、試験装置により、ウェーハ上のメモリブロックをそれぞれテストする。テストは、例えば、バーンイン試験等であってよい。テストは、メモリブロックが正常に動作するか否かを検査し、正常に動作するものを良品、正常に動作しないものを不良品と判断してよい。当該テストを行う試験装置は、ウェーハ毎に、不良品と判断したメモリブロックの数、位置、識別子等を記憶してよい。この段階で閾値以下の個数の不良品のメモリブロックを含むと判定されたウェーハは、次のステップに用いられ、閾値を超える個数の不良品のメモリブロックを含むと判定されたウェーハは、次のステップに用いられず、破棄等されてよい。なお、当該閾値を超えるか否かは、回路チップ領域毎、または分割領域毎に判断してよい。なお、Ｓ６１０では、テストを行わずに、予め取得したデータ（例えば前工程中に取得されたデータ）により、メモリブロックが良品か不良品かの判断を行ってよく、または、予め取得したデータおよび試験装置のテスト結果により、メモリブロックが良品か不良品かの判断を行ってもよい。
Ｓ６２０では、積層装置により複数のウェーハを積層する。複数のウェーハを積層させる段階は、テストにおいて良品と判断されたメモリブロックのウェーハにおける位置に基づいて、積層方向に重なる各分割領域２１０－２４０に含まれるメモリブロックのグループ毎に、テストで良品と判断されたメモリブロックが少なくとも予め定められた数重なる３次元デバイス５０の数に基づいて、積層するウェーハの組み合わせを選択する段階を有する。例えば、積層された場合に、各分割領域のグループにおいて、テストで良品と判断されたメモリブロックが少なくとも予め定められた数（本実施形態では、少なくとも３２個）重なる３次元デバイス５０の数が、閾値以上または最大となるようなウェーハの組み合わせを、積層装置により選択する。積層装置は、Ｓ６１０で用いた試験装置から不良品のメモリブロックの情報（数、位置、識別子等）を受け取り、当該情報を用いて、ウェーハの組み合わせを選択してよい。
積層装置は、分割領域の大きさ（例えば１つの分割領域に含まれるメモリブロックの数）、およびメモリブロックの大きさ（例えば１つのメモリブロックに含まれるメモリ素子の数）のうち少なくとも１つに基づいて、積層するウェーハの組み合わせを選択してよい。積層装置は、分割領域の大きさおよびメモリブロックの大きさのうち少なくとも１つを変更して、ウェーハの組み合わせを選択してよい。これにより、できるだけ多くの３次元デバイス５０を製造できるようにする。
Ｓ６２０では、積層装置は、積層されたウェーハの下端に、制御チップ１２０が形成されたウェーハを積層してよい。複数のウェーハは、マイクロバンプおよび貫通配線１１５等の少なくとも１つを介して積層されてよい。Ｓ６２０では、複数のウェーハを積層した後に、複数のウェーハを貫通する貫通孔を電子ビーム等で開け、当該貫通孔にはんだ等の導電性の金属を溶融して充填することで、インターコネクト部１１０の貫通配線１１５を形成してよい。
Ｓ６３０では、接続装置は、ダイシングする段階の前に、積層方向に重なる各分割領域２１０－２４０（またはＳ６２０で調整された各分割領域）に含まれるメモリブロックのグループ毎に、Ｓ６１０のテストの結果に基づいてグループ内のメモリブロックの中から選別された予め定められた数のメモリブロックと通信可能に接続されたインターコネクト部１１０を形成する。例えば、接続装置は、テストにおいて良品と判断されたメモリブロックについて、分割領域２１０－２４０毎に、製品として必要な数のメモリブロックと、インターコネクト部１１０とを接続してよい。また、接続装置は、全てのメモリブロックとインターコネクト部１１０とを配線で接続した後に、テストにおいて不良品と判断されたメモリブロックとの接続のみを切断してもよい。例えば、当該接続の切断は、不良品と判断されたメモリブロックのヒューズを、電子ビーム等で切断してよい。また、接続装置は、テストにおいて不良品と判断されたメモリブロックとの接続配線のみを形成しなくてもよい。
Ｓ６４０では、タイシング装置は、積層された複数のウェーハを各回路チップ領域でダイシングしチップ化し、積層された複数の回路チップ１００を形成する。
Ｓ６５０では、テスト装置は、積層された回路チップ１００についてテストしてよい。例えば、テスト装置は、スピードテスト、インターコネクト部１１０の配線等のテストを実行してよい。当該テストで良品と判断された回路チップ１００を、３次元デバイス５０の製品としてよい。Ｓ６５０では、プロセッサ２０またはテスト装置は、各メモリブロックのアドレスをアドレスレジスタに設定してもよい。
本実施形態により、不良品と判断されたメモリブロックを含むウェーハについても、製品の製造に用いることができ、歩留まりを向上させることができる。
なお、インターコネクト部１１０を形成する段階Ｓ６３０は、ダイシングする段階Ｓ６４０の後に実行されてもよい。また、ダイシングする段階Ｓ６３０は、積層する段階Ｓ６２０の前に実行されてもよい。この場合、テストする段階Ｓ６１０は、ダイシングする段階Ｓ６３０と積層する段階Ｓ６２０との間に、各回路チップ１００に対して実行されてもよい。アドレスレジスタへのアドレスの設定は、メモリブロックのテスト後にいずれかの段階で行われてよい。また、制御チップ１２０は、回路チップ１００毎に配置してよく、また、積層された複数の回路チップ１００の上面（例えば、上端の回路チップ１００の上面）に配置されてもよい。
なお、本実施形態では、ＨＢＭデバイスのメモリ部分として本願の３次元デバイスを説明したが、本願の３次元デバイスは、メモリブロック以外の回路ブロックを有してよく、３Ｄ ＤＲＡＭ、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）等に用いられるキャッシュメモリ、またはプロセッサ等を積層した３次元積層マルチコアプロセッサ等であってもよい。また、本願の３次元デバイスは、全てのメモリブロックが良品と判定された回路チップ１００を有してもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０ 装置
２０ プロセッサ
３０ 基板
４０ インターポーザ
５０ ３次元デバイス
１００ 回路チップ
１１０ インターコネクト部
１１５ 貫通配線
１２０ 制御チップ
２００ 回路面
２１０ 分割領域
２２０ 分割領域
２３０ 分割領域
２４０ 分割領域
３００ コマンド受信部
３１０ アドレスレジスタ
３２０ コマンド処理部
５００ コマンド受信部
５１０ アドレスレジスタ
５２０ コマンド処理部
５３０ コマンド送信部
Ｂ０－Ｂ１５ メモリブロック
Ｃ０－Ｃ８ 回路チップ

Claims (11)

  1. 回路面を分割した複数の分割領域のそれぞれに複数の回路ブロックをそれぞれ有する積層された複数の回路チップと、
    前記複数の回路チップにおける、積層方向に重なる各分割領域に含まれる複数の回路ブロックのグループ毎に、グループ内の回路ブロックの中から選別された予め定められた数の回路ブロックと通信可能に接続されるインターコネクト部と
    を備える３次元デバイス。
  2. 前記インターコネクト部は、少なくとも１つの回路チップを貫通して前記複数の回路チップの積層方向に延伸する貫通配線を有する
    請求項１に記載の３次元デバイス。
  3. 前記回路ブロックのグループの少なくとも１つは、不良品と判断された少なくとも１つの回路ブロックと、良品と判断された前記予め定められた数の回路ブロックとを含む
    請求項１または２に記載の３次元デバイス。
  4. 前記不良品と判断された前記少なくとも１つの回路ブロックは、前記インターコネクト部および電源の少なくとも一方との接続が切断されている
    請求項３に記載の３次元デバイス。
  5. 前記回路チップの下または上に、前記インターコネクト部に接続されて、各回路ブロックを制御する制御チップを備える
    請求項１から４のいずれか一項に記載の３次元デバイス。
  6. 前記制御チップは、
    複数の前記回路ブロックのそれぞれに対応付けられたアドレスを設定するアドレスレジスタと、
    当該３次元デバイスに対するアドレスの指定を含むコマンドを受信するコマンド受信部と、
    前記コマンドが受信されたことに応じて、前記コマンドで指定された前記アドレスに対応づけられた前記回路ブロックにアクセスするコマンド処理部と、を有する
    請求項５に記載の３次元デバイス。
  7. 複数の前記回路ブロックのそれぞれは、
    複数の前記回路ブロックのそれぞれに対応付けられたアドレスを設定するアドレスレジスタと、
    前記インターコネクト部を介してコマンドを受信するコマンド受信部と、
    前記コマンドが受信されたことに応じて、前記コマンドで指定された処理を実行するコマンド処理部と、を有する
    請求項１から５のいずれか一項に記載の３次元デバイス。
  8. 前記アドレスレジスタは、前記回路ブロックに対応するアドレスの設定を書き換え可能である
    請求項６または７に記載の３次元デバイス。
  9. 複数の前記回路ブロックのそれぞれは、メモリブロックである
    請求項１から８のいずれか一項に記載の３次元デバイス。
  10. ３次元デバイスを製造する方法であって、
    回路面を分割した複数の分割領域のそれぞれに１以上の回路ブロックを有する回路チップ領域が配列されたウェーハを形成する段階と、
    前記ウェーハ上の前記回路ブロックをそれぞれテストする段階と、
    複数の前記ウェーハを積層する段階と、
    前記積層された複数のウェーハを各回路チップ領域でダイシングして、積層された複数の回路チップを形成する段階と、
    前記ダイシングする段階の後または前に、積層方向に重なる各分割領域に含まれる回路ブロックのグループ毎に、前記テストの結果に基づいてグループ内の回路ブロックの中から選別された予め定められた数の回路ブロックと通信可能に接続されたインターコネクト部を形成する段階と
    を備える製造方法。
  11. 前記複数のウェーハを積層させる段階は、前記テストにおいて良品と判断された回路ブロックの前記ウェーハにおける位置に基づいて、積層方向に重なる各分割領域に含まれる回路ブロックのグループ毎に、前記テストで良品と判断された回路ブロックが少なくとも前記予め定められた数重なる３次元デバイスの数に基づいて、積層する前記ウェーハの組み合わせを選択する段階を有する
    請求項１０に記載の製造方法。
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