TW486820B - Multichip semiconductor device and memory card - Google Patents

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TW486820B
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chip
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memory
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TW090108939A
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Keiichi Sasaki
Koji Sakui
Original Assignee
Toshiba Corp
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Description

486820 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（ 發明背景 本發明係有關多晶片半導體裝置及記憶卡，更詳細而 言，係有關一種疊層數個半導體記憶晶片或混載半導體記 憶體與邏輯電路之半導體晶片的狀態.下，搭載多晶片構成 的半導體裝置及記憶卡。 記憶卡廣泛應用在數位相機之軟片媒體及手提個人電腦 用的記憶體上。此種記憶卡即一般所知的搭載非揮發性記 憶體之NAND型E2PROM的固態軟碟卡（s〇lid-State n〇ppy Disk Card，SSFDC)，也稱之爲精明媒體（Smart Media)。目 前市面上有搭載一個或兩個64M Bit之NAND型E2PR〇M的 大容量記憶卡。不過，最近開拓多媒體等新市場，愈來愈 需要大容量的1己憶元件，因此需要實現更大容量化。 已知之一種實現大記憶容量之記憶體裝置的技術，係稱 之爲晶片直通插頭（Chip Through Plug)，其係形成具有連 接插頭的半導體晶片，該連接插頭設置在貫穿半導體基板 的貫穿孔内，疊層、搭載數個半導體晶片的多晶片半導體 裝置。疊層之數個半導體晶片上，經由上述晶片直通插 頭’自組裝基板供應各種控制信號及資料，或讀出資料。 但是，該技術尚有許多有待解決的課題。 例如…，先前平面板組裝中，使用四個相同構造之記憶體 半導體晶片構成1己憶體裝置時’只要將四個晶片控制信號 (晶片賦能帶（Chip Enable Bar ))相互分開即可。但是，爲 縮小組裝面積而疊層半導體晶片時，需要將晶片控制信號 分離在各個晶片内部。此意味著係製造四種晶片，在考慮 4- 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公瘦) U---------批衣------1T------^ (請先閱讀背面之注意事項再填寫本頁) 486820 A7 B7 經濟部中央標準局員工消費合作社印策 五、發明説明（2 製造成本上並非良策。 因而’本發明人於本發明之前，曾在日本專利申請編號 H10-213 880 (美國申請專利編號〇9/363 〇31，於2〇〇ι年工月 17曰許可）中提出-種多晶片半導體裝置，其係在半導體 基板中搭載數個元件基體化的半導體晶片，其特徵爲，疊 層實質相同構造的數個半導體晶片，該半導體晶片在貫穿 半導體基板的貫穿孔内形成連接插頭，上述各半導.體晶片 的連接插頭經由凸塊（Bump)選擇性連接，因應上述插頭 的連接圖案，選擇設置在上述各半導體晶片内的任選電 路。 採用此種構成的多晶片半導體裝置，係於數個晶片内部 分別設置任選電路，並在各晶片上選擇性形成用於插頭連 接時的凸塊，因而，縱使是相同構成的晶片，也可以將晶 片控制信號供應至個別的晶片上。 但是，採用該方法時，凸塊必須選擇性的連接在插頭 上，以銲錫電鍍法形成凸塊時，需要在各晶片上形成遮光 罩。此外，如採用複製凸塊方式，晶片統一形成凸塊時， 晶片的各疊層階必須變更凸塊的設置位置，於形成凸塊 時，而要更換遮光罩，或是需要在各疊層階上分別設置裝 置。在晶圓上進行電鍍來形成凸塊時，縱使晶圓統一形成 凸塊，各疊層階上必須形成不同的凸塊位置，導致各層不 具互換性。 因而，先前申請的技術，固然是疊層相同構成的晶片， 仍可以個別供應晶片控制信號及降低製造成本，但是在提 -5- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公楚 批衣------、玎------^ (請先閱讀背面之注意事項再填寫本頁} 486820 A7 _______B7 _ 五、發明説明（3 ) 高生產效率與進一步降低製造成本上，還有改善的空間。 如上所述’先前之多晶片半導體裝置及記憶卡，固然是 ®層相同構成的晶片，仍可以個別供應晶片控制信號及降 低製造成本’但是在提高生產效率與進一步降低製造成本 上，還有改善的空間。 發明概述 因此，本發明之目的，在提供一種可提高生產效率及進 一步降低製造成本的多晶片半導體裝置及記憶卡。 本發明之目的藉由多晶片半導體裝置來達成，其具備元 件基體化的半導體基板；連接插頭，其係形成在貫穿上述 半導體基板的貫穿孔内；及數個半導體晶片，其具有熔絲 邵’其係設置在上述連接插頭與凸塊形成區域之間，藉由 選擇性切斷，進行上述連接插頭與凸塊的電性連接與分 離，藉由凸塊連接上述各半導體晶片的連接插頭加以疊 層、組裝。 採用上述構成的多晶片半導體裝置，可以在同一個處理 中作成相同構造的半導體晶片，自經過合格檢查的半導體 晶片中，切斷對應於與各疊層階數相等之晶片識別信號的 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 熔絲，來識別各晶片的晶片位址。因而，與在各疊層階上 作成不同半導體晶片時相比，可以提高生產效率及降低製 造成本。 又因，不需要在選擇性連接插頭上形成凸塊，因此，不 需要在各疊層階的各晶片上形成遮光罩，也不需要變更各 晶片疊層階的&塊設置位置。因而不需要更換遮光罩，各 -6- 本紙張尺度適财(CNS)峨格（21()><297公 486820 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（ 疊層階也不需要分別設置裝置。因此，可以改良構成本發 明前提之本發明人在日本專利申請編號H10-213880 (美國 申請專利編號09/363，031 )中揭示的技術，可以提高生產效 率及進一步降低製造成本。 - 此外，半導體晶片爲記憶體晶片時，縱使是並未執行全 位元（全區塊）操作的晶片，由於係配合可以操作的記憶體 量選擇性的切斷熔絲，在疊層之各半導體晶片間分配晶片 位址，可以規定疊層後的總記憶容量，因此可以提高成品 率0 尤其是對於非揮發性記憶體晶片等，在使用上要求小型 化的裝置，效果更高、更適宜。 此外，本發明之目的藉由記憶卡來達成，其具備：數個 相互實質上相同構造的半導體記憶體晶片，其分別具備連 接插頭，其係設置在貫穿半導體基板的貫穿孔内；及熔絲 邵，其係介於該連接插頭與凸塊形成區域之間，藉由選擇 性切斷來指定位址的分配；凸塊，其係以實質上相同的圖 案連接上述各半導體記憶體晶片的上述連接插頭；卡狀封 裝體，其係以疊層上述數個半導體記憶體晶片的狀態封 裝；及端子，其係設置在上述卡狀的封裝體上，分別經由 上述連接插頭、上述溶絲部及上述凸塊，與上述各半導體 S己憶體晶片進行信號的收授。 採用上述構成的記憶卡，可以形成具備上述多晶片半導 體裝置全部優點的記憶卡。 批衣 訂 線 (請先閲讀背面之注意事項再填寫本頁) 486820 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（5 ) 圖式之簡要説明 圖1係用於説明本發明第一種實施形態之多晶片半導體 裝置及記憶卡，透視SSFDC (記憶卡）的卡狀封裝體，概略 顯示内部構造的斜视圖。 圖2係用於説明本發明第一種實施形態之多晶片半導體 裝置及1己憶卡’模型顯示用於選擇性連接圖1所示之 SSFDC中各半導體記憶體晶片之熔絲切斷後的連接圖案剖 面圖。 圖3係用於説明本發明第一種實施形態之多晶片半導體 裝置及記憶卡，放大顯示圖丨及2所示之各半導體記憶體 晶片之連接插頭及熔絲部的剖面圖。 圖4係用於説明本發明第一種實施形態之多晶片半導體 裝置及兄憶卡’顯示與圖3所示之熔絲部相關之上述圖1 及2所tf之各半導體記憶體晶片中部分之具體電路構成的 電路圖。 圖5係用於説明本發明第二種實施形態之多晶片半導體 裝置及記憶卡，顯示疊層數個半導體記憶體晶片狀態的側 面圖。 圖6爲四個半導體記憶體晶片之間分配相同記憶容量時 的模型圖。 圖7爲四個半導體記憶體晶片之間分配不同記憶容量時 的模型圖。 圖8係用於詳細説明數個晶片間進行冗餘，抽出晶片之 記憶體單元部附近重要部分來顯示的方塊圖。 -8 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝 訂 486820 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（6 ) 圖9係用於詳細説明數個晶片間進行冗餘，以模型顯示 疊層四個晶片時的方塊圖。 圖1 〇係用於説明本發明第三種實施形態之多晶片半導 體裝置及記憶卡，用於概念性説明第·三種實施形態的模型 圖。 圖11係用於説明本發明第三種實施形態之多晶片半導 體裝置及記憶卡，顯示用於執行晶片位址加法操作的具體 電路構成，抽出疊層之各E2PR0M重要部分，顯示概略構 成的方塊圖。 圖12爲顯示圖11所示之電路中，輸入輸出控制電路之 具體構成範例的方塊圖。 發明詳述 本發明係以上述本發明人於日本專利申請編號H10_ 213 880 (美國申請專利編號〇9/363 〇31，於2〇〇1年1月1 7日 許可）中揭示的技術爲前提，而將其加以改良者。 [第一種實施形態] 圖1至4分別爲用於説明本發明第一種實施形態之多晶 片半導體裝置及記憶卡，其中圖1爲透視SSFDC (記憶卡） 的卡狀封裝體，概略顯示内部構造的斜視圖，圖2爲模型 顯示用於選擇性連接圖1所示之SSFDC中各半導體記憶體 晶片之溶絲切斷後之連接圖案的剖面圖，圖3爲放大顯示 圖1及2所示之各半導體記憶體晶片之連接插頭及熔絲部 的剖面圖，圖4爲顯示與圖3所示之熔絲部相關之上述圖i 及2所示之各半導體記憶體晶片中部分之具體電路構成的 9- 本紙掁尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 裝 訂 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 、發明説明（ 電路圖。 如圖1所示，該固態軟碟卡（solid_State F1〇ppy Disk Card， =FDC) i i上以疊層NAND型E2pR〇M晶片121〜12 4的狀 態搭载四個半導體記憶體晶片。各晶片均爲相 同構造。NAND型E2PR〇M的電源電壓、控制信號、位址 及輸入資料等，經由SSFDC u的表面端子（顯示 邵分）輸入各NAND型E2PROM晶片U-卜；^-4内，此外，輸 出資料等則是輸出至SSFDC 11的外部。 如圖2所不，各晶片^卜；^^上分別形成有晶片直通插 頭（連接插頭）14-1〜14_7，各晶片12-1〜12_4之對應位置的 晶片直通插頭14-1〜14-7在鄰接的晶片之間，分別經由銲 錫凸塊18-1〜18-7共同電性連接。亦即，銲錫凸塊 7在各晶片12-1〜12-4之間爲相同圖案。 此外，與上述SSFDC 11之表面端子接的端 子（4分）13a〜13e，分別供應有接地電壓Vss、第一晶片選 ^信號^!、第二晶片選擇信號石巨、第三晶片選擇信號 ®及第四晶片選擇信號^。 如圖3所TF，上述各晶片12-1〜12-4上分別形成有連接插 頭C P與溶絲邵ρ P。連接插頭c p以絕緣膜〗4 A，其係形 成在晶片（半導體基板）1 2之貫穿孔的側壁上；及導電性 只穿插頭（晶片直通插頭）1 4 B，其係填入形成在該貫穿 孔内’以上述絕緣膜1 4 A與半導體基板〗2電性分離所構 成。 上述溶絲部F P設置在上述連接插頭c P與銲錫凸塊1 8間 10- 本紙張尺度適用中國國家標準（CNS ) M規格（21〇χ297公整- ---------装------1T------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 486820 A7 ---------B7 _____ 五、發明説明 ~ 的絕緣膜15中，該熔絲部FP係以形成有銲錫凸塊18的銲 墊16、熔絲20、經由上述熔絲20電性連接上述銲墊“與 上述晶片直通插頭14的配線17等所形成。因而，^應是 否切斷上述熔絲20，來控制是否電性連接晶片直通插= 1 4與銲錫凸塊！ 8，換言之，係在疊層的晶片中，控制是 否自位於下層的晶片傳送信號至位於上層的晶片。二 圖2中，在以該熔絲切斷來阻斷晶片直通插頭14與銲錫 凸塊1 8之電性連接部分的晶片直通插頭上，註記X符 號。亦即，晶片12-4上，對應於函〜涵、信號端子A， C位置的熔絲2 〇被切斷，晶片12-3上，對應於函， CE2、信號端子b，C的熔絲2 0被切斷，晶片12_2上，對 應於CE1、信號端子c位置的熔絲2 0被切斷。 藉此，在半導體晶片12-1上，供應有接地電壓Vss的信 號A，B，C及西Ϊ，面，®，面的晶片選擇信號。在 半導體12-2上供應有接地電壓Vss的信號a，B及SE5， CE3，®的晶片選擇信號。此外，在半導體晶片12_3上 供應有接地電壓Vss的信號A及®^的晶片選擇信 號。而在半導體晶片12-4上，未供應任何信號a，b， C，而供應有的晶片選擇信號。 圖4·所示的電路係藉由信號a，Β，C，@，^， ®來檢測半導體記憶體晶片中哪一個被 選擇，激化被選擇之晶片的任選電路。該任選電路包含溶 絲20-1〜20-3 (對應於圖3的溶絲2 0 )、電阻21-1〜21_3、反 向電路22-1〜22-15、3輸入反及（NAND)電路23-1〜23-4、2 -11 - 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1 n 訂 線 (請先閱讀背面之注意事項再填寫本頁) 486820 A7 B7 及 五、發明説明（9 輸入反及電路24_1〜24-4及4輸入非或（NOR)電路25等， 並以電源電位Vcc與接地電位vss間的電壓操作。 供應有信號A，B，C之銲墊16-1，16-2，16-3 (對應於 位在圖2之晶片直通插頭^心，14-2，14_3上的銲墊16)與 接地電位Vss之間，分別設有熔絲2〇-1，2〇-2，2〇_3。不 切斷熔絲時，外加有接地電位Vss，切斷時則處於開放狀 態。上述各銲墊16-1，16_2，16·3與電源電位Vcc之間分 別連接有高電阻値的電阻2丨_ 1，2 1>e 2，2 i _ 3。此外，上 C各if塾16-1，16-2，16-3分別連接反向電路22-1，22· 2，22-3的輸入端，這些反向電路22]，22_2，22_3的輸 出端則連接反及電路234的輸入端。上述各銲墊， 16-2分別連接反向電路22·4，22_4的輸入端，這些反向* 路22-4，22-5的輸出端與上述銲墊16-3則連接反及電路23 2的輸入端。上述銲墊16β1連接反向電路22_6的輸入端， 該反向電路22-6的輸出端與上述銲墊16_2，16_3連接反〜 電路23-3的輸入端。而上述銲墊16-1，16_2 反及電路23_4的輸入端。 則連接 上述反及電路23-1的輸出端連接反向電路22_7的輸 端，該反向電路22-7的輸出端則連接反及電路24-1的其 個輸入端《上述反及電路24-1的另一個輸入端連接輸/ 有晶片選擇信號面的銲塾16_4。此外，上述反及電路Μ. 2的輸出端連接反向電路22_7的輸入端，該反向電路η』 的輸出端則連接反及電路24_2的其中一個輸入端。上述反 及％路24-2的另-個輸入端連接輸入有晶片選擇信號_ 裝 訂 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 入 中 入 -12-
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五、發明説明（1〇 ) 經濟部中央標準局員工消費合作社印製 的銲墊16-5。同樣的，上述反及電路23-3的輸出端連接反 向電路22-9的輸入端，該反向電路22-9的輸出端則連接反 及％路24_3的其中一個輸入端。上述反及電路2‘3的另一 個輸入端連接輸入有晶片選擇信號的銲墊16-6。且上 述反及電路23-4的輸出端連接反向電路22-10的輸入端， 該反向電路22-1 0的輸出端則連接反及電路24-4的其中一 個輸入端。上述反及電路24-4的另一個輸入端則連接輸入 有晶片選择信號的銲墊16_7。 上述各反及電路24-1〜24-4的輸出端連接反向電路22_ 11〜22-14的輸入端，這些反向電路22-11〜22-14的輸出端 則分別連接非或電路25的輸入端。繼續，該非或電路25 的輸出端連接反向電路22-1 5的輸入端，自該反向電路22· 1 5的輸出端獲得晶片選擇信號ce。 j中，上述反向電路22-1 1的邏輯輸出爲X.g·石· CE1，上述反向電路22] 2的邏輯輸出爲 上述反向電路22-1 3的邏輯輸出爲X.b.c·己百，上述反 向電路22-14的邏輯輸出爲八.;6.(：.^15。 此外，上述電阻21-1〜21-3宜使用通道寬w較小，通道長 L較長的Μ Ο S電晶體。或是宜採串聯數個M 〇 s電晶體的 電流通路來構成。其因經由銲錫凸塊18-1〜18_3接地時， 可以減低自電源電壓Vcc穩定流入接地電壓vss的貫通電 泥。因此，上述電阻21-1〜21-3係分別使用串聯電流通路 之五個P通道型MOS電晶體，並將其閘極接地來使用。 圖4的電路’不切斷溶絲2〇_1，20-2，20-3 ,信號a， 批衣1T------^ (請先閲讀背面之注意事項再填寫本頁) -13 - 486820 A7 經濟部中央標準局員工消費合作社印製 五、發明説明（11 B，/全部爲接地電壓^之晶片，亦即，圖2的晶 以第一晶片選擇信號CE1控制加以激化。此外，不切 絲2〇-1，2〇·2，信號A，B均爲接地電壓Vss，且切 广 2=，信號C爲電源電^ycc的晶片，.亦即圖2之晶片= 以罘一二晶片選擇信號CE2控制加以激化。不切斷熔嗦扣 1，信號A爲接地電位Vss，且切斷熔絲2〇-2，2〇-3，信號 B，C均爲電源電壓Vcc的晶片，亦即圖2之晶片以第 三晶片選擇信號®控制加以激化。再者，切斷熔絲2〇_ 1，20-2，20-3，信號A，B，C均爲電源電壓Vcc的晶 片，亦即圖2之晶片12-4以第四晶片選擇信號_控制加 以激化。此種狀態如以下表1所示。 表1 —A VssC 0) _B_ Vss(0) ——c_ Vss(0) CE CE1 - 晶片12-1 VssfO) Vss(0) Vcc⑴ CE2 晶片12-2 Vss(0) Vcc(l) Vcc⑴ CE3 晶片12-3 Vcc(l) Vcc⑴ Vcc⑴ CE4 晶片12-4 表1中，Vss (0)表示不切斷熔絲20-1〜20-3，對應之銲墊 〜16-3均接地。此外，Vcc (1)表示，切斷溶絲20-1〜20-3，銲蟄16-1〜16-3均經由高電阻値的電阻21-1〜SIS’ 以電 源電壓 Vcc 偏置 的狀態 。溶絲 20-1 〜 20-3 全 部切斷 時’這些銲墊經由電阻21-1〜21-3以電源電壓Vcc偏置。因 -14- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -----拍衣------1T------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 五、發明説明（12 ) 而，可以因應是否切斷烷 + 1 絲邵，來設定信號A，B，r μ 電平，可以因應是否切斷炫絲 Β，C的 體晶片12-1〜12-4。 目由的選擇丰導體記憶 另外，若疊層之半導體記憶體晶片的數量 =通插頭至少設定U])個時，可以進行 導；二 體晶片間之晶片位址的分配。 千導體圮隱 採用上述的構成時，因聂 Π，…二 同構造的數個半導體記憶 不同構造的半導體記憶體晶片，可以對 =造數= 晶片進行相同的測試，也因泰 奴《己隐組 可以降低製造成本。时而要考慮登層的順序，因此 0此外’ f而要將凸塊選擇性的連接在插頭上，可以因應 疋口切斷叹置在登層（半導體記憶體晶片上的炫絲部，來 分配數個半導體記憶體晶片間的晶片位址。以鲜錫電鐘法 形成ώ塊時，各晶片上不需要形成遮光罩。此外，採用複 製凸塊方式，晶片統-形成凸塊時，在形成凸塊時不需要 更換遮光罩’也不需要分別在各疊層階上設置裝置。在晶 圓上進行電鍍以形成凸塊時，縱使晶片統一形成凸塊時， 各疊層階不需要形成不同的凸塊位置。因而可以提高生產 效率且埠一步降低製造成本。 、再者，由於係疊層、搭載數個半導體記憶體晶片，因此 記憶卡的平面面積小，且因經由銲錫凸塊等金屬凸塊來疊 層數個半導體記憶體晶片，因此可以獲得厚度薄的記憶 (請先閲讀背面之注意事項再填寫本育) -裝.
、1T 線 -15 各紙張尺度適用中國國家標準（CNS〉Α4規格（21〇Χ297公釐） 經濟部中央標準局員工消費合作杜印製 486820 A7 ____ B7 ____ 五、發明説明（13 ) [第二種實施形態] 该第一種實施形態係在整個疊層的數個半導體記憶體晶 片上進行冗餘。有關此種多晶片半導體裝置及記憶卡的冗 餘技術，參照圖5至9加以説明。 t 首先評鑑所形成的半導體記憶體晶片，當存在不良單元 或不良區塊時，將冗餘熔絲等加以熔絲切斷，置換成備用 單元及備用區塊，使記憶容量相同。繼續如上述第一種實 施形態中之説明，因應各晶片12-1〜12-4的疊層階數，選 擇性的切斷介於晶片直通插頭與銲錫凸塊之間的熔絲，形 成因應疊層階數的連接圖案。之後，如圖5所示，經由銲 錫凸塊8-1，8-2，…，在組裝基板丨9上疊層、組裝相同 構成的半導體記憶體晶片12-1〜12-4。 此時，通常如圖6所示，各晶片分配的記憶容 量完全相同’疊層之晶片12_1〜12-4於冗餘後，如具有 256M Bit的容量時，於疊層後，即成爲具有1G Bit記憶容 量的記憶體’各晶片12-1〜12-4的記憶容量各爲25%。 本實施形態於進行晶片評鑑與熔絲切斷，來補救不良單 元及不良區塊時，四個晶片12-1〜12-4間相互通融記憶體 位址的分配，來分配記憶體位址，使整個裝置可以作爲 lGBiH己憶體來使用。 亦即，如圖7所示，例如晶片u-i可操作的記憶容量爲 300M Bit時，爲求運用全部來操作，係以熔絲切斷等方式 來修正電路，全面分配位址。藉此，晶片12-1的記憶容量 可達1GBit中的30%左右。此外，若晶片12-2可操作的記 -16 - 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ 297公羞) -- ----------袭------II------a (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 486820 A7 B7 五、發明説明（14 ) 憶容量爲212M Bit時，則可利用的容量約爲1G Bit中的 20% 0 晶片12_3 ’ 12-4也是同樣的（圖7中顯示爲256M Bit 時），可以利用單一晶片不良過多，本屬不良品，應該丟 棄的晶片12_2。此外，由於數個晶片間可以共用冗餘用的 記憶讀早元塊’因此’縱使冗餘用的1己憶體單元塊少也夠 用，藉由有效加以利用，使用四個晶片即可構成i G Bit以 上大容量的記憶體。 其次’有關整個上述四個晶片12-1〜12_4進行冗餘的範 例’參照圖8及圖9加以詳細説明。如圖8所示，各晶片1 2 上設有記憶體單元陣列MCA與列解碼器RD，記憶體單元 陣列M C A係由m個記憶體單元塊BA1〜B Am所構成，對應 於這些記憶體單元塊BA1〜BAm設有列解碼器部RD1〜RDm 。各列解碼器部RD1〜RDm上設有冗餘用溶絲，經由位址 匯流排AB輸入之列位址與不良位址一致時，藉由切斷熔 絲來修正電路，不選擇對應之記憶體單元塊，而選擇置換 成的冗餘用記憶體塊。 圖9所示的構成中，晶片12-1的記憶體單元塊BA4〜BAm 不良時，一般的冗餘技術無法補救過多的不良，以致該晶 片12-1即成不良品，必須丟棄。但是本實施形態，係將包 含其他晶片12-1〜12·3之冗餘塊之全部區塊的位址 ΒΒ1〜BBm、BC1〜BCm、BD1〜BDm當作上述不良區塊 BA4〜ΒΑπι的位址來分配，可以將位址BA1〜Β A3 、 BB1〜BBm 、BC1〜BCm及BD1〜BDm分別補救成 _____-17- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I 裝 訂 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 486820 A7 B7___ 五、發明説明（15 ) 1〜(3+m+m+m)區塊之記憶容量的多晶片半導體裝置或記憶 卡。 由於也可以利用可操作之記憶容量少，本屬不良品必須 丟棄的晶片，因此可以提高成品率。· 另外，上述第二種實施形態係以疊層四個半導體記憶體 晶片爲例做説明，不過，當疊層之晶片的數量多時，此種 方式也可以自記憶體單元塊擴大應用在晶片上進行冗餘。 亦即，也可以先疊層備用的晶片，用於將不良晶片置換成 備用晶片。尤其是，當半導體記憶體趨於大容量化，造成 測試時間延長時，不需要在全部的測試結束後再組裝各晶 片，而可以在部分測試結束後即組裝，直接出貨。或是於 組裝後進一步進行測試，晶片上發現不良時，禁止存取該 不良晶片，激化上述備用晶片。當直接出貨時，客户也可 以選擇備用晶片來取代不良晶片。 上述晶片位址的切換，可以採用的方法包括：切換搭載 有晶片之組裝基板上的配線；在疊層之晶片的最上層設置 備用晶片，因應是否切斷設置在該備用晶片内的溶絲，來 切換晶片位址；或是藉由將自晶片位址插針（Pin )輸入的 晶片位址輸入至外部等來進行切換等。 [第三種實施形態] 其次，參照圖1 0至1 2來説明本發明第三種實施形態之 多晶片半導體裝置及記憶卡。上述第一及第二種實施形態 係説明因應是否切斷熔絲來指定晶片的疊層階數，而第三 種實施形態則是因應疊層階數依次加上（也可以採用減法 •18- I紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公慶Γ-~ ----------扣衣------1T------# (請先閱讀背面之注意事項再填寫本頁) 486820 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（16 ) 等其他的演算處理）晶片位址，識別該晶片位址，使半導 體此憶體晶片本身識別自己的晶片疊層階數。 如圖1 0所示，輸入至各半導體記憶體晶片1 2之晶片直 通插頭14内的晶片位址Ai〇〜AI4，以形成在該晶片12内部 的疊層階數識別電路進行加法計算，自銲錫凸塊1 8輸出 晶片位址AOO〜A04至次階。 輸入之晶片位址ΑΙ0〜AI4與輸出之晶片位址AOO〜A04的 關係，先以二進制數表示， ΑΟΟ = ΑΙ0+ 1 AOl = All + ΑΙΟ Α02 = AI2 + All A03 = AI3 + AI2 A04 = AI4 +AI3 由於每次增加疊層階數，即改變輸出的晶片位址 AOO〜A04，因此，在晶片1 2内插入該信號，以疊層階數 識別電路加以識別。藉此，可以不使用熔絲切斷，而自己 識別晶片本身的疊層階數。 另外，上述圖1 〇所示的晶片i 2中係形成有其他信號用 的凸塊及插頭，不過爲了便於説明而將其省略。 圖11-及12分別説明用於執行上述晶片位址加法操作的 具體電路構成，圖11爲E2PR〇M的概略構成方塊圖，圖12 爲上述圖1 1所示之電路中之輸入輸出控制電路構成範例 的電路圖。 孩E PROM具備記憶體單元陣列3 〇、感測放大器3 i、資 -19- 本纸張尺度通用中國國家標隼（CNS ) A4規格（210Χ297公楚 批衣-- (請先閱讀背面之注意事項再填寫本頁) 訂 線 ^暫存器3 2、行解碼器3 3、行位址緩衝器3 4、列解碼器 3 5、列位址緩衝器3 6、控制電路3 7、命令暫存器3 8、位 止暫存器39、狀態暫存器4〇、高電壓產生電路“、操作 邏輯控制電路42、輸入輸出控制電路43及指示裝置之就 緒/忙碌狀態的暫存器44等。 贿j述記憶體單元陣列3 0被分割成數塊，各塊中的記憶 體早元排列成矩陣。記憶體單元陣列3 〇中的記憶體單元 =，以列解碼器3 5來選擇，記憶體單元的行，以行解碼 斋3 3來指定。以上述列解碼器35及行解碼器”所選擇之 記憶體單元的資料，經感測放大器3〗感測及放大，經資 料暫存器32鎖存，並自資料暫存器32經由輸入輸出控制 電路4 3讀出。 另外’輸入至上述輸入輸出控制電路43的寫入資料， 則經資料暫存器32鎖存。鎖存在該資料暫存器32内的資 料，經由感測放大器3 1寫入由上述列解碼器3 5及行解碼 器3 3所選擇的記憶體單元内。 位址信號經由位址暫存器3 9供應至列位址緩衝器3 6與 經 濟 部 中 央 標 準 局 員 X 消 費 合 作 社 行位址緩衝器3 4内。而供應至列位址緩衝器3 6内的列位 址則經列解碼器3 5加以解碼，供應至行位址緩衝器3 4的 行位址則經行解碼器3 3加以解碼。 上述操作邏輯控制電路42内輸入有各種控制信號（晶片 控制信號西、命令鎖存賦能信號CLE、位址鎖存賦能信 號ALE、寫入賦能信號硕、讀出賦能信號RE、寫入保護 信號等），並分別供應控制信號至控制電路3 7及輸入輸 -20 - ) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐
I 486820 經 濟 部 t 央 標 準 % 員 工 消 費 合 作 社 印 製 A7 B7 五、發明説明（18 ) 出控制電路4 3。 上述輸入輸出控制電路43中，自輸入輸出插針 1/01〜I/Om輸入有位址信號、資料及命令等，位址信號供 應至位址暫存器3 9内，資料供應至資料暫存器3 2内，命 令供應至命令暫存器3 8内。此外，自晶片位址插針供應 晶片位址至該輸入輸出控制電路4 3内，來識別該晶片位 址，使半導體記憶體晶片本身識別自己的晶片疊層階數。 繼績’將加上該晶片位址的信號供應至疊層在次階（上階） 之晶片的位址插針。 供應至上述命令暫存器3 8内的命令，再供應至控制電 路37，藉由該控制電路37來控制感測放大器31、資料暫 存器3 2、行解碼器3 3、列解碼器3 5、狀態暫存器4 〇、高 電壓產生電路41及指示裝置之就緒/忙碌狀態的暫存器^ 等。 上述狀態暫存器4 0，依據自上述控制電路3 7所供應的 信號，來控制輸入輸出控制電路4 3。 上述高電壓產生電路41改變電源電壓的電位（昇壓），供 應用於寫入上述列解碼器3 5、記憶體單元陣列3 〇及感測 放大器31等内的高電壓。 ^ 再者，上述暫存器44係依據控制電路37的輸出信號， 來指示該晶片的就緒/忙碌狀態，因此，依據鎖存在該暫 存器4 4 =的資料，藉由控制電晶體4 5的開啓/關閉，輸出 信號R/(B)。 圖12爲上述圖U所示之電路中的輸入輸出控制電路43
-21 - 486820 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（19 ) 的構成範例。該電路包含與先前相同電路構成的輸入輸出 控制電路5 1、疊層階數識別電路5 2及一致檢測電.路5 3。 上述疊層階數識別電路52可以由乘法電路（計數器）構 成，如上所述的加上自晶片位址插針所輸入的晶片位址 AIO〜AI4，生成晶片位址AOO〜A04，供應至疊層階數識別 電路5 2，同時供應至次階的晶片位址插針。 因而，當上述一致檢測電路5 3檢測出自I/O插針輸入之 晶片位址與以上述疊層階數識別電路5 2所生成之晶片位 址一致時，該一致檢測電路5 3的輸出信號即供應至操作 邏輯控制電路42或控制電路3 7上，該晶片即可操作。 亦即，如以一致檢測電路5 3的輸出信號來控制操作邏 輯控制電路4 2時，當一致檢測電路5 3未檢測出晶片位址 一致時，即禁止各種控制信號插入操作邏輯控制電路4 2 内’該晶片不執行操作。當一致檢測電路5 3檢測出晶片 位址一致時’各種控制信號即插入操作邏輯控制電路4 2 内，因應這些控制信號來執行操作。 另外，以一致檢測電路5 3的輸出信號來控制控制電路 3 7時，當一致檢測電路5 3未檢測出晶片位址一致時，由 孩控制電路3 7所控制之感測放大器3 1、資料暫存器3 2、 行解碼器3 3、列解碼器3 5、狀態暫存器4 0、高電壓產生 電路4 1及指示裝置之就緒/忙碌狀態的暫存器4 4等即停止 操作’該晶片實質上未執行操作。當一致檢測電路5 3檢 測出晶片位址一致時，由該控制電路3 7所控制之感測放 大器3 1、資料暫存器3 2、行解碼器3 3、列解碼器3 5、狀 -22- 本紙張尺度適用中國國家標準（CNS ) M規格（21GX297公楚） I— I 啦衣 I 訂 I 線 f靖先閑讀背面之注意事項再填'寫本頁〕 邮6820 A7 —------------B7 五、發明説明" —-— 悲暫存器40、高電壓產生電路41及暫存器44等操 行正常操作。 1執 採用此種構成時，由於對疊層階數的識別不需要使用熔 絲切斷，只需疊層相同構成的數個晶片即可，各疊層階也 不需要區分晶片，不需要執行熔絲切斷步驟及區分步驟。 因而可以縮短製造步驟，提高生產效率，進一步降低製造 成本。 另外，本發明並不限定於上述第一至第三種實施形態， 只要在不脱離其要旨的範圍内，可以採用各種不同形式或 實施改變。例如，上述第一及第二種實施形態中所使用的 熔絲，除了單純的熔絲之外，當然也可以使用Anti_fuse及 Electric Anti-fuse等。此外上述第三種實施形態，係以二 進制數加法爲例來説明輸入之晶片位址與輸出之晶片位址 的關係，不過也並非一定要採用加法，只要在晶片内設置 能對各疊層階輸出不同的信號即可。 如以上之説明，採用本發明，可以獲得能夠提高生產效 率及降低製造成本的多晶片半導體裝置及記憶卡。 批衣------1T------^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印装

Claims (1)

  1. A8S8D8 經濟部智慧財產局員工消費合作社印制π 六、申凊專利範圍 1· 一種具備數個半導體晶片的多晶片半導體裝置， 上述數個半導體晶片分別包含： 元件積體化的半導體基板； 連接插頭，其係形成在貫穿上述半導體基板的貫穿孔 内；及 、 熔t邵，其係設置在上述連接插頭與凸塊形成區域之 間，藉由選擇性切_，進行上述連接插頭與凸塊的 連接與分離， 其中上述數個半導體晶片藉由凸塊連接各半導體晶片 的連接插頭加以疊層、組裝。 曰 2·如申請專利範圍第1項之多晶片半導體裝置，其中上述 連接插頭的構成包含：第一絕緣膜，其係形成在上述= 導體基板之貫穿孔的侧壁；及導電性的貫穿插頭，其係 填入形成在上述貫穿孔内，以上述第一絕緣膜與上述半 導體基板電性分離， 上述溶絲部的構成包含：第二絕緣膜，其係形成在上 述半導體基板上；銲墊，其係形成在對應於上述第二絕 緣膜上之上述連接插頭的位置上，並形成有凸塊；溶 絲，其係形成在上述第二絕緣膜中；及配線，其係經= 上述熔絲，電性連接上述銲墊及上述貫穿插頭。 3·如申請專利範圍第1項之多晶片半導體裝置，其中藉由 上述熔絲部的選擇性切斷，來指定上述各半導體晶片的 晶片位址分配。 --------^--------- (請先閱讀背面之注意事項再填寫本頁) 4·如申請專利範圍第1項之多晶片半導體裝置，若叠層之
    制 、申請專利範 圍 士述半導體晶片的數量爲η (η爲2以上的整數)時，上述 =導體晶片上至少設置有(“)個上述連接插頭， 上迷各個連接插頭上設有上述熔絲部。 5·如申請專利範圍第i項之多晶片半多體裝置，若疊層之 半導體晶片的數量爲n (n爲2以上的整數）時，各個半導 體晶片上設有（n-D個第一連接插頭與n個第二連接插 頭，上述各個第一連接插頭上設有上述熔絲部。 6.如申請專利範圍第5項之多晶片半導體裝置，其中還 備任選電路，其係分別設置在上述數個半導體晶片中 因應上述熔絲部是否被切斷，檢測上述半導片中 一個被選擇，並激化被選擇的半導體晶片。 7·如申請專利範圍第6項之多晶片半導體裝置，其中上 任選電路因應上述各溶絲部是否被切％，依據供應至 述（n-1)個第一連接插頭的信號，與經由上述〇個第 連接插頭所輸入之第一至第η晶片賦能信號，判定形 有該任選電路之半導體晶片是否被選擇，判定被選 時，激化形成有該任選電路的半導體晶片。 8.如申請專利範圍第丨項之多晶片半導體裝置，其中上 各半導傾：Em片分別爲非揮發性的記憶體晶片。 9·如申請專利範圍第8項之多晶片半導體裝置，其中上 $層、組裝之數個非揮發性記憶體晶片分別共用冗餘 記憶體單元塊。 ' 10.如申請專利範圍第8項之多晶片半導體裝置，以上述 層、組裝之數個非揮發性記憶體晶片相互融通記憶體 具 哪 上 成 擇 線 述 述 疊 位 -25 本纸張尺度適用中國國豕標準（CNS)A4規格（210 X 297公爱） 經濟部智慧財產局員工消費合作社印制π 486820 A8 B8 C8 D8 六、申請專利範圍 址的分配’以數個非揮發性記憶體晶片來分配記憶體位 址0 11· 一種記憶卡，其包含： 彼此爲實質上相同構造的數個半導體記憶體晶片，其 具備連接插頭’其係設置在貫穿半導體基板的貫穿孔 内’及熔絲郅’其係介於該連接插頭與凸塊形成區域之 間’藉由選擇性切斷來指定位址的分配； 凸塊’其係以實質上相同的圖案連接上述各半導體記 憶體晶片的上述連接插頭； 卡狀封裝體，其係以疊層上述數個半導體記憶體晶片 的狀態封裝；及 端子，其係設置在上述卡狀的封裝體上，分別經由上 述連接插頭、上述熔絲部及上述凸塊，與上述各半導體 1己憶體晶片進行信號的收授。 12·如申請專利範圍第11項之記憶卡，纟中上述連接插頭 的構成包含：第―絕緣膜，其係形成在上述半導體基板 之貫穿孔的侧壁；及導電性的貫穿插頭，其係填入形成 在上述貫穿孔内’以上述第—絕緣膜與上述半導體基板 電性分離， 上述熔絲部的構成包含：第二絕緣膜，其係形成在上 述半導體基板上；銲墊’其係形成在對應於上述第二絕 緣膜上之上述連接插頭的位置上，並形成有凸塊；熔 絲:,其係形成在上述第二絕緣膜中；及配線，其係經由 上述熔絲，電性連接上述銲墊及上述貫穿插頭。 --------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -26- 制 申清專利範圍 13•如申請專利範圍第u項之記憶卡，其中藉由上述㈣ 郅的選擇性切斷，來指定上述各半導體記龍晶片的晶 片位址分配。 κ如申請專利範圍第n項之記憶卡，，若疊層之上述 體記憶體晶片的數量爲n (11爲2以上的整數）時，上述 個半導體記憶體晶片上至少設置有（η])個上述連接插 頭，上述各個連接插頭上設有上述熔絲部。 15. 如申請專利範圍第η項之記憶卡，若疊層之半導 憶體晶片的數量爲η (η爲2以上的整數）時，各個上 導體記憶體晶片上設有（η])個第—連接插頭與讀 二連接插頭’上述各個第-連接插頭上設有上述熔 部。 16. 如申請專利範圍第i 5項之記憶卡，其中還具備任選 路’其係分別設g在上述數個半導體記憶體晶片中， 應上述炫絲部是否被切斷，檢測上述半導體記憶體h 中哪-個被選擇，並激化被選擇的半導體記憶體^ 17. 如申請專利範圍第！ 6項之記憶卡，其中上述任選兩 因應上述各溶絲部是否被切斷，依據供應至上: 個第-連接插頭的信號’與經由上^個第二連接插 所輸入之第-至第n晶片賦能信號，判定形成有該任 電路（半導體記憶體晶片是否被選擇’判定被選擇時 激化形成有該任選電路的半導體記憶體晶片。 . 18. 如申請專利範圍第"項之記憶卡，其中上述最層、 裝之數個半導體記憶體晶片分別共用冗餘用記憶 i單 第 絲 因 片 線 頭 選 組 元 - 27- 本紙張尺度適用中關家標準（CNS)A4規格（210 X 297公f 486820 A8 B8 C8 D8 六 申請專利範圍 經濟部智慧財產局員工消費合作社印制π 19·如申請專利範圍第i i項之記憶卡，以上述疊層、組装 之數個半導體記憶體晶片相互融通記憶體位址的分配， 以數個半導體記憶體晶片來分配記憶體位址。20· 一種裝有數個半導體晶片的多晶片半導體装 置，，> 上述數個禮晶片分別包含： ·元件基體化的半導體基板； 晶片直通插頭，其係形成在上述半導體基板中，輸入 有晶片位址；及 ®層階數識別電路，其係形成在上述半導體基板中， 依據經由上述晶片直通插頭所輸入的晶片位址^識別轟 層階數， Θ 且 其中各半導體晶片中的疊層階數識別電路分別演算處 理經由上述晶片直通插頭所輸入的晶片位址，供應至 序向上疊層之上述半導體晶片的晶片直通插頭。" 21.如申請專利範圍第2 〇項之多晶片半導體裝置，其中 具備一致檢測電路，其係檢測自上述疊層階數識別電 所輸出之晶片位址，與自1/()插針輸入之晶片位^ 致性。 1止的 22·如申請專利範圍第2 χ項之多晶片半導體裝置 述一致檢測電路檢測自上述疊層階數識別電路所輸中 晶片位址，與自I/O插針輸入之晶片位址的— = 使形成有上述一致檢測電路的半導體晶片激化。、 -28- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公愛 依 還 上 之 I I--I---------------I--- (請先閱讀背面之注意事項再填寫本頁) ____§i ___爾820 A8 B8 、申請專利範圍 23·如申请專利範圍第2 0項之多晶片半導體裝置，其中上 述各疊層階數識別電路包含加法計算電路，其係用於加 上所輸入的晶片位址。 、° 24.如申請專利範圍第20項之多晶片丰導體裝置，其中上 述各疊層階數識別電路包含減法計算電路，其係用於減 去所輸入的晶片位址。 25·如申清專利範園弟2〇項之多晶片半導體裝置，立中上 述數個半導體晶片藉由凸塊與上述晶片直通插頭連接， 加以疊層、組裝。 26·如申凊專利範圍第2〇項之多晶片半導體裝置，其中上 述各半導體晶片分別爲記憶體晶片。 ——---------- (請先閱讀背面之注意事項再填寫本頁) -線 經濟部智慧財產局員工消費合作社印製 I 9 2 I 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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