JP2012093942A - メモリカード - Google Patents
メモリカード Download PDFInfo
- Publication number
- JP2012093942A JP2012093942A JP2010240436A JP2010240436A JP2012093942A JP 2012093942 A JP2012093942 A JP 2012093942A JP 2010240436 A JP2010240436 A JP 2010240436A JP 2010240436 A JP2010240436 A JP 2010240436A JP 2012093942 A JP2012093942 A JP 2012093942A
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- memory
- memory chips
- memory card
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002184 metal Substances 0.000 claims abstract description 8
- 239000011347 resin Substances 0.000 description 6
- 229920005989 resin Polymers 0.000 description 6
- 239000002313 adhesive film Substances 0.000 description 5
- 239000003822 epoxy resin Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
Abstract
【課題】 大容量化が可能なメモリカードを提供することである。
【解決手段】 複数の接続パッドを有する配線基板と、それぞれ一方の短辺に沿って複数の電極パッドを有し該電極パッドが露出するように該一方の短辺を階段状にずらして該配線基板上に積層した複数のメモリチップと、該メモリチップの書き込み及び読み出し領域を制御するコントローラチップとを備え、該配線基板上の接続パッドと該メモリチップの電極パッドが金属ワイヤーで接続されているメモリカードであって、該コントローラチップは、該メモリチップが階段状に積層された階段裏の該配線基板上に配設されていることを特徴とする。
【選択図】図2
【解決手段】 複数の接続パッドを有する配線基板と、それぞれ一方の短辺に沿って複数の電極パッドを有し該電極パッドが露出するように該一方の短辺を階段状にずらして該配線基板上に積層した複数のメモリチップと、該メモリチップの書き込み及び読み出し領域を制御するコントローラチップとを備え、該配線基板上の接続パッドと該メモリチップの電極パッドが金属ワイヤーで接続されているメモリカードであって、該コントローラチップは、該メモリチップが階段状に積層された階段裏の該配線基板上に配設されていることを特徴とする。
【選択図】図2
Description
本発明は、SDメモリカード、スマートメディア、メモリスティック、USBメモリ等のメモリカードに関する。
NAND型フラッシュメモリ等を内蔵するメモリカードは、急速に小型化と大容量化が進められている。小型化されたメモリカードを実現するために、メモリチップやコントローラチップ等の半導体チップは配線基板上に積層して搭載される。
半導体チップの電極パッドはワイヤーボンディングにより配線基板の接続パッドと電気的に接続される。メモリカードの更なる大容量化を測るために、メモリチップを配線基板上に多段に積層するようになってきている。
メモリチップの積層数は増加傾向にあり、メモリカードの記憶容量に応じて8段、更にはそれ以上に積層することが検討されている。多段に積層されたメモリチップに対してワイヤーボンディングを行うためには、例えば片側の短辺に沿って配列された複数の電極パッドをそれぞれ露出させるように、複数のメモリチップをずらして階段状に次々と粘着フィルムを介在して積層する構造が一般的に採用されている。
メモリチップはNAND型フラッシュメモリから一般的に構成されており、NAND型フラッシュメモリでは、セルを駆動するのに必要な導線を複数のセルで共有している。このため、データの書き込み及び読み出しは、ページと呼ばれる例えば2112バイトの複数ビット単位で、消去はブロックと呼ばれる複数のページ単位(例えば64ページ)で一括して行われる。即ち、NAND型フラッシュメモリでは、その制御方法として、ページ読み出し、ページ書き込み及びブロック消去が採用されている。
書き込み領域及び読み出し領域を複数のメモリチップから選択して制御するためにコントローラチップが採用されており、従来のメモリカードでは、最上段のメモリチップ上にコントローラチップが配設され、全体が規格で定められた外形となるようにカード状に樹脂封止されている。
しかし、最上段のメモリチップ上にコントローラチップを積層する構造では、更なるメモリカードの大容量化が図れないという問題がある。
本発明はこのような点に鑑みてなされたものであり、その目的とするところは、メモリチップの積層数を増加可能なメモリカードを提供することである。
本発明によると、複数の接続パッドを有する配線基板と、それぞれ一方の短辺に沿って複数の電極パッドを有し該電極パッドが露出するように該一方の短辺を階段状にずらして該配線基板上に積層した複数のメモリチップと、該メモリチップの書き込み及び読み出し領域を制御するコントローラチップとを備え、該配線基板上の接続パッドと該メモリチップの電極パッドが金属ワイヤーで接続されているメモリカードであって、該コントローラチップは、該メモリチップが階段状に積層された階段裏の該配線基板上に配設されていることを特徴とするメモリカードが提供される。
本発明によると、複数のメモリチップが階段状に積層された階段裏の配線基板上にコントローラチップを配設してメモリカードを構成したので、コントローラチップの厚みが実質的に0になり、コントローラチップの厚み分メモリチップの積層枚数を増加することができる。
以下、本発明の実施形態を図面を参照して詳細に説明する。図1を参照すると、本発明実施形態に係る樹脂封止を除去した状態のメモリカード10の斜視図が示されている。メモリカード10は、例えば小型フラッシュメモリカードであり、デジタル家電情報を蓄えるメディアとして、SDメモリカード、スマートメディア、メモリスティック、コンパクトフラッシュ(登録商標)等種々提案されており、それぞれ規格でその仕様及び外形寸法等が規定されている。
図2を参照すると、配線基板12の斜視図が示されている。配線基板12は、例えば絶縁性樹脂基板の内部や表面に配線部を設けたものであり、具体的にはガラス‐エポキシ樹脂やBT樹脂(ビスマレイミド・トリアジン樹脂)等を使用したプリント配線板が採用される。
配線基板12は概略矩形状の外形を有しており、配線基板12の裏面12aにはメモリカードの入出力端子となる図示しない外部接続端子が形成されている。尚、配線基板12の裏面12aがメモリカード10の表面に相当する。更に、配線基板12の裏面12aには、外部接続端子の形成領域を除く領域に第1の配線網が設けられている。
配線基板12の表面12bはチップ搭載部13と一方の短辺12cに隣接したパッド領域15とを有しており、パッド領域15には複数の接続パッド16と第2の配線網が形成されている。接続パッド16を含む第2の配線網は、配線基板の内部に形成された内部配線(スルーホール等)を介して、配線基板12の裏面12aに形成された外部接続端子や第1の配線網と電気的に接続されている。
図2(A)に示すように、配線基板12の他方の短辺12dに隣接して複数の接続パッド18が形成されており、接続パッド18と配線基板12の他方の短辺12dとの間の配線基板12上にコントローラチップ20をダイアタッチフィルム(DAF)等の粘着フィルムを介して接着し、図2(B)に示すように、コントローラチップ20の電極パッド22と配線基板12の接続パッド18とAuワイヤー等の金属ワイヤー23で接続する。
図1を参照すると、14‐1乃至14‐6はメモリチップであり、それぞれNAND型フラッシュメモリから形成されている。各メモリチップ14の一方の短辺14aに沿って複数の電極パッド24が形成されている。
図3に示すように、最下段(一段目)のメモリチップ14‐1は電極パッド24を有する電極形成面を上方に向け、配線基板12のチップ搭載部13上に接着層(図示せず)を介して接着されている。
接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするダイアタッチフィルム(DAF)等の粘着フィルムが用いられる。一段目のメモリチップ14‐1は、電極パッド24が配線基板12の接続パッド16に重ならないように配線基板12上に接着される。
二段目のメモリチップ14‐2は、電極パッド24を有する電極形成面を上方に向け、一段目のメモリチップ14‐1の電極パッド24と重ならないように少しずらして一段目のメモリチップ14‐1上にDAF等の粘着フィルムを介して接着される。
同様に、残りの4個のメモリチップ(3〜6段目のメモリチップ)14‐3〜14‐6は、下段側のメモリチップの電極パッド24が露出するように階段状にずらし、それぞれDAF等の粘着フィルムを介して順に接着される。
メモリカード10の複数のメモリチップ14‐1〜14‐6は階段状の積層構造を有するため、各メモリチップ14の電極パッド24は、何れも上方に向けて露出した状態でパッド領域15の近傍に位置している。
メモリチップ14‐1〜14‐6の電極パッド24は、それぞれパッド領域15に配置された接続パッド16とAuワイヤー等の金属ワイヤー26を介して電気的に接続されている。
各電極パッド24の電気特性や信号特性等が等しい場合には、金属ワイヤー26で順にボンディング接続することができる。各電極24間のワイヤーボンディングは個別に実施してもよいし、一本の金属ワイヤーで各電極パッド24間を順に接続してもよい。
メモリカード10の複数のメモリチップ14‐1〜14‐6は階段状の積層構造を有するため、図1に示すように、配線基板12の他方の短辺12dに隣接した階段裏のスペース17に配線基板12に搭載されたコントローラチップ20が収容される。
このように、複数のメモリチップ14‐1〜14‐6を配線基板12上に階段状に積層し、コントローラチップ20を階段裏のスペース17に収容したメモリカード10は、図示しないエポキシ樹脂等により樹脂封止され、メモリカード10の規格に合った外形に成形される。
上述した本実施形態のメモリカード10では、コントローラチップ20を他方の短辺12dに隣接した配線基板12上に搭載し、階段状に積層した複数のメモリチップ14の階段裏のスペース17に収容したので、コントローラチップ20の厚みが実質的に0になり、コントローラチップ20の厚み相当分のメモリチップ14を余分に積層することができ、メモリカード10の大容量化を図ることが出来る。
10 メモリカード
12 配線基板
14‐1〜14‐6 メモリチップ
16,18 接続パッド
20 コントローラチップ
22,24 電極パッド
23,26 金属ワイヤー
12 配線基板
14‐1〜14‐6 メモリチップ
16,18 接続パッド
20 コントローラチップ
22,24 電極パッド
23,26 金属ワイヤー
Claims (1)
- 複数の接続パッドを有する配線基板と、それぞれ一方の短辺に沿って複数の電極パッドを有し該電極パッドが露出するように該一方の短辺を階段状にずらして該配線基板上に積層した複数のメモリチップと、該メモリチップの書き込み及び読み出し領域を制御するコントローラチップとを備え、該配線基板上の接続パッドと該メモリチップの電極パッドが金属ワイヤーで接続されているメモリカードであって、
該コントローラチップは、該メモリチップが階段状に積層された階段裏の該配線基板上に配設されていることを特徴とするメモリカード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010240436A JP2012093942A (ja) | 2010-10-27 | 2010-10-27 | メモリカード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010240436A JP2012093942A (ja) | 2010-10-27 | 2010-10-27 | メモリカード |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012093942A true JP2012093942A (ja) | 2012-05-17 |
Family
ID=46387201
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010240436A Pending JP2012093942A (ja) | 2010-10-27 | 2010-10-27 | メモリカード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012093942A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008543059A (ja) * | 2005-05-26 | 2008-11-27 | サンディスク コーポレイション | 積層化集積回路を備えた集積回路パッケージとそのための方法 |
JP2009088217A (ja) * | 2007-09-28 | 2009-04-23 | Toshiba Corp | 半導体装置と半導体記憶装置 |
JP2009111062A (ja) * | 2007-10-29 | 2009-05-21 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2010
- 2010-10-27 JP JP2010240436A patent/JP2012093942A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008543059A (ja) * | 2005-05-26 | 2008-11-27 | サンディスク コーポレイション | 積層化集積回路を備えた集積回路パッケージとそのための方法 |
JP2009088217A (ja) * | 2007-09-28 | 2009-04-23 | Toshiba Corp | 半導体装置と半導体記憶装置 |
JP2009111062A (ja) * | 2007-10-29 | 2009-05-21 | Toshiba Corp | 半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5193837B2 (ja) | 半導体メモリカード | |
JP4776675B2 (ja) | 半導体メモリカード | |
US7777348B2 (en) | Semiconductor device | |
US8395268B2 (en) | Semiconductor memory device | |
CN102376670B (zh) | 半导体封装件 | |
JP2009205613A (ja) | 半導体記憶装置 | |
CN100524738C (zh) | 多芯片堆叠式封装结构 | |
JP2009158739A (ja) | 半導体装置と半導体記憶装置 | |
JP2007096071A (ja) | 半導体メモリカード | |
JP5597659B2 (ja) | 半導体メモリカード | |
JP5150242B2 (ja) | 半導体記憶装置 | |
CN111524879B (zh) | 具有层叠芯片结构的半导体封装 | |
US7495329B2 (en) | Semiconductor memory card | |
JP4930970B2 (ja) | マルチチップモジュール | |
JP2012093942A (ja) | メモリカード | |
JP2012093941A (ja) | メモリカード | |
JP2010232702A (ja) | 積層型半導体装置 | |
JP2009194294A (ja) | 積層型半導体装置 | |
JP4489094B2 (ja) | 半導体パッケージ | |
JP2007094718A (ja) | 半導体記憶装置の製造方法とそれを適用したusbメモリ装置の製造方法 | |
CN104051418A (zh) | 半导体装置 | |
CN114639663A (zh) | 包括层叠的半导体芯片的半导体封装件 | |
CN114639664A (zh) | 包括层叠的半导体芯片的半导体封装件 | |
JP2008205320A (ja) | 半導体装置 | |
JP2014140086A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130913 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140319 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140401 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140729 |