CN114639664A - 包括层叠的半导体芯片的半导体封装件 - Google Patents

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pads
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朴真敬
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SK Hynix Inc
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Abstract

本申请涉及包括层叠的半导体芯片的半导体封装件。半导体封装件包括：基层；依次层叠在基层上方的第一芯片层叠物和第二芯片层叠物，第一和第二芯片层叠物中的每个包括多个半导体芯片，其偏移层叠以暴露其一个侧边缘处的芯片焊盘，并且芯片焊盘包括用于识别第一和第二芯片层叠物的层叠物识别焊盘以及用于识别第一和第二芯片层叠物中的每个中的多个半导体芯片的芯片识别焊盘；第一芯片间布线和第二芯片间布线，其将第一和第二芯片层叠物的多个半导体芯片的芯片识别焊盘中的被施加以电力的芯片识别焊盘彼此连接；第一层叠物布线和第二层叠物布线，其将第一和第二芯片层叠物的最下的半导体芯片的芯片识别焊盘连接到基层。

Description

包括层叠的半导体芯片的半导体封装件
技术领域
本专利文档涉及半导体封装件，并且更具体地，涉及包括在垂直方向上层叠的多个半导体芯片的半导体封装件。
背景技术
电子产品需要大量数据处理，同时这些产品的尺寸越来越小。因此，提高在这种电子产品中使用的半导体装置的集成度的需求日益增长。
然而，由于半导体集成技术的限制，难以仅用单个半导体芯片满足所需功能，因此已经制造出其中嵌入有多个半导体芯片的半导体封装件。
多个半导体芯片可以在垂直方向上层叠，并且可以通过诸如布线之类的互连器彼此电连接。
发明内容
在实施方式中，一种半导体封装件可以包括：基层；第一芯片层叠物和第二芯片层叠物，其依次层叠在基层上方，第一芯片层叠物和第二芯片层叠物中的每一个包括多个半导体芯片，多个半导体芯片偏移层叠以暴露出在多个半导体芯片中的每一个的一个侧边缘处的芯片焊盘，并且芯片焊盘包括用于识别第一芯片层叠物和第二芯片层叠物的层叠物识别焊盘以及用于识别第一芯片层叠物和第二芯片层叠物中的每一个中的多个半导体芯片的芯片识别焊盘；第一芯片间布线，其将第一芯片层叠物的多个半导体芯片的芯片识别焊盘中的被施加以电力的芯片识别焊盘彼此连接；第一层叠物布线，其将第一芯片层叠物的最下的半导体芯片的芯片识别焊盘连接到基层；第二芯片间布线，其将第二芯片层叠物的多个半导体芯片的芯片识别焊盘中的被施加以电力的芯片识别焊盘彼此连接；以及第二层叠物布线，其将第二芯片层叠物的最下的半导体芯片的芯片识别焊盘连接到基层，其中，第一芯片层叠物中的被施加以电力的芯片识别焊盘被布置为使得第一芯片间布线以不跳过的方式与第一芯片层叠物中包括的多个半导体芯片中的任一半导体芯片的被施加以电力的芯片识别焊盘接触，并且第二芯片层叠物中的被施加以电力的芯片识别焊盘被布置为使得第二芯片间布线以不跳过的方式与第二芯片层叠物中包括的多个半导体芯片中的任一半导体芯片的被施加以电力的芯片识别焊盘接触。
附图说明
图1A是例示比较例的半导体封装件的截面图。
图1B是从上面观察到的图1A的半导体封装件的一部分的平面图。
图1C是例示作为逻辑值的图1A和图1B的半导体封装件中所包括的多个半导体芯片的芯片识别焊盘的电力施加状态的图。
图1D是用于说明在图1A和图1B的半导体封装件中可能发生的问题的图。
图2A是例示本公开的实施方式的半导体封装件的截面图。
图2B是从上面观察到的图2A的半导体封装件的一部分的平面图。
图2C是例示作为逻辑值的图2A和图2B的半导体封装件中所包括的多个半导体芯片的层叠物识别焊盘和芯片识别焊盘的电力施加状态的图。
图2D是例示作为逻辑值的根据本公开的另一实施方式的半导体封装件中所包括的多个半导体芯片的层叠物识别焊盘和芯片识别焊盘的电力施加状态的图。
图3A是例示本公开的另一实施方式的半导体封装件的截面图。
图3B是从上面观察到的图3A的半导体封装件的一部分的平面图。
图3C是例示作为逻辑值的图3A和图3B的半导体封装件中所包括的多个半导体芯片的层叠物识别焊盘和芯片识别焊盘的电力施加状态的图。
图3D、图3E和图3F是例示作为逻辑值的根据本公开的另一实施方式的半导体封装件中所包括的多个半导体芯片的层叠物识别焊盘和芯片识别焊盘的电力施加状态的图。
图4示出了例示根据实施方式的采用包括半导体封装件的存储卡的电子系统的框图。
图5示出了例示根据实施方式的包括半导体封装件的另一电子系统的框图。
具体实施方式
在下文中，将参照附图详细描述本公开的各种实施方式。
附图不一定按比例绘制。在一些情况下，附图中至少一些结构的比例可能已经被夸大，以便清楚地例示所描述的实施方式的一些特征。在附图或描述中以多层结构呈现具有两层或更多层的特定示例时，所示出的这样的层的相对位置关系或这些层的布置顺序反映了所描述或例示的示例的特定实现，并且不同的相对位置关系或各层的布置顺序也是可以的。另外，所描述或例示的多层结构的示例可能无法反映该特定多层结构中存在的所有层(例如，在两个所示出的层之间可以存在一个或更多个附加层)。作为特定示例，当将所描述或例示的多层结构中的第一层称为在第二层“上”或“上方”或者在基板“上”或“上方”时，第一层可以直接形成在第二层或基板上，但也可以表示在第一层与第二层或基板之间可以存在一个或更多个其它中间层的结构。将理解的是，当元件、布线、焊盘或层被称为在另一元件、布线、焊盘或层“上”、“连接至”或“联接至”另一元件、布线、焊盘或层时，其可以直接在另一元件、布线、焊盘或层上，直接“连接至”或“联接至”另一元件、布线、焊盘或层，或者可以存在中间的元件、布线、焊盘或层。相反，当元件、布线、焊盘或层被称为“直接在”另一元件、布线、焊盘或层“上”，“直接连接至”或“直接联接至”另一元件、布线、焊盘或层时，不存在中间的元件、布线、焊盘或层。
在本实施方式的描述之前，将描述比较例的半导体封装件及其问题。
图1A是例示比较例的半导体封装件的截面图，并且图1B是从上面观察到的图1A的半导体封装件的一部分的平面图。图1C是例示作为逻辑值的图1A和图1B的半导体封装件中所包括的多个半导体芯片的芯片识别焊盘的电力施加状态的图。图1D是用于说明在图1A和图1B的半导体封装件中可能发生的问题的图。
首先，参照图1A和图1B，比较例的半导体封装件可以包括基层100、芯片层叠物110、外部连接端子130和模制层140。
基层100可以是具有用于将芯片层叠物110电连接到半导体封装件的外部组件的电路和/或布线结构(未示出)的层。例如，基层100可以包括诸如印刷电路板(PCB)、介入层(interposer)、重分布层等的基板。另选地，当芯片层叠物110包括存储器芯片时，基层100可以是包括支持存储器芯片的操作(例如，从存储器芯片读取数据或将数据写入存储器芯片)的逻辑电路的半导体芯片，。
基层100可以具有其上设置芯片层叠物110的一个表面(例如，上表面)以及其上设置外部连接端子130的另一表面(例如，下表面)。用于与芯片层叠物110电连接的焊盘102可以设置在基层100的上表面上。焊盘102可以是基层100的电路和/或布线结构的一部分。此外，尽管未示出，但是还可以在基层100的上表面和/或下表面上设置用于基层100和其它组件(诸如外部连接端子130)之间的电连接的各种焊盘。
芯片层叠物110可以包括多个半导体芯片111至118，多个半导体芯片111至118在垂直方向上层叠在基层100的一个表面上方。在比较例中，芯片层叠物110包括八个半导体芯片111至118，但是可以以各种方式修改芯片层叠物110中所包括的半导体芯片的数量。具体而言，芯片层叠物110中所包括的半导体芯片的数量可以是2N。N可以是2或更大的自然数。为了便于描述，多个半导体芯片111至118将依据距基层100的距离而称为第一半导体芯片111、第二半导体芯片112、第三半导体芯片113、第四半导体芯片114、第五半导体芯片115、第六半导体芯片116、第七半导体芯片117和第八半导体芯片118。第一半导体芯片111至第八半导体芯片118可以是相同的存储器芯片，例如，DRAM芯片或NAND闪存芯片。然而，本公开不限于此，并且第一半导体芯片111至第八半导体芯片118可以是具有各种类型和功能的半导体芯片。
第一半导体芯片111至第八半导体芯片118可以通过形成在其下表面上的粘合层(未示出)分别附接至基层100的上表面和第一半导体芯片111至第七半导体芯片117的上表面。
多个芯片焊盘CP可以设置在第一半导体芯片111至第八半导体芯片118中的每个的上表面上。多个芯片焊盘CP可以设置于第一半导体芯片111至第八半导体芯片118中的每个在第一方向上的一个侧边缘区域处。第一半导体芯片111至第八半导体芯片118可以以其上设置有芯片焊盘CP的上表面面向上并且下表面面向基层100的形式(即，面朝上的形式)层叠。在这种情况下，第一半导体芯片111至第八半导体芯片118可以在从与芯片焊盘CP相邻的一侧到位于在第一方向上与该一侧相对的另一侧的方向上偏移层叠，使得暴露出第一半导体芯片111至第八半导体芯片118中的每个的全部芯片焊盘。第一半导体芯片111至第八半导体芯片118的在与第一方向交叉的第二方向上的一侧表面可以彼此基本对齐，并且第一半导体芯片111至第八半导体芯片118的在第二方向上的另一侧表面可以彼此基本对齐。
在第一半导体芯片111至第八半导体芯片118中的每个中，多个芯片焊盘CP可以沿着第二方向布置成行。第一半导体芯片111至第八半导体芯片118中的彼此对应的芯片焊盘CP(例如，沿着第一方向彼此基本对齐的芯片焊盘CP)可以执行相同的功能。作为示例，在图1B的平面图中，第一半导体芯片111至第八半导体芯片118的位于最左的芯片焊盘CP可以通过布线120彼此连接，并且可以通过布线120连接至基层100的焊盘102。因此，第一半导体芯片111至第八半导体芯片118的位于最左的芯片焊盘CP可以用作从基层100接收电力或与基层100交换信号的端子。具体而言，多个芯片焊盘CP中的一些可以用作芯片识别焊盘CP1、CP2和CP3，芯片识别焊盘CP1、CP2和CP3用于分别识别芯片层叠物110中所包括的第一半导体芯片111至第八半导体芯片118。下面将描述芯片识别焊盘CP1、CP2和CP3的布置、电力施加以及相应地与布线120的连接。
外部连接端子130可以形成在基层100的下表面上方，并且可以起到与半导体封装件的外部组件连接的作用。外部连接端子130可以包括诸如焊球之类的各种互连器。
模制层140可以在基层100的上表面上方覆盖芯片层叠物110。模制层140可以包括诸如EMC(环氧模塑料)之类的各种模制材料。
在以上半导体封装件中，因为芯片层叠物110包括23个半导体芯片111至118，所以第一半导体芯片111至第八半导体芯片118中的每个可以包括三个芯片识别焊盘CP1、CP2和CP3，即，第一芯片识别焊盘CP1、第二芯片识别焊盘CP2和第三芯片识别焊盘CP3。这是因为通过使用三个芯片识别焊盘CP1、CP2和CP3可以表示23个状态。如果芯片层叠物110包括2N个半导体芯片，则每个半导体芯片可以包括N个芯片识别焊盘。通过使用N个芯片识别焊盘，可以表示2N个状态。
在第一半导体芯片111至第八半导体芯片118中，第一芯片识别焊盘CP1可以沿着第一方向彼此基本对齐，第二芯片识别焊盘CP2可以沿着第一方向彼此基本对齐，并且第三芯片识别焊盘CP3可以沿着第一方向彼此基本对齐。另外，在第一半导体芯片111至第八半导体芯片118中的每个中，第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3可以在第二方向上彼此相邻地布置。第一半导体芯片111至第八半导体芯片118可以根据施加至第一芯片识别焊盘CP1、第二芯片识别焊盘CP2和第三芯片识别焊盘CP3的电力的组合而彼此区分开。下面将进一步参照图1C与图1B一起对此进行描述。
参照图1B和图1C，第一半导体芯片111至第八半导体芯片118中的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3中的每个可以处于施加电力的状态或处于浮置状态。这里，施加的电力可以包括各种电平的电压。例如，施加的电力可以是电源电压(VDD)。向第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3中的任何一个施加电力的状态可以由逻辑值“1”表示，并且浮置状态可以由逻辑值“0”表示。第一半导体芯片111至第八半导体芯片118中的每个可以由其第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3的逻辑值的组合来表示。在这种情况下，第一半导体芯片111至第八半导体芯片118中的每个中的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3的电力施加状态可以确定为使得表示第一半导体芯片111至第八半导体芯片118的逻辑值的组合彼此不同。例如，当第一半导体芯片111由逻辑值组合“000”表示时，第一半导体芯片111的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3全部可以处于浮置状态。此外，当第二半导体芯片112由逻辑值组合“100”表示时，电力可以施加至第二半导体芯片112的第一芯片识别焊盘CP1，并且第二芯片识别焊盘CP2和第三芯片识别焊盘CP3可以处于浮置状态。以类似的方式，第三半导体芯片113至第八半导体芯片118中的每个的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3可以接收电力或处于浮置状态，使得第三半导体芯片113至第八半导体芯片118全部由不同的逻辑值组合来表示。
在第一半导体芯片111至第八半导体芯片118的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3当中，向其施加电力的那些芯片识别焊盘(即，图1C中由逻辑值“1”表示的那些芯片识别焊盘)可以连接至布线120。这是为了通过经由布线120连接至基层100的焊盘102而从基层100接收电力。另一方面，在第一半导体芯片111至第八半导体芯片118的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3当中，处于浮置状态的那些芯片识别焊盘(即，图1C中由逻辑值“0”表示的那些芯片识别焊盘)可以不连接到布线120。更具体地，在沿第一方向对齐的第一芯片识别焊盘CP1当中，被施加以电力的第二半导体芯片112、第四半导体芯片114、第六半导体芯片116和第八半导体芯片118的第一芯片识别焊盘CP1可以通过布线120彼此连接，同时连接到基层100的焊盘102。此外，在沿第一方向对齐的第二芯片识别焊盘CP2当中，被施加以电力的第三半导体芯片113、第四半导体芯片114、第七半导体芯片117和第八半导体芯片118的第二芯片识别焊盘CP2可以通过布线120彼此连接，同时连接到基板100的焊盘102。另外，在沿第一方向上对齐的第三芯片识别焊盘CP3当中，被施加以电力的第五半导体芯片115至第八半导体芯片118的第三芯片识别焊盘CP3可以通过布线120彼此连接，同时连接到基层100的焊盘102。
然而，如在这种情况下，布线120可以具有可以被认为是长布线的区段。作为参考，长布线可以指跳过在第一方向上对齐的芯片焊盘CP当中的一个或更多个芯片焊盘CP的布线，而短布线可以是指连接在第一方向上对齐的芯片焊盘CP当中的相邻芯片焊盘CP的布线，即，不跳过芯片焊盘CP的布线。例如，将第二半导体芯片112的第一芯片识别焊盘CP1和第四半导体芯片114的第一芯片识别焊盘CP1彼此连接的布线120可以是长布线，因为它跳过了第三半导体芯片113。另外，例如，布线120的将第四半导体芯片114的第二芯片识别焊盘CP2和第七半导体芯片117的第二芯片识别焊盘CP2彼此连接的部分可以是长布线，因为它跳过了第五半导体芯片115和第六半导体芯片116。对应于长布线的布线120的部分可能在执行模制工艺时在第二方向上彼此接触，导致电短路故障。当第一半导体芯片111至第八半导体芯片118由于在层叠第一半导体芯片111至第八半导体芯片118的步骤中的工艺误差而在第二方向上彼此未对齐时，这种故障可能会进一步加剧。如此，例如在图1D中示出了电短路故障。
参照图1D，连接在第一方向上对齐的芯片焊盘CP当中的在第一方向彼此相邻的芯片焊盘CP(即，没有跳过半导体芯片)的短布线SW，不可能弯折或侧向掉落，因此，不会发生电短路故障。
另一方面，连接在第一方向上对齐的芯片焊盘CP当中的在第一方向上彼此不相邻的芯片焊盘CP(即，跳过至少一个半导体芯片)的长布线LW可能更有可能弯折或侧向掉落。因此，在第二方向上相邻的长布线LW可能彼此接触以导致电短路故障。
在以下描述的本实施方式中，通过仅使用不跳过半导体芯片的短布线作为将芯片识别焊盘彼此连接的布线，可以能够防止在如上所描述的比较例的半导体封装件中发生电短路故障。此外，通过优化芯片识别焊盘的布置以及与芯片识别焊盘的布线连接，可以减小布线的长度，因此，可以改善信号传输特性。
图2A是例示本公开的实施方式的半导体封装件的截面图，并且图2B是从上面观察到的图2A的半导体封装件的一部分的平面图。作为参考，当从上面观察到的图2A的半导体封装件时时，第一芯片层叠物的一部分或全部可以被第二芯片层叠物覆盖，但是为了便于描述，图2B的平面图例示了第一芯片层叠物和第二芯片层叠物，使得第一芯片层叠物和第二芯片层叠物的全部芯片焊盘完全可见。图2C是例示作为逻辑值的图2A和图2B的半导体封装件中所包括的多个半导体芯片的层叠物识别焊盘和芯片识别焊盘的电力施加状态的图。
首先，参照图2A和图2B，本实施方式的半导体封装件可以包括基层200、形成在基层200的一个表面上方并且包括多个半导体芯片211至214的第一芯片层叠物210、在将多个半导体芯片211至214彼此连接的同时连接第一芯片层叠物210和基层200的第一布线230、形成于第一芯片层叠物210上方并且包括多个半导体芯片221至224的第二芯片层叠物220、在将多个半导体芯片221至224彼此连接的同时连接第二芯片层叠物220和基层200的第二布线240、形成于基层200的另一表面上方的外部连接端子250、以及覆盖第一芯片层叠物210和第二芯片层叠物220的模制层260。
基层200可以是具有用于将第一芯片层叠物210和第二芯片层叠物220电连接到半导体封装件的外部组件的电路和/或布线结构(未示出)的层。例如，基层200可以包括诸如印刷电路板、介入层、重分布层等的基板。另选地，当第一芯片层叠物210和第二芯片层叠物220包括存储器芯片时，基层200可以是包括支持存储器芯片的操作(例如，从存储器芯片读取数据或向存储器芯片写入数据)的逻辑电路的半导体芯片，。
基层200可以具有其上设置有第一芯片层叠物210和第二芯片层叠物220的一个表面(例如，上表面)以及其上设置有外部连接端子250的另一表面(例如，下表面)。用于与第一芯片层叠物210和第二芯片层叠物220电连接的焊盘202可以设置在基层200的上表面上。焊盘202可以是基层200的电路和/或布线结构的一部分。此外，尽管未示出，但是用于基层200与其它组件(诸如，外部连接端子250)之间的电连接的各种焊盘可以进一步设置在基层200的上表面和/或下表面上。
第一芯片层叠物210可以包括在垂直方向上层叠在基层200的一个表面上方的多个半导体芯片211至214。在本实施方式中，第一芯片层叠物210包括四个半导体芯片211至214，但是可以以各种方式修改第一芯片层叠物210中所包括的半导体芯片的数量。具体而言，第一芯片层叠物210中所包括的半导体芯片的数量可以是2N-1。N可以是2或更大的自然数。为了便于描述，依据距基层200的距离，多个半导体芯片211至214将称为第一半导体芯片211、第二半导体芯片212、第三半导体芯片213和第四半导体芯片214。第一半导体芯片211至第四半导体芯片214可以是相同的存储器芯片，例如，DRAM芯片或NAND闪存芯片。然而，本公开不限于此，并且第一半导体芯片211至第四半导体芯片214可以是具有各种类型和功能的半导体芯片。
粘合层AL可以形成于第一半导体芯片211至第四半导体芯片214中的每个的下表面上方。通过粘合层AL，第一半导体芯片211可以附接至基层200的上表面，并且第二半导体芯片212至第四半导体芯片214可以分别附接到第一半导体芯片211至第三半导体芯片213的上表面。粘合层AL可以包括绝缘粘合材料，诸如管芯附接膜(DAF)。
多个芯片焊盘CP可以设置在第一半导体芯片211至第四半导体芯片214中的每个的上表面上。多个芯片焊盘CP可以设置在第一半导体芯片211至第四半导体芯片214中的每个在第一方向上的一个侧边缘区域。第一半导体芯片211至第四半导体芯片214可以以其上设置有芯片焊盘CP的上表面面向上并且下表面面向基层200的形式(即，面朝上形式)层叠。在这种情况下，第一半导体芯片211至第四半导体芯片214可以在从与芯片焊盘CP相邻的一侧到位于在第一方向上与该侧相对的另一侧的方向上偏移层叠，使得暴露出第一半导体芯片211至第四半导体芯片214中的每个的全部芯片焊盘CP。第一半导体芯片211至第四半导体芯片214的在与第一方向交叉的第二方向上的一侧表面可以彼此基本对齐，并且第一半导体芯片211至第四半导体芯片214的在第二方向上的另一侧表面可以彼此基本对齐。
在第一半导体芯片211至第四半导体芯片214的每个中，多个芯片焊盘CP可以沿着第二方向布置成行。第一半导体芯片211至第四半导体芯片214中的彼此对应的芯片焊盘CP(例如，沿着第一方向彼此基本对齐的芯片焊盘CP)可以执行相同的功能。作为示例，在图2B的平面图中，第一半导体芯片211至第四半导体芯片214的位于最左的芯片焊盘CP可以通过第一布线230彼此连接，并且可以通过第一布线230连接至基层200的焊盘202。因此，第一半导体芯片211至第四半导体芯片214的位于最左的芯片焊盘CP可以用作从基层200接收电力或与基层200交换信号的端子。具体而言，多个芯片焊盘CP中的一些可以用作用于将第一芯片层叠物210与第二芯片层叠物220区分开的层叠物识别焊盘CP0，以及用于识别第一芯片层叠物210中所包括的第一半导体芯片211至第四半导体芯片214的芯片识别焊盘CP1和CP2。稍后将描述第一芯片层叠物210中的层叠物识别焊盘CP0以及芯片识别焊盘CP1和CP2的布置、电力施加以及相应地与第一布线230的连接。
第一布线230可以提供第一芯片层叠物210中所包括的第一半导体芯片211至第四半导体芯片214之间以及第一芯片层叠物210与基层200之间的连接。为了便于描述，第一布线230中的在第一半导体芯片211至第四半导体芯片214之间连接芯片焊盘CP的部分将称为第一芯片间布线232，并且第一布线230中的连接位于第一芯片层叠物210的最下部分的第一半导体芯片230的芯片焊盘CP和基层200的焊盘202的部分将称为第一层叠物布线234。为了方便起见，第一芯片间布线232被示出为实线，而第一层叠物布线234被示为虚线，但是这并不反映布线的实际形状。
第二芯片层叠物220可以包括在垂直方向上层叠在第一芯片层叠物210上方的多个半导体芯片221至224。在本实施方式中，第二芯片层叠物220包括四个半导体芯片221至224，但是可以以各种方式修改第二芯片层叠物220中所包括的半导体芯片的数量。具体而言，第二芯片层叠物220中所包括的半导体芯片的数量可以是2N-1，这与第一芯片层叠物210中所包括的半导体芯片的数量相同。因此，本实施方式的半导体封装件可以包括总共2N个半导体芯片。为了便于描述，依据距第一芯片层叠物210的距离，第二芯片层叠物220的多个半导体芯片221至224将称为第一半导体芯片221、第二半导体芯片222、第三半导体芯片223和第四半导体芯片224。第一半导体芯片221至第四半导体芯片224可以是相同的存储器芯片，例如，DRAM芯片或NAND闪存芯片。然而，本公开不限于此，并且第一半导体芯片221至第四半导体芯片224可以是具有各种类型和功能的半导体芯片。此外，第二芯片层叠物220的第一半导体芯片221至第四半导体芯片224可以与第一芯片层叠物210的第一半导体芯片211至第四半导体芯片214相同。
粘合层AL可以形成于第二芯片层叠物220的第一半导体芯片221至第四半导体芯片224中的每个的下表面上方。通过粘合层AL，第一半导体芯片221可以附接到位于第一芯片层叠物210的最上部分的第四半导体芯片214的上表面，并且第二半导体芯片222至第四半导体芯片224可以分别附接到第一半导体芯片221至第三半导体芯片223的上表面。
多个芯片焊盘CP可以设置在第一半导体芯片221至第四半导体芯片224中的每个的上表面上。多个芯片焊盘CP可以设置在第一半导体芯片221至第四半导体芯片224中的每个在第一方向上的一个侧边缘区域。第一半导体芯片221至第四半导体芯片224可以以其上设置有芯片焊盘CP的上表面面向上并且下表面面向基层200的形式(即，面朝上的形式)层叠。在这种情况下，第一半导体芯片221至第四半导体芯片224可以在从与芯片焊盘CP相邻的一侧到位于在第一方向上与该侧相对的另一侧的方向上偏移层叠，使得暴露出第一半导体芯片221至第四半导体芯片224中的每个的全部芯片焊盘CP。第二芯片层叠物220的第一半导体芯片221至第四半导体芯片224可以在与第一芯片层叠物210的第一半导体芯片211至第四半导体芯片214相同的偏移方向上层叠。因此，第二芯片层叠物220可以与第一芯片层叠物210具有相同/相似的台阶形状。第一半导体芯片221至第四半导体芯片224的在第二方向上的一侧表面可以彼此基本对齐，并且第一半导体芯片221至第四半导体芯片224的在第二方向上的另一侧表面可以彼此基本对齐。此外，第二芯片层叠物220的第一半导体芯片221至第四半导体芯片224的一侧表面可以在第二方向上与第一芯片层叠物210的第一半导体芯片211至第四半导体芯片214的一侧表面基本对齐，并且第二芯片层叠物220的第一半导体芯片221至第四半导体芯片224的另一侧表面可以在第二方向上与第一芯片层叠物210的第一半导体芯片211至第四半导体芯片214的另一侧表面基本对齐。
在第一半导体芯片221至第四半导体芯片224中的每个中，多个芯片焊盘CP可以沿着第二方向布置成行。第一半导体芯片221至第四半导体芯片224中的彼此对应的芯片焊盘CP(例如，沿着第一方向彼此基本对齐的芯片焊盘CP)可以执行相同的功能。例如，在图2B的平面图中，第一半导体芯片221至第四半导体芯片224的位于最左的芯片焊盘CP可以通过第二布线240彼此连接，并且可以通过第二布线240连接至基层200的焊盘202。因此，第一半导体芯片221至第四半导体芯片224的位于最左的芯片焊盘CP可以用作从基层200接收电力或与基层200交换信号的端子。此外，第一半导体芯片211至第四半导体芯片214中的在第一方向上对齐的芯片焊盘CP和与其对应和/或对齐的第一半导体芯片221和第四半导体芯片224的芯片焊盘CP可以执行相同的功能。因此，在第一方向上连接到对齐的芯片焊盘CP的第一布线230和第二布线240可以共同连接到基层200的相同焊盘202。多个芯片焊盘CP中的一些可以用作用于区分第二芯片层叠物220和第一芯片层叠物210的层叠物识别焊盘CP0、以及用于识别第二芯片层叠物220中包括的第一半导体芯片221至第四半导体芯片224的芯片识别焊盘CP1和CP2。稍后将描述第二芯片层叠物220中的层叠物识别焊盘CP0和芯片识别焊盘CP1和CP2的布置、电力施加以及相应地与第二布线240的连接。
第二布线240可以提供第二芯片层叠物220中所包括的第一半导体芯片221至第四半导体芯片224之间以及第二芯片层叠物220与基层200之间的连接。为了便于描述，第二布线240中的在第一半导体芯片221至第四半导体芯片224之间连接芯片焊盘CP的部分将称为第二芯片间布线242，第二布线230中的连接位于第二芯片层叠物220的最下部分的第一半导体芯片221的芯片焊盘CP和基层200的焊盘202的部分将称为第二层叠物布线244。为了方便起见，第二芯片间布线242被示出为实线，并且第二层叠物布线244被示为虚线，但是这并不反映布线的实际形状。
此外，当第二芯片层叠物220层叠在第一芯片层叠物210上方时，位于第二芯片层叠物220的最下部分的第一半导体芯片221的一个侧表面可以从位于第一芯片层叠物210的最上部分的第四半导体芯片214的一个侧表面朝向与偏移方向相反的方向突出。这是为了减小在平面图中第一芯片层叠物210和第二芯片层叠物220所占据的面积，以防止第二层叠物布线244接触第一布线230，并且尽可能不增加第二层叠物布线244的长度。作为参考，由于第二芯片层叠物220和基层200之间在垂直方向上的距离，第二层叠物布线244与第一芯片间布线232、第一层叠物布线234以及第二芯片间布线242相比可以具有相对长的长度。随着布线长度增加，通过布线的电气路径会变长，并且信号传输特性可能会劣化。因此，可以期望减小第二层叠物布线244的长度。
在这种情况下，位于第二芯片层叠物220的最下部分的第一半导体芯片221的下表面上的粘合层AL的厚度T2可以大于第一芯片层叠物210和第二芯片层叠物220的其它半导体芯片211至214和222至224中的每个的下表面上的粘合层AL的厚度T1。这是因为连接至第四半导体芯片214的芯片焊盘CP的第一芯片间布线232的回路在第四半导体芯片214的上表面之上突出。第一半导体芯片221的下表面上的粘合层AL的厚度T2可以具有足够大的值，使得回路被第一半导体芯片221的下表面上的粘合层AL覆盖，并且第一半导体芯片221的下表面与第一芯片层叠物210的第四半导体芯片214间隔开。
外部连接端子250可以形成在基层200的下表面上方，并且可以起到连接至半导体封装件的外部组件的作用。外部连接端子250可以包括诸如焊球之类的各种互连器。
模制层260可以在基层200的上表面上方覆盖第一芯片层叠物210和第二芯片层叠物220。模制层260可以包括诸如EMC之类的各种模制材料。
在以上半导体封装件中，因为第一芯片层叠物210包括22个半导体芯片211至214，所以第一半导体芯片211至第四半导体芯片214中的每个可以包括至少两个芯片识别焊盘以在第一芯片层叠物210内区分/识别它们。例如，第一半导体芯片211至第四半导体芯片214中的每个可以包括第一芯片识别焊盘CP1和第二芯片识别焊盘CP2。这是因为通过使用两个芯片识别焊盘可以表示22个状态。此外，为了区分/识别第一芯片层叠物210和第二芯片层叠物220，第一芯片层叠物210的第一半导体芯片211至第四半导体芯片214中的每个可以包括一个层叠物识别焊盘CP0。此外，因为第二芯片层叠物220包括22个半导体芯片221至224，所以第一半导体芯片221至第四半导体芯片224中的每个可以包括至少两个芯片识别焊盘(即，第一芯片识别焊盘CP1和第二芯片识别焊盘CP2)，以在第二芯片层叠物220内区分/识别它们。此外，为了区分/识别第一芯片层叠物210和第二芯片层叠物220，第二芯片层叠物220的第一半导体芯片221至第四半导体芯片224中的每个可以包括一个层叠物识别焊盘CP0。
在第一芯片层叠物210的第一半导体芯片211至第四半导体芯片214和第二芯片层叠物220的第一半导体芯片221至第四半导体芯片224中，层叠物识别焊盘CP0可以沿着第一方向彼此基本对齐，第一芯片识别焊盘CP1可以沿着第一方向彼此基本对齐，并且第二芯片识别焊盘CP2可以沿着第一方向彼此基本对齐。在第一芯片层叠物210的第一半导体芯片211至第四半导体芯片214和第二芯片层叠物220的第一半导体芯片221至第四半导体芯片224中的每个中，层叠物识别焊盘CP0、第一芯片识别焊盘CP1和第二芯片识别焊盘CP2可以在第二方向上彼此相邻地布置。然而，本公开不限于此，并且在另一实施方式中，第一芯片识别焊盘CP1和第二芯片识别焊盘CP2可以彼此相邻，并且层叠物识别焊盘CP0可以在第二方向上与第一芯片识别焊盘CP1和第二芯片识别焊盘CP2间隔开。也就是说，另一芯片焊盘CP可以设置在层叠物识别焊盘CP0与第一芯片识别焊盘CP1和第二芯片识别焊盘CP2之间，而没有任何芯片焊盘CP插置于第一芯片识别焊盘CP1和第二芯片识别焊盘CP2之间。第一芯片层叠物210的第一半导体芯片211至第四半导体芯片214和第二芯片层叠物220的第一半导体芯片221至第四半导体芯片224可以根据施加到层叠物识别焊盘CP0以及第一芯片识别焊盘CP1和第二芯片识别焊盘CP2的电力的组合而彼此区分开。下面将进一步参照图2C与图2B一起对此进行描述。
参照图2B和图2C，层叠物识别焊盘CP0、第一芯片识别焊盘CP1和第二芯片识别焊盘CP2中的每个可以处于施加电力的状态或浮置状态。这里，施加的电力可以包括各种电平的电压。例如，施加的电力可以是电源电压(VDD)。向层叠物识别焊盘CP0、第一芯片识别焊盘CP1和第二芯片识别焊盘CP2中的任何一个施加电力的状态可以由逻辑值“1”表示，并且浮置状态可以由逻辑值“0”表示。
这里，第一芯片层叠物210的层叠物识别焊盘CP0的电力施加状态可以与第二芯片层叠物220的层叠物识别焊盘CP0的电力施加状态不同，使得区分/识别第一芯片层叠物210和第二芯片层叠物220。也就是说，第一芯片层叠物210的层叠物识别焊盘CP0的逻辑值可以与第二芯片层叠物220的层叠物识别焊盘CP0的逻辑值不同。在本实施方式中，第一芯片层叠物210的第一半导体芯片211至第四半导体芯片214的层叠物识别焊盘CP0可以被施加以电力(即，可以具有逻辑值“1”)，并且第二芯片层叠物220的第一半导体芯片221至第四半导体芯片224的层叠物识别焊盘CP0可以处于浮置状态(即，可以具有逻辑值“0”)。因为第二芯片层叠物220的第一半导体芯片221至第四半导体芯片224的层叠物识别焊盘CP0不接收电力，所以可以省略与其的接合布线连接，如图所示。本实施方式的相反情况，即，第一芯片层叠物210的层叠物识别焊盘CP0处于浮置状态并且第二芯片层叠物220的层叠物识别焊盘CP0被施加以电力的情况也是可以的。然而，就减少布线的长度并相应地改善信号传输特性而言，本实施方式可以是期望的。
第一芯片层叠物210的层叠物识别焊盘CP0可以通过第一布线230连接至基层200。更具体地，第一芯片层叠物210的第一半导体芯片211至第四半导体芯片214的层叠物识别焊盘CP0可以通过第一芯片间布线232彼此连接，并且第一半导体芯片211的层叠物识别焊盘CP0可以通过第一层叠物布线234连接至基层200的焊盘202。因为第二芯片层叠物220的层叠物识别焊盘CP0处于浮置状态，它们可能未连接至布线。
另外，为了区分/识别第一芯片层叠物210中的第一半导体芯片211至第四半导体芯片214，由第一芯片识别焊盘CP1和第二芯片识别焊盘CP2的电力施加状态表示的四个逻辑值组合可以彼此不同。在本实施方式中，最下的第一半导体芯片211的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2可以处于施加电力的状态，即，具有逻辑值“1”的状态。第二半导体芯片212可以处于以下状态：第一芯片识别焊盘CP1和第二芯片识别焊盘CP2中的一个(例如，第一芯片识别焊盘CP1)接收电力(即，具有逻辑值“1”)，并且第一芯片识别焊盘CP1和第二芯片识别焊盘CP2中的另一个(例如，第二芯片识别焊盘CP2)处于浮置状态(即，具有逻辑值“0”)。第三半导体芯片213可以处于以下状态：第一芯片识别焊盘CP1和第二芯片识别焊盘CP2中的另一个(例如，第二芯片识别焊盘CP2)接收电力(即，具有逻辑值“1”)，并且第一芯片识别焊盘CP1和第二芯片识别焊盘CP1中的一个(例如，第一芯片识别焊盘CP1)处于浮置状态(即，具有逻辑值“0”)。第四半导体芯片214可以处于第一芯片识别焊盘CP1和第二芯片识别焊盘CP2处于浮置状态(即，具有逻辑值“0”)的状态。
第一芯片层叠物210的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2可以通过第一布线230连接到基层200。更具体地，第三半导体芯片213的第二芯片识别焊盘CP2、第二半导体芯片212的第一芯片识别焊盘CP1和第一半导体芯片211的第一芯片识别焊盘CP1可以通过第一芯片间布线232彼此连接，并且第一半导体芯片211的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2可以通过第一层叠物布线234连接到基层200的焊盘202。具体而言，因为第二半导体芯片212和第三半导体芯片213中的连接至第一芯片间引线232的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2沿与第一方向和第二方向交叉的对角线方向布置，所以它们可以通过第一芯片间布线232在对角线方向上彼此连接。在这种情况下，因为第一芯片间布线232不包括跳过半导体芯片的长布线，所以可以减少由于第一芯片层叠物210中的布线干扰引起的电短路故障的发生。此外，由于与基层200具有最近距离的第一半导体芯片211的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2连接到第一布线230，而与基层200具有最远距离的第四半导体芯片211的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2没有连接到第一布线230，所以可以减小第一芯片层叠物210中使用的布线的长度，并且相应地改善信号传输特性。
类似地，为了区分/识别第二芯片层叠物220中的第一半导体芯片221至第四半导体芯片224，由第一芯片识别焊盘CP1和第二芯片识别焊盘CP2的电力施加状态表示的四个逻辑值组合可以彼此不同。在本实施方式中，最下的第一半导体芯片221的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2可以处于施加电力的状态，即，具有逻辑值“1”的状态。第二半导体芯片222可以处于以下状态：第一芯片识别焊盘CP1和第二芯片识别焊盘CP2中的一个(例如，第一芯片识别焊盘CP1)接收电力(即，具有逻辑值“1”)，并且第一芯片识别焊盘CP1和第二芯片识别焊盘CP2中的另一个(例如，第二芯片识别焊盘CP2)处于浮置状态(即，具有逻辑值“0”)。第三半导体芯片223可以处于以下状态：第一芯片识别焊盘CP1和第二芯片识别焊盘CP2中的另一个(例如，第二芯片识别焊盘CP2)接收电力(即，具有逻辑值“1”)，并且第一芯片识别焊盘CP1和第二芯片识别焊盘CP2中的一个(例如，第一芯片识别焊盘CP1)处于浮置状态，即，具有逻辑值“0”。第四半导体芯片224可以处于第一芯片识别焊盘CP1和第二芯片识别焊盘CP2处于浮置状态(即，具有逻辑值“0”)的状态。
第二芯片层叠物220的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2可以通过第二布线240连接到基层200。更具体地，第三半导体芯片223的第二芯片识别焊盘CP2、第二半导体芯片222的第一芯片识别焊盘CP1和第一半导体芯片221的第一芯片识别焊盘CP1可以通过第二芯片间布线242彼此连接，并且第一半导体芯片221的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2可以通过第二层叠物布线244连接到基层200的焊盘202。具体而言，因为第二半导体芯片222和第三半导体芯片223中的连接到第二芯片间布线242的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2在与第一方向和第二方向交叉的对角线方向上布置，它们可以通过第二芯片间布线242在对角线方向上彼此连接。在这种情况下，因为第二芯片间布线242不包括跳过半导体芯片的长布线，所以可以减少由于第二芯片层叠物220中的布线干扰引起的电短路故障的发生。此外，因为与基层200具有最接近距离的第一半导体芯片221的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2连接到第二布线240，并且与基层200具有最远距离的第四半导体芯片224的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2没有连接到第二布线240，所以可以减小第二芯片层叠物230中使用的布线的长度，并且相应地改善信号传输特性。与第一芯片间布线232、第二芯片间布线242和第一层叠物布线234不同，第二层叠物布线244可以是跳过第一芯片层叠物210的长布线。然而，通过第二芯片层叠物220突出并层叠在第一芯片层叠物210上方的结构，可以防止第二层叠物布线244与第一布线230之间的干扰以及所引起的电短路故障。
此外，第一芯片层叠物210的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2的电力施加状态以及相应地第一布线230的连接形式，以及第二芯片层叠物220的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2的电力施加状态以及相应地第二布线240的连接形式不限于所例示的情形。当向分别位于第一芯片层叠物210和第二芯片层叠物220的最下部分的第一半导体芯片211和221的全部的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2施加电力并且分别位于第一芯片层叠物210和第二芯片层叠物220的最上部分的第四半导体芯片214和224的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2处于浮置状态时，第二半导体芯片212和222以及第三半导体芯片213和223的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2的电力施加状态以及相应地第一芯片间布线232和第二芯片间布线242的连接形式可以以各种方式修改。将参照例如图2D对此进行描述。
图2D是例示作为逻辑值的根据本公开的另一实施方式的半导体封装件中所包括的多个半导体芯片的层叠物识别焊盘和芯片识别焊盘的电力施加状态的图。在该图中，以箭头的形式示出了连接到层叠物识别焊盘和芯片识别焊盘的布线。描述将集中于与以上描述的图2A至图2C的半导体封装件的不同之处。
参照图2D，除了上述实施方式之外，可以向第三半导体芯片213和223的第一芯片识别焊盘CP1以及第二半导体芯片212和222的第二芯片识别焊盘CP2施加电力。因此，第三半导体芯片213和223中的每个的芯片识别焊盘CP1、第二半导体芯片212和222中的每个的第二芯片识别焊盘CP2、以及第一半导体芯片211和221中的每个的第二芯片识别焊盘CP2可以通过芯片间布线彼此连接。第一半导体芯片211和221的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2中的每个可以通过层叠物布线连接至基层。
尽管未示出，但是也可以有其它实施方式。例如，第一芯片层叠物210的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2的电力施加状态以及布线连接状态可以与图2B和图2C的实施方式相同，并且第二芯片层叠物220的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2的电力施加状态以及布线连接状态可以与图2D的实施方式相同。另选地，例如，第一芯片层叠物210的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2的电力施加状态以及布线连接状态可以与图2D的实施方式相同，并且第二芯片层叠物220的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2的电力施加状态以及布线连接状态可以与图2B和图2C的实施方式相同。
此外，在图2A至图2D的实施方式中，已经描述了两个芯片层叠物中的每个包括四个半导体芯片的情况，但是本公开不限于此。两个芯片层叠物中的每个可以包括八个半导体芯片。以下将参照图3A至图3F对此进行更详细的描述。
图3A是例示本公开的另一实施方式的半导体封装件的截面图，并且图3B是从上面观察到的图3A的半导体封装件的一部分的平面图。图3C是例示作为逻辑值的图3A和图3B的半导体封装件中所包括的多个半导体芯片的层叠物识别焊盘和芯片识别焊盘的电力施加状态的图。描述将集中于与上述实施方式的不同之处。
首先，参照图3A和图3B，本实施方式的半导体封装件可以包括基层300、形成于基层300的一个表面上方并且包括多个半导体芯片311至318的第一芯片层叠物310、在将多个半导体芯片311至318彼此连接的同时连接第一芯片层叠物310和基层300的第一布线330、形成于第一芯片层叠物310上方并且包括多个半导体芯片321至328的第二芯片层叠物320、在将多个半导体芯片321至328彼此连接的同时连接第二芯片层叠物320和基层300的第二布线340、形成于基层300的另一表面上方的外部连接端子350、以及覆盖第一芯片层叠物310和第二芯片层叠物320的模制层360。
第一芯片层叠物310可以包括在垂直方向上层叠在基层300的一个表面上方的八个半导体芯片311至318，即，第一半导体芯片311至第八半导体芯片318。第一半导体芯片311至第八半导体芯片318可以通过形成于其下表面上方的粘合层AL分别附接到基层300和第一半导体芯片311至第七半导体芯片317的上表面。
多个芯片焊盘CP可以设置在第一半导体芯片311至第八半导体芯片318中的每个的上表面上。多个芯片焊盘CP可以设置在第一半导体芯片311至第八半导体芯片318中的每个的在第一方向上的一个侧边缘区域。第一半导体芯片311至第八半导体芯片318可以偏移层叠，使得暴露出全部芯片焊盘CP。第一半导体芯片311至第八半导体芯片318的在与第一方向交叉的第二方向上的一侧表面和另一侧表面可以彼此基本对齐。
在第一半导体芯片311至第八半导体芯片318中的每个中，多个芯片焊盘CP可以沿着第二方向布置成行。具体而言，多个芯片焊盘CP中的一些可以用作用于将第一芯片层叠物310与第二芯片层叠物320区分开的层叠物识别焊盘CP0，以及用于识别第一芯片层叠物310中包括的第一半导体芯片311至第八半导体芯片318的芯片识别焊盘CP1、CP2和CP3。稍后将描述芯片识别焊盘CP0和芯片识别焊盘CP1、CP2和CP3在第一芯片层叠物310中的布置、电力施加以及相应地与第一布线330的连接。
第一布线330可以提供第一芯片层叠物310中所包括的第一半导体芯片311至第八半导体芯片318之间以及第一芯片层叠物310与基层300之间的连接。为了便于描述，第一布线330中的在第一半导体芯片311至第八半导体芯片318之间连接芯片焊盘CP的部分将称为第一芯片间布线332，并且第一布线330中的连接位于第一芯片层叠物310的最下部分的第一半导体芯片311的芯片焊盘CP和基层300的焊盘302的部分将称为第一层叠物布线334。
第二芯片层叠物320可以包括在垂直方向上层叠在第一芯片层叠物310上方的多个半导体芯片321至328。第一半导体芯片321至第八半导体芯片328可以通过形成于其下表面上方的粘合层AL分别附接到第一芯片层叠物310的第八半导体芯片318和第一半导体芯片321至第七半导体芯片327的上表面。
多个芯片焊盘CP可以设置在第一半导体芯片321至第八半导体芯片328中的每个的上表面上。多个芯片焊盘CP可以设置在第一半导体芯片321至第八半导体芯片328中的每个的在第一方向上的一个侧边缘区域。第一半导体芯片321至第八半导体芯片328可以偏移层叠，使得暴露出全部芯片焊盘CP。第一半导体芯片321至第八半导体芯片328的在第二方向上的一侧表面和另一侧表面可以彼此基本对齐。此外，第一半导体芯片321至第八半导体芯片328的在第二方向上的一侧表面和另一侧表面可以与第一半导体芯片311至第八半导体芯片318的一侧表面和另一侧表面对齐。
在第一半导体芯片321至第八半导体芯片328中的每个中，多个芯片焊盘CP可以沿着第二方向布置成行。具体而言，多个芯片焊盘CP中的一些可以用作用于将第一芯片层叠物310与第二芯片层叠物320区分开的层叠物识别焊盘CP0，以及用于识别第二芯片层叠物320中所包括的第一半导体芯片321至第八半导体芯片328的芯片识别焊盘CP1、CP2和CP3。稍后将描述第二芯片层叠物320中的层叠物识别焊盘CP0和芯片识别焊盘CP1、CP2和CP3的布置、电力施加以及相应地与第二布线340的连接。
第二布线340可以提供第二芯片层叠物320中所包括的第一半导体芯片321至第八半导体芯片328之间以及第二芯片层叠物320与基层300之间的连接。为了便于描述，第二布线340中的在第一半导体芯片321至第八半导体芯片328之间连接芯片焊盘CP的部分将称为第二芯片间布线342，并且第一布线330中的连接位于第二芯片层叠物320的最下部分的第一半导体芯片321的芯片焊盘CP和基层300的焊盘302的部分被称为第二层叠物布线344。
在以上半导体封装件中，因为第一芯片层叠物310包括23个半导体芯片311至318，所以第一半导体芯片311至第八半导体芯片318中的每个可以包括至少三个芯片识别焊盘以在第一芯片层叠物310内区分/识别它们。例如，第一半导体芯片311至第八半导体芯片318中的每个可以包括第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3。这是因为通过使用三个芯片识别焊盘可以表示23个状态。此外，为了区分/识别第一芯片层叠物310和第二芯片层叠物320，第一芯片层叠物310的第一半导体芯片311至第八半导体芯片318中的每个可以包括一个层叠物识别焊盘CP0。另外，因为第二芯片层叠物320包括23个半导体芯片321至328，所以第一半导体芯片321至第八半导体芯片328中的每个可以包括至少三个芯片识别焊盘，即，第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3，以在第二芯片层叠物320内区分/识别它们。此外，为了区分/识别第一芯片层叠物310和第二芯片层叠物320，第二芯片层叠物320的第一半导体芯片321至第八半导体芯片328中的每个可以包括一个层叠物识别焊盘CP0。
在第一芯片层叠物310和第二芯片层叠物320中，层叠物识别焊盘CP0可以沿着第一方向彼此基本对齐，第一芯片识别焊盘CP1可以沿着第一方向彼此基本对齐，第二芯片识别焊盘CP2可以沿着第一方向彼此基本对齐，并且第三芯片识别焊盘CP3可以沿着第一方向彼此基本对齐。此外，在第二方向上，层叠物识别焊盘CP0、第一芯片识别焊盘CP1、第二芯片识别焊盘CP2和第三芯片识别焊盘CP3可以彼此相邻地布置。然而，本公开不限于此，并且在另一实施方式中，在第二方向上，第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3可以彼此相邻，并且层叠物识别焊盘CP0可以与第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3间隔开。也就是说，另一芯片焊盘CP可以设置在层叠物识别焊盘CP0与第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3之间。第一芯片层叠物310的第一半导体芯片311至第八半导体芯片318和第二芯片层叠物320的第一半导体芯片321至第八半导体芯片328可以根据施加到层叠物识别焊盘CP0、第一芯片识别焊盘CP1、第二芯片识别焊盘CP2和第三芯片识别焊盘CP3的电力的组合彼此区分开。下面将进一步参照图3C与图3B一起对此进行描述。
参照图3B和图3C，第一芯片层叠物310的层叠物识别焊盘CP0的电力施加状态可以与第二芯片层叠物320的层叠物识别焊盘CP0的电力施加状态不同，使得区分/识别第一芯片层叠物310和第二芯片层叠物320。也就是说，第一芯片层叠物310的层叠物识别焊盘CP0的逻辑值可以与第二芯片层叠物320的层叠物识别焊盘CP0的逻辑值不同。在本实施方式中，第一芯片层叠物310的第一半导体芯片311至第八半导体芯片318的层叠物识别焊盘CP0可以被施加以电力，即，可以具有逻辑值“1”，并且第二芯片层叠物320的第一半导体芯片321至第八半导体芯片328的层叠物识别焊盘CP0可以处于浮置状态，即，可以具有逻辑值“0”。因为第二芯片层叠物320的第一半导体芯片321至第八半导体芯片328的层叠物识别焊盘CP0不接收电力，所以可以省略接合线连接，如图所示。
第一芯片层叠物310的层叠物识别焊盘CP0可以通过第一布线330连接至基层300。更具体地，第一芯片层叠物310的第一半导体芯片311至第八半导体芯片318的层叠物识别焊盘CP0可以通过第一芯片间布线332彼此连接，并且第一半导体芯片311的层叠物识别焊盘CP0可以通过第一层叠物布线334连接到基层300的焊盘302。因为第二芯片层叠物320的层叠物识别焊盘CP0处于浮置状态，所以它们可能未连接至布线。
另外，为了区分/识别第一芯片层叠物310中的第一半导体芯片311至第八半导体芯片318，由第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3的电力施加状态表示的八个逻辑值组合可以彼此不同。在本实施方式中，最下的第一半导体芯片311的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3可以处于被施加以电力的状态。在第二半导体芯片至第四半导体芯片312、313和314中的每个中，在第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3当中所选择的两个芯片识别焊盘可以被施加以电力，而另一个芯片识别焊盘可以处于浮置状态。具体而言，为了在对角线方向和/或笔直方向上形成不跳过半导体芯片的短布线，可以向第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3施加电力，使得第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3当中处于浮置状态的那些芯片识别焊盘在对角线方向上布置。例如，第二半导体芯片312的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2可以接收电力，第三半导体芯片313的第一芯片识别焊盘CP1和第三芯片识别焊盘CP3可以接收电力，并且第四半导体芯片314的第二芯片识别焊盘CP2和第三芯片识别焊盘CP3可以接收电力。在这种情况下，第二半导体芯片312的第三芯片识别焊盘CP3、第三半导体芯片313的第二芯片识别焊盘CP2、和第四半导体芯片314的第一芯片识别焊盘CP1可以处于浮置状态，并且可以在对角线方向上布置(参见虚线①)。在第五半导体芯片至第七半导体芯片315、316和317中的每个中，可以向在第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3当中所选择的一个芯片识别焊盘施加电力。具体而言，为了在对角线方向和/或笔直方向上形成不跳过半导体芯片的短布线，第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3当中的被施加以电力的那些芯片识别焊盘可以在对角线方向上布置。例如，第五半导体芯片315的第三芯片识别焊盘CP3可以接收电力，第六半导体芯片316的第二芯片识别焊盘CP2可以接收电力，并且第七半导体芯片317的第一芯片识别焊盘CP1可以接收电力(参见虚线②)。在第八半导体芯片318中，第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3可以处于浮置状态。
第一芯片层叠物310的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3可以通过第一布线330连接到基层300。更具体地，第七半导体芯片317的第一芯片识别焊盘CP1、第六半导体芯片316的第二芯片识别焊盘CP2、第五半导体芯片315的第三芯片识别焊盘CP3、第四半导体芯片314的第二芯片识别焊盘CP2、第三半导体芯片313的第一芯片识别焊盘CP1、第二半导体芯片312的第一芯片识别焊盘CP1和第一半导体芯片311的第一芯片识别焊盘CP1可以通过第一芯片间布线332彼此连接。另外，第四半导体芯片314的第三芯片识别焊盘CP3、第三半导体芯片313的第三芯片识别焊盘CP3、第二半导体芯片312的第二芯片识别焊盘CP2、和第一半导体芯片311的第二芯片识别焊盘CP2可以通过第一芯片间布线332彼此连接。第一半导体芯片311的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3可以通过第一层叠物布线334连接到基层300的焊盘302。
类似地，为了区分/识别第二芯片层叠物320中的第一半导体芯片321至第八半导体芯片328，由第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3的电力施加状态所表示的八个逻辑值组合可以彼此不同。在本实施方式中，最下的第一半导体芯片321的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3可以处于施加电力的状态。在第二半导体芯片至第四半导体芯片322、323和324的每个中，在第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3当中所选择的两个芯片识别焊盘可以被施加以电力，而另一个芯片识别焊盘可以处于浮置状态。具体而言，为了在对角线方向和/或笔直方向上形成不跳过半导体芯片的短布线，可以向第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3施加电力，使得第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3当中的处于浮置状态的那些芯片识别焊盘在对角线方向上布置。例如，第二半导体芯片322的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2可以接收电力，第三半导体芯片323的第一芯片识别焊盘CP1和第三芯片识别焊盘CP3可以接收电力，第四半导体芯片324的第二芯片识别焊盘CP2和第三芯片识别焊盘CP3可以接收电力。在这种情况下，第二半导体芯片322的第三芯片识别焊盘CP3、第三半导体芯片323的第二芯片识别焊盘CP2和第四半导体芯片324的第一芯片识别焊盘CP1可以处于浮置状态，并且可以在对角线方向上布置(参见虚线③)。在第五半导体芯片至第七半导体芯片325、326和327中的每个中，可以向第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3当中所选择的一个芯片识别焊盘施加电力。具体而言，为了在对角线方向和/或笔直方向上形成不跳过半导体芯片的短布线，第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3当中的被施加以电力的那些芯片识别焊盘可以在对角线方向上布置。例如，第五半导体芯片325的第三芯片识别焊盘CP3可以接收电力，第六半导体芯片326的第二芯片识别焊盘CP2可以接收电力，第七半导体芯片327的第一芯片识别焊盘CP1可以接收电力(参见虚线④)。在第八半导体芯片328中，第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3可以处于浮置状态。
第二芯片层叠物320的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3可以通过第二布线340连接至基层300。更具体地，第七半导体芯片327的第一芯片识别焊盘CP1、第六半导体芯片326的第二芯片识别焊盘CP2、第五半导体芯片325的第三芯片识别焊盘CP3、第四半导体芯片324的第二芯片识别焊盘CP2、第三半导体芯片323的第一芯片识别焊盘CP1、第二半导体芯片322的第一芯片识别焊盘CP1和第一半导体芯片321的第一芯片识别焊盘CP1可以通过第二芯片间布线342彼此连接。另外，第四半导体芯片324的第三芯片识别焊盘CP3、第三半导体芯片323的第三芯片识别焊盘CP3、第二半导体芯片322的第二芯片识别焊盘CP2和第一半导体芯片321的第二芯片识别焊盘CP2可以通过第二芯片间布线342彼此连接。第一半导体芯片321的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3可以通过第二层叠物布线344连接到基层300的焊盘302。
此外，第一芯片层叠物310的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3的电力施加状态及相应地第一布线330的连接形式以及第二芯片层叠物320的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3的电力施加状态及相应地第二布线340的连接形式不限于所例示的情形。当向分别位于第一芯片层叠物310和第二芯片层叠物320的最下部分的第一半导体芯片311和321的全部第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3施加电力，向第二半导体芯片至第四半导体芯片312至314和322至324中的每个的从第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3中选择的两个芯片识别焊盘施加电力，向第五半导体芯片315和325至第七半导体芯片317和327中的每个的从第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3中选择的一个芯片识别焊盘施加电力，并且分别位于第一芯片层叠物310和第二芯片层叠物320的最上部分的第八半导体芯片318和328的全部第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3处于浮置状态时，第二半导体芯片312至第七半导体芯片317的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3的电力施加状态以及相应地第一芯片间布线332和第二芯片间布线342的连接形式可以以各种方式修改。这里，在第一芯片层叠物310中，第二半导体芯片312的所选择的两个芯片识别焊盘、第三半导体芯片313的所选择的两个芯片识别焊盘和第四半导体芯片314的所选择的两个芯片识别焊盘可以彼此不同，并且在第二芯片层叠物320中，第二半导体芯片322的所选择的两个芯片识别焊盘、第三半导体芯片323的所选择的两个芯片识别焊盘以及第四半导体芯片324的所选择的两个芯片识别焊盘可以彼此不同。此外，在第一芯片层叠物310中，第五半导体芯片315的所选择的一个芯片识别焊盘、第六半导体芯片316的所选择的一个芯片识别焊盘、以及第七半导体芯片317的所选择的一个芯片识别焊盘可以彼此不同，并且在第二芯片层叠物320中，第五半导体芯片325的所选择的一个芯片识别焊盘、第六半导体芯片326的所选择的一个芯片识别焊盘、以及第七半导体芯片327的所选择的一个芯片识别焊盘可以彼此不同。例如，将参照3D至图3F对此进行描述。
图3D至图3F是例示作为逻辑值的根据本公开的另一实施方式的半导体封装件中所包括的多个半导体芯片的层叠物识别焊盘和芯片识别焊盘的电力施加状态的图。在这些图中，以箭头的形式示出了连接至层叠物识别焊盘和芯片识别焊盘的布线。描述将集中于与以上描述的图3A至图3C的半导体封装件的不同之处。
参照图3D，第二半导体芯片312和322的第二芯片识别焊盘CP2和第三芯片识别焊盘CP3可以被施加以电力，第三半导体芯片313和323的第一芯片识别焊盘CP1和第三芯片识别焊盘CP3可以被施加以电力，并且第四半导体芯片314和324的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2可以被施加以电力。在这种情况下，第二半导体芯片312和322的第一芯片识别焊盘CP1、第三半导体芯片313和323的第二芯片识别焊盘CP2、以及第四半导体芯片314和324的第三芯片识别焊盘CP3(其处于浮置状态)可以在对角线方向上布置(参见虚线①和③)。然而，该对角线方向可以与图3C所示的方向相反。
第五半导体芯片315和325的第三芯片识别焊盘CP3可以被施加以电力，第六半导体芯片316和326的第二芯片识别焊盘CP2可以被施加以电力，第七半导体芯片317和327的第一芯片识别焊盘CP1可以被施加以电力，并且它们可以在对角线方向上布置(参见虚线②和④)。该对角线方向可以与图3C所示的对角线方向相同。
在这种情况下，第七半导体芯片317和327的第一芯片识别焊盘CP1、第六半导体芯片316和326的第二芯片识别焊盘CP2、第五半导体芯片315和325的第三芯片识别焊盘CP3、第四半导体芯片314和324的第二芯片识别焊盘CP2、第三半导体芯片313和323的第三芯片识别焊盘CP3、第二半导体芯片312和322的第三芯片识别焊盘CP3以及第一半导体芯片311和321的第三芯片识别焊盘CP3可以通过芯片间布线彼此连接。另外，第四半导体芯片314和324的第一芯片识别焊盘CP1、第三半导体芯片313和323的第一芯片识别焊盘CP1、第二半导体芯片312和322的第二芯片识别焊盘CP2、以及第一半导体芯片311和321的第二芯片识别焊盘CP2可以通过另一芯片间布线彼此连接。第一半导体芯片311和321的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3中的每个可以通过层叠物布线连接至基层。
参照图3E，第二半导体芯片312和322的第二芯片识别焊盘CP2和第三芯片识别焊盘CP3可以被施加以电力，第三半导体芯片313和323的第一芯片识别焊盘CP1和第三芯片识别焊盘CP3可以被施加以电力，并且第四半导体芯片314和324的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2可以被施加以电力。在这种情况下，第二半导体芯片312和322的第一芯片识别焊盘CP1、第三半导体芯片313和323的第二芯片识别焊盘CP2以及第四半导体芯片314和324的第三芯片识别焊盘CP3(其处于浮置状态)可以在对角线方向上布置(参见虚线①和③)。然而，该对角线方向可以与图3C所示的方向相反。
第五半导体芯片315和325的第一芯片识别焊盘CP1可以被施加以电力，第六半导体芯片316和326的第二芯片识别焊盘CP2可以被施加以电力，第七半导体芯片317和327的第三芯片识别焊盘CP3可以被施加以电力，并且它们可以在对角线方向上布置(参见虚线②和④)。该对角线方向可以与图3C所示的方向相反。
在这种情况下，第七半导体芯片317和327的第三芯片识别焊盘CP3、第六半导体芯片316和326的第二芯片识别焊盘CP2、第五半导体芯片315和325的第一芯片识别焊盘CP1、第四半导体芯片314和324的第二芯片识别焊盘CP2、第三半导体芯片313和323的第三芯片识别焊盘CP3、第二半导体芯片312和322的第三芯片识别焊盘CP3以及第一半导体芯片311和321的第三芯片识别焊盘CP3可以通过芯片间布线彼此连接。另外，第四半导体芯片314和324的第一芯片识别焊盘CP1、第三半导体芯片313和323的第一芯片识别焊盘CP1、第二半导体芯片312和322的第二芯片识别焊盘CP2、以及第一半导体芯片311和321的第二芯片识别焊盘CP2可以通过另一芯片间布线彼此连接。第一半导体芯片311和321的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3中的每个可以通过层叠物布线连接至基层。
参照图3F，第二半导体芯片312和322的第一芯片识别焊盘CP1和第二芯片识别焊盘CP2可以被施加以电力，第三半导体芯片313和323的第一芯片识别焊盘CP1和第三芯片识别焊盘CP3可以被施加以电力，并且第四半导体芯片314和324的第二芯片识别焊盘CP2和第三芯片识别焊盘CP3可以被施加以电力。在这种情况下，第二半导体芯片312和322的第三芯片识别焊盘CP3、第三半导体芯片313和323的第二芯片识别焊盘CP2、以及第四半导体芯片314和324的第一芯片识别焊盘CP1(其处于浮置状态)可以在对角线方向上布置(参见虚线①和③)。该对角线方向可以与图3C所示的对角线方向相同。
第五半导体芯片315和325的第一芯片识别焊盘CP1可以被施加以电力，第六半导体芯片316和326的第二芯片识别焊盘CP2可以被施加以电力，第七半导体芯片317和327的第三芯片识别焊盘CP3可以被施加以电力，并且它们可以在对角线方向上布置(参见虚线②和④)。该对角线方向可以与图3C所示的方向相反。
在这种情况下，第七半导体芯片317和327的第三芯片识别焊盘CP3、第六半导体芯片316和326的第二芯片识别焊盘CP2、第五半导体芯片315和325的第一芯片识别焊盘CP1、第四半导体芯片314和324的第二芯片识别焊盘CP2、第三半导体芯片313和323的第一芯片识别焊盘CP1、第二半导体芯片312和322的第一芯片识别焊盘CP1以及第一半导体芯片311和321的第一芯片识别焊盘CP1可以通过芯片间布线彼此连接。另外，第四半导体芯片314和324的第三芯片识别焊盘CP3、第三半导体芯片313和323的第三芯片识别焊盘CP3、第二半导体芯片312和322的第二芯片识别焊盘CP2以及第一半导体芯片311和321的第二芯片识别焊盘CP2可以通过另一芯片间布线彼此连接。第一半导体芯片311和321的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3中的每个可以通过层叠物布线连接至基层。
尽管未示出，但是也可以有其它实施方式。例如，第一芯片层叠物310的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3的电力施加状态以及布线连接状态可以与图3B和图3C的实施方式、图3D的实施方式、图3E的实施方式、和图3F的实施方式中的一个相同。此外，第二芯片层叠物320的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3的电力施加状态以及布线连接状态可以与图3B和图3C的实施方式、图3D的实施方式、图3E的实施方式、和图3F的实施方式中的一个相同。第一芯片层叠物310的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2和CP3的电力施加状态以及布线连接状态可以与第二芯片层叠物320的第一芯片识别焊盘至第三芯片识别焊盘CP1、CP2、CP3的电力施加状态以及布线连接状态不同。
在以上实施方式中，当半导体封装件包括两个芯片层叠物并且每个芯片层叠物包括4个或8个半导体芯片时，已经描述了层叠物识别焊盘和芯片识别焊盘的布置、电力施加和布线连接。然而，本公开不限于此，并且如下地扩展和描述该构思。
根据本实施方式的半导体封装件可以包括基层以及形成于基层上方的第一芯片层叠物和第二芯片层叠物。
第一芯片层叠物和第二芯片层叠物中的每个可以包括多个半导体芯片。芯片焊盘可以设置在每个半导体芯片的在第一方向上的一个侧边缘区域，并且可以在第二方向上布置成行。多个半导体芯片可以在远离在第一方向上的一侧的方向上偏移层叠，使得暴露出芯片焊盘。此外，在第一方向上，第二芯片层叠物的最下的半导体芯片的一侧可以比第一芯片层叠物的最上的半导体芯片的一侧朝与偏移方向相反的方向突出。
芯片焊盘可以包括：识别第一芯片层叠物和第二芯片层叠物的层叠物识别焊盘以及识别第一芯片层叠物和第二芯片层叠物中的每个中所包括的半导体芯片的芯片识别焊盘。每个半导体芯片可以包括一个层叠物识别焊盘。层叠物识别焊盘可以沿着第一方向基本对齐成一行。当第一芯片层叠物和第二芯片层叠物中的每个包括2N-1个半导体芯片时，每个半导体芯片可以包括N-1个芯片识别焊盘。当从每个半导体芯片在第二方向上的任一侧起将N-1个芯片识别焊盘依次称为第一芯片识别焊盘至第N-1芯片识别焊盘时，半导体芯片的第n芯片识别焊盘可以沿着第一方向基本对齐成一行，其中n是1以上且N-1以下的自然数。根据距基层的距离，第一芯片层叠物和第二芯片层叠物中的每个中所包括的2N-1个半导体芯片可以被称为第一半导体芯片至第K半导体芯片，其中K与2N-1相同。
第一芯片层叠物和第二芯片层叠物中的一个中所包括的半导体芯片的层叠物识别焊盘(例如，第一芯片层叠物的层叠物识别焊盘)可以处于被施加以电力的状态，并且第一芯片层叠物和第二芯片层叠物中的另一个中所包括的半导体芯片的层叠物识别焊盘(例如，第二芯片层叠物的层叠物识别焊盘)可以处于浮置状态。第一芯片层叠物的第一半导体芯片至第K半导体芯片的层叠物识别焊盘可以通过芯片间布线彼此连接，并且第一芯片层叠物的第一半导体芯片的层叠物识别焊盘可以通过层叠物布线连接至基层。
在第一芯片层叠物和第二芯片层叠物的每个中，第一半导体芯片至第K半导体芯片中的每个可以通过其N-1个芯片识别焊盘的电力施加状态和浮置状态的组合而区分开。也就是说，第一半导体芯片至第K半导体芯片的芯片识别焊盘的电力施加状态和浮置状态的组合可以彼此不同。
第一半导体芯片的全部芯片识别焊盘可以处于被施加以电力的状态，并且第K半导体芯片的全部芯片识别焊盘可以处于浮置状态。第二半导体芯片至第K-1半导体芯片中的一些芯片识别焊盘可以被施加以电力，而其余的芯片识别焊盘可以处于浮置状态。在第一芯片层叠物和第二芯片层叠物中的每个中，第一半导体芯片的芯片识别焊盘可以通过层叠物布线连接到基层。另外，在第一芯片层叠物和第二芯片层叠物中的每个中，第一半导体芯片至第K-1半导体芯片之间的被施加以电力的芯片识别焊盘可以通过芯片间布线彼此连接。
这里，位于第一半导体芯片和第K半导体芯片之间的第二半导体芯片至第K-1半导体芯片中的被施加以电力的芯片识别焊盘可以被布置为使得不会发生跳过半导体芯片的长的芯片间布线。为此，在第二半导体芯片至第K-1半导体芯片中，处于被施加以电力的状态和/或处于浮置状态的芯片识别焊盘可以在与第一方向和第二方向交叉的对角线方向上布置。在这种情况下，连接至第一半导体芯片至第K-1半导体芯片当中的第k半导体芯片的第n芯片识别焊盘的芯片间布线可以连接至与第k半导体芯片相邻的第k-1半导体芯片和/或第k+1半导体芯片的第n-1芯片识别焊盘、第n芯片识别焊盘以及第n+1芯片识别焊盘中的一个，其中，k是1以上且K-1以下的自然数。也就是说，通过将相邻半导体芯片的芯片识别焊盘在对角线方向或第一方向上彼此连接，芯片间布线可以形成为不跳过半导体芯片的短布线。
此外，第二半导体芯片至第K-1半导体芯片可以分组为一个或更多个组，并且根据特定组和第一半导体芯片之间的距离，在属于特定组的每个半导体芯片中被施加以电力的芯片识别焊盘的数量可以依次减少。在以上实施方式中已经描述了分组方法示例。例如，当第一芯片层叠物和第二芯片层叠物中的每个包括第一半导体芯片至第四半导体芯片时，可以存在包括第二半导体芯片和第三半导体芯片的一个组，并且该组的第二半导体芯片和第三半导体芯片中的每个可以具有被施加以电力的一个芯片识别焊盘。这里，已经描述了被施加以电力的芯片识别焊盘可以在对角线方向上布置。另选地，例如，当第一芯片层叠物和第二芯片层叠物中的每个包括第一半导体芯片至第八半导体芯片时，可以存在包括第二半导体芯片至第四半导体芯片的第一组和包括第五半导体芯片至第七半导体芯片的第二组，并且第一组的第二半导体芯片至第四半导体芯片中的每个可以具有被施加以电力的两个芯片识别焊盘，并且第二组的第五半导体芯片至第七半导体芯片中的每个可以具有被施加以电力的一个芯片识别焊盘。这里，已经描述了第二半导体芯片至第四半导体芯片中的处于浮置状态的芯片识别焊盘可以在对角线方向上布置，并且第五半导体芯片至第七半导体芯片中的被施加以电力的芯片识别焊盘可以在对角线方向上布置。
根据本公开的以上实施方式，可以提供在满足高性能/高容量需求的同时能够减少故障并改善操作特性的半导体封装件。
图4例示了电子系统的框图，该电子系统包括采用根据实施方式的半导体封装件中的至少一个的存储卡7800。存储卡7800包括诸如非易失性存储器装置之类的存储器7810和存储器控制器7820。存储器7810和存储器控制器7820可以存储数据或读出所存储的数据。存储器7810和存储器控制器7820中的至少一个可以包括根据所描述的实施方式的半导体封装件中的至少一个。
存储器7810可以包括应用了本公开的实施方式的技术的非易失性存储器装置。存储器控制器7820可以控制存储器7810，使得响应于来自主机7830的读/写请求而读出所存储的数据或存储数据。
图5示出了例示电子系统8710的框图，该电子系统710包括根据所描述的实施方式的半导体封装件中的至少一个。电子系统8710可以包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可以通过提供数据移动路径的总线8715彼此联接。
在实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同功能的逻辑器件。控制器8711或存储器8713可以包括根据本公开的实施方式的半导体封装件中的一个或更多个。输入/输出装置8712可以包括在小键盘、键盘、显示装置、触摸屏等当中选择的至少一个。存储器8713是用于存储数据的装置。存储器8713可以存储数据和/或要由控制器8711要执行的命令等。
存储器8713可以包括诸如DRAM之类的易失性存储器装置和/或诸如闪存之类的非易失性存储器装置。例如，闪存可以安装到诸如移动终端或台式计算机之类的信息处理系统。闪存可以构成固态盘(SSD)。在这种情况下，电子系统8710可以在闪存系统中稳定地存储大量数据。
电子系统8710还可以包括被配置为向通信网络发送数据和从通信网络接收数据的接口8714。接口8714可以是有线类型或无线类型。例如，接口8714可以包括天线或者有线或无线收发器。
电子系统8710可以被实现为执行各种功能的逻辑系统、移动系统、个人计算机、或工业计算机。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任何一种。
如果电子系统8710表示能够执行无线通信的装备，则电子系统8710可以用于使用以下技术的通信系统中：CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强型时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)。
尽管已经出于示例性目的描述了各种实施方式，但是对于本领域技术人员将显而易见的是，在不脱离如所附权利要求所限定的本教导的精神和范围的情况下，可以进行各种改变和修改。
相关申请的交叉引用
本申请要求2020年12月16日提交的韩国专利申请No.10-2020-0176399的优先权，其全部内容通过引用合并于此。

Claims (23)

1.一种半导体封装件，该半导体封装件包括：
基层；
第一芯片层叠物和第二芯片层叠物，所述第一芯片层叠物和所述第二芯片层叠物依次层叠在所述基层上方，所述第一芯片层叠物和所述第二芯片层叠物中的每一个包括多个半导体芯片，所述多个半导体芯片偏移层叠以暴露出在所述多个半导体芯片中的每一个的一个侧边缘处的芯片焊盘，并且所述芯片焊盘包括用于识别所述第一芯片层叠物和所述第二芯片层叠物的层叠物识别焊盘以及用于识别所述第一芯片层叠物和所述第二芯片层叠物中的每一个中的所述多个半导体芯片的芯片识别焊盘；
第一芯片间布线，所述第一芯片间布线将所述第一芯片层叠物的所述多个半导体芯片的所述芯片识别焊盘中的被施加以电力的芯片识别焊盘彼此连接；
第一层叠物布线，所述第一层叠物布线将所述第一芯片层叠物的最下的半导体芯片的所述芯片识别焊盘连接到所述基层；
第二芯片间布线，所述第二芯片间布线将所述第二芯片层叠物的所述多个半导体芯片的所述芯片识别焊盘中的被施加以电力的芯片识别焊盘彼此连接；以及
第二层叠物布线，所述第二层叠物布线将所述第二芯片层叠物的最下的半导体芯片的所述芯片识别焊盘连接到所述基层，
其中，所述第一芯片层叠物中的所述被施加以电力的芯片识别焊盘被布置为使得所述第一芯片间布线以不跳过的方式与所述第一芯片层叠物中包括的所述多个半导体芯片中的任一半导体芯片的被施加以电力的芯片识别焊盘接触，以及
所述第二芯片层叠物中的所述被施加以电力的芯片识别焊盘被布置为使得所述第二芯片间布线以不跳过的方式与所述第二芯片层叠物中包括的所述多个半导体芯片中的任一半导体芯片的被施加以电力的芯片识别焊盘接触。
2.根据权利要求1所述的半导体封装件，其中，所述第一芯片间布线将所述第一芯片层叠物的所述多个半导体芯片中的一个半导体芯片的第n芯片识别焊盘直接连接至所述第一芯片层叠物的所述多个半导体芯片中的与所述第一芯片层叠物的所述一个半导体芯片相邻的另一半导体芯片的第n-1芯片识别焊盘或第n+1芯片识别焊盘，其中n为自然数，并且
所述第二芯片间布线将所述第二芯片层叠物的所述多个半导体芯片中的一个半导体芯片的第m芯片识别焊盘直接连接至所述第二芯片层叠物的所述多个半导体芯片中的与所述第二芯片层叠物的所述一个半导体芯片相邻的另一半导体芯片的第m-1芯片识别焊盘或第m+1芯片识别焊盘，其中m为自然数并且与n相同或不同。
3.根据权利要求1所述的半导体封装件，其中，所述第二层叠物布线跳过与所述第一芯片层叠物的所述芯片焊盘的接触。
4.根据权利要求1所述的半导体封装件，其中，所述第二层叠物布线将所述第二芯片层叠物的所述最下的半导体芯片的所述芯片识别焊盘直接连接至所述基层。
5.根据权利要求1所述的半导体封装件，其中，所述第二芯片层叠物的所述最下的半导体芯片的与所述芯片焊盘相邻的一侧表面比所述第一芯片层叠物的最上的半导体芯片的与所述芯片焊盘相邻的一侧表面朝向与偏移方向相反的方向突出。
6.根据权利要求5所述的半导体封装件，其中，形成于所述第二芯片层叠物的所述最下的半导体芯片的下表面上的粘合层的厚度大于形成于所述第一芯片层叠物和所述第二芯片层叠物的其余半导体芯片中的每一个的下表面上的粘合层的厚度。
7.根据权利要求5所述的半导体封装件，其中，形成于所述第二芯片层叠物的所述最下的半导体芯片的下表面上的粘合层覆盖连接到所述第一芯片层叠物的所述最上的半导体芯片的所述第一芯片间布线。
8.根据权利要求1所述的半导体封装件，其中，电力被施加到所述第一芯片层叠物和所述第二芯片层叠物的所述最下的半导体芯片的全部所述芯片识别焊盘。
9.根据权利要求8所述的半导体封装件，其中，所述第一芯片层叠物和所述第二芯片层叠物的最上的半导体芯片的所述芯片识别焊盘处于浮置状态。
10.根据权利要求1所述的半导体封装件，其中，电力被施加到所述第一芯片层叠物的所述多个半导体芯片的所述层叠物识别焊盘，
所述第一芯片间布线将所述第一芯片层叠物的所述多个半导体芯片的所述层叠物识别焊盘彼此连接，并且
所述第一层叠物布线将所述第一芯片层叠物的所述最下的半导体芯片的所述层叠物识别焊盘连接到所述基层。
11.根据权利要求10所述的半导体封装件，其中，所述第二芯片层叠物的所述多个半导体芯片的所述层叠物识别焊盘处于浮置状态。
12.根据权利要求1所述的半导体封装件，其中，在所述第一芯片层叠物和所述第二芯片层叠物中的每一个中，所述多个半导体芯片的数目是2N-1，其中，N是2或更大的自然数，并且
所述多个半导体芯片中的每一个包括N-1个芯片识别焊盘。
13.根据权利要求12所述的半导体封装件，其中，所述N-1个芯片识别焊盘中的每一个具有浮置状态或电力施加状态，
所述2N-1个半导体芯片中的每一个由所述2N-1个半导体芯片中的每一个的所述N-1个芯片识别焊盘的电力施加状态和浮置状态的组合表示，并且
分别表示所述2N-1个半导体芯片的组合彼此不同。
14.根据权利要求1所述的半导体封装件，其中，所述第一芯片层叠物和所述第二芯片层叠物中的每一个包括第一半导体芯片至第四半导体芯片，
所述芯片识别焊盘包括第一芯片识别焊盘和第二芯片识别焊盘，
在所述第一芯片层叠物中，电力被施加到所述第一半导体芯片的所述第一芯片识别焊盘和所述第二芯片识别焊盘、所述第二半导体芯片的所述第一芯片识别焊盘和所述第二芯片识别焊盘中的一个、以及所述第三半导体芯片的所述第一芯片识别焊盘和所述第二芯片识别焊盘中的另一个，并且
在所述第二芯片层叠物中，所述电力被施加到所述第一半导体芯片的所述第一芯片识别焊盘和所述第二芯片识别焊盘、所述第二半导体芯片的所述第一芯片识别焊盘和所述第二芯片识别焊盘中的一个、以及所述第三半导体芯片的所述第一芯片识别焊盘和所述第二芯片识别焊盘中的另一个。
15.根据权利要求14所述的半导体封装件，其中，在所述第一芯片层叠物和所述第二芯片层叠物中的至少一个中，当所述电力被施加到所述第二半导体芯片的所述第一芯片识别焊盘和所述第三半导体芯片的所述第二芯片识别焊盘时，所述第一芯片间布线和所述第二芯片间布线中的至少一个连接所述第三半导体芯片的所述第二芯片识别焊盘、所述第二半导体芯片的所述第一芯片识别焊盘、以及所述第一半导体芯片的所述第一芯片识别焊盘。
16.根据权利要求14所述的半导体封装件，其中，在所述第一芯片层叠物和所述第二芯片层叠物中的至少一个中，当所述电力被施加到所述第二半导体芯片的所述第二芯片识别焊盘和所述第三半导体芯片的所述第一芯片识别焊盘时，所述第一芯片间布线和所述第二芯片间布线中的至少一个连接所述第三半导体芯片的所述第一芯片识别焊盘、所述第二半导体芯片的所述第二芯片识别焊盘、以及所述第一半导体芯片的所述第二芯片识别焊盘。
17.根据权利要求1所述的半导体封装件，其中，所述第一芯片层叠物和所述第二芯片层叠物中的每一个包括第一半导体芯片至第八半导体芯片，
所述芯片识别焊盘包括第一芯片识别焊盘至第三芯片识别焊盘，
在所述第一芯片层叠物中，电力被施加到所述第一半导体芯片的所述第一芯片识别焊盘至所述第三芯片识别焊盘、所述第二半导体芯片至所述第四半导体芯片中的每一个的从所述第一芯片识别焊盘至所述第三芯片识别焊盘中选择的两个芯片识别焊盘、以及所述第五半导体芯片至所述第七半导体芯片中的每一个的从所述第一芯片识别焊盘至所述第三芯片识别焊盘中选择的一个芯片识别焊盘，其中，所述第二半导体芯片的所选择的两个芯片识别焊盘、所述第三半导体芯片的所选择的两个芯片识别焊盘和所述第四半导体芯片的所选择的两个芯片识别焊盘彼此不同，并且所述第五半导体芯片的所选择的一个芯片识别焊盘、所述第六半导体芯片的所选择的一个芯片识别焊盘和所述第七半导体芯片的所选择的一个芯片识别焊盘彼此不同，并且
在所述第二芯片层叠物中，所述电力被施加到所述第一半导体芯片的所述第一芯片识别焊盘至所述第三芯片识别焊盘、所述第二半导体芯片至所述第四半导体芯片中的每一个的从所述第一芯片识别焊盘至所述第三芯片识别焊盘中选择的两个芯片识别焊盘、以及所述第五半导体芯片至所述第七半导体芯片中的每一个的从所述第一芯片识别焊盘至所述第三芯片识别焊盘中选择的一个芯片识别焊盘，其中，所述第二半导体芯片的所选择的两个芯片识别焊盘、所述第三半导体芯片的所选择的两个芯片识别焊盘和所述第四半导体芯片的所选择的两个芯片识别焊盘彼此不同，并且所述第五半导体芯片的所选择的一个芯片识别焊盘、所述第六半导体芯片的所选择的一个芯片识别焊盘和所述第七半导体芯片的所选择的一个芯片识别焊盘彼此不同。
18.根据权利要求17所述的半导体封装件，其中，当所述电力被施加到所述第一芯片层叠物和所述第二芯片层叠物中的至少一个中的所述第二半导体芯片的所述第一芯片识别焊盘和所述第二芯片识别焊盘、所述第三半导体芯片的所述第一芯片识别焊盘和所述第三芯片识别焊盘、所述第四半导体芯片的所述第二芯片识别焊盘和所述第三芯片识别焊盘、所述第五半导体芯片的所述第三芯片识别焊盘、所述第六半导体芯片的所述第二芯片识别焊盘和所述第七半导体芯片的所述第一芯片识别焊盘时，所述第一芯片间布线和所述第二芯片间布线中的至少一个连接所述第七半导体芯片的所述第一芯片识别焊盘、所述第六半导体芯片的所述第二芯片识别焊盘、所述第五半导体芯片的所述第三芯片识别焊盘、所述第四半导体芯片的所述第二芯片识别焊盘、所述第三半导体芯片的所述第一芯片识别焊盘、所述第二半导体芯片的所述第一芯片识别焊盘和所述第一半导体芯片的所述第一芯片识别焊盘，并且连接所述第四半导体芯片的所述第三芯片识别焊盘、所述第三半导体芯片的所述第三芯片识别焊盘、所述第二半导体芯片的所述第二芯片识别焊盘和所述第一半导体芯片的所述第二芯片识别焊盘。
19.根据权利要求17所述的半导体封装件，其中，当所述电力被施加到所述第一芯片层叠物和所述第二芯片层叠物中的至少一个中的所述第二半导体芯片的所述第二芯片识别焊盘和所述第三芯片识别焊盘、所述第三半导体芯片的所述第一芯片识别焊盘和所述第三芯片识别焊盘、所述第四半导体芯片的所述第一芯片识别焊盘和所述第二芯片识别焊盘、所述第五半导体芯片的所述第三芯片识别焊盘、所述第六半导体芯片的所述第二芯片识别焊盘和所述第七半导体芯片的所述第一芯片识别焊盘时，所述第一芯片间布线和所述第二芯片间布线中的至少一个连接所述第七半导体芯片的所述第一芯片识别焊盘、所述第六半导体芯片的所述第二芯片识别焊盘、所述第五半导体芯片的所述第三芯片识别焊盘、所述第四半导体芯片的所述第二芯片识别焊盘、所述第三半导体芯片的所述第三芯片识别焊盘、所述第二半导体芯片的所述第三芯片识别焊盘和所述第一半导体芯片的所述第三芯片识别焊盘，并且连接所述第四半导体芯片的所述第一芯片识别焊盘、所述第三半导体芯片的所述第一芯片识别焊盘、所述第二半导体芯片的所述第二芯片识别焊盘和所述第一半导体芯片的所述第二芯片识别焊盘。
20.根据权利要求17所述的半导体封装件，其中，当所述电力被施加到所述第一芯片层叠物和所述第二芯片层叠物中的至少一个中的所述第二半导体芯片的所述第二芯片识别焊盘和所述第三芯片识别焊盘、所述第三半导体芯片的所述第一芯片识别焊盘和所述第三芯片识别焊盘、以及所述第四半导体芯片的所述第一芯片识别焊盘和所述第二芯片识别焊盘、所述第五半导体芯片的所述第一芯片识别焊盘、所述第六半导体芯片的所述第二芯片识别焊盘和所述第七半导体芯片的所述第三芯片识别焊盘时，所述第一芯片间布线和所述第二芯片间布线中的至少一个连接所述第七半导体芯片的所述第三芯片识别焊盘、所述第六半导体芯片的所述第二芯片识别焊盘、所述第五半导体芯片的所述第一芯片识别焊盘、所述第四半导体芯片的所述第二芯片识别焊盘、所述第三半导体芯片的所述第三芯片识别焊盘、所述第二半导体芯片的所述第三芯片识别焊盘和所述第一半导体芯片的所述第三芯片识别焊盘，并且连接所述第四半导体芯片的所述第一芯片识别焊盘、所述第三半导体芯片的所述第一芯片识别焊盘、所述第二半导体芯片的所述第二芯片识别焊盘和所述第一半导体芯片的所述第二芯片识别焊盘。
21.根据权利要求17所述的半导体封装件，其中，当所述电力被施加到所述第一芯片层叠物和所述第二芯片层叠物中的至少一个中的所述第二半导体芯片的所述第一芯片识别焊盘和所述第二芯片识别焊盘、所述第三半导体芯片的所述第一芯片识别焊盘和所述第三芯片识别焊盘、所述第四半导体芯片的所述第二芯片识别焊盘和所述第三芯片识别焊盘、所述第五半导体芯片的所述第一芯片识别焊盘、所述第六半导体芯片的所述第二芯片识别焊盘和所述第七半导体芯片的所述第三芯片识别焊盘时，所述第一芯片间布线和所述第二芯片间布线中的至少一个连接所述第七半导体芯片的所述第三芯片识别焊盘、所述第六半导体芯片的所述第二芯片识别焊盘、所述第五半导体芯片的所述第一芯片识别焊盘、所述第四半导体芯片的所述第二芯片识别焊盘、所述第三半导体芯片的所述第一芯片识别焊盘、所述第二半导体芯片的所述第一芯片识别焊盘和所述第一半导体芯片的所述第一芯片识别焊盘，并且连接所述第四半导体芯片的所述第三芯片识别焊盘、所述第三半导体芯片的所述第三芯片识别焊盘、所述第二半导体芯片的所述第二芯片识别焊盘和所述第一半导体芯片的所述第二芯片识别焊盘。
22.根据权利要求1所述的半导体封装件，其中，在所述多个半导体芯片的每一个中，所述芯片识别焊盘彼此相邻。
23.根据权利要求22所述的半导体封装件，其中，在所述多个半导体芯片的每一个中，所述层叠物识别焊盘与所述芯片识别焊盘相邻。
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